CN217741697U

CN217741697U - 轨到轨迟滞比较电路及电子设备

Info

Publication number: CN217741697U
Application number: CN202221157529.0U
Authority: CN
Inventors: 宋阳; 韩文涛; 田永刚; 周唯晔; 赵鹏
Original assignee: STMicroelectronics Shenzhen R&D Co Ltd
Current assignee: STMicroelectronics Shenzhen R&D Co Ltd
Priority date: 2022-05-13
Filing date: 2022-05-13
Publication date: 2022-11-04
Anticipated expiration: 2032-05-13

Abstract

本申请属于轨到轨迟滞比较器领域，提供一种轨到轨迟滞比较电路及电子设备，轨到轨迟滞比较电路包括轨到轨输入模块、钳位电流比较模块和迟滞缓冲模块。轨到轨输入模块用于接收输入信号和偏置电源信号，并根据输入信号和偏置电源信号生成单端信号，钳位电流比较模块连接轨到轨输入模块，用于接收单端信号和偏置电源信号，并对单端信号的电压进行钳位处理，生成钳位电流信号。迟滞缓冲模块连接钳位电流比较模块，用于接收钳位电流信号，并对钳位电流信号进行迟滞缓冲处理生成驱动信号。轨到轨输入模块在输入信号的共模范围较宽时能够正常进行工作，同时钳位电流比较模块提高了轨到轨迟滞比较电路的工作速度。

Description

轨到轨迟滞比较电路及电子设备

技术领域

本申请属于轨到轨迟滞比较器领域，尤其涉及一种轨到轨迟滞比较电路及电子设备。

背景技术

低压输入信号(LVDS，Low Voltage Differential Signaling)可以实现低摆幅输入信号的高速传输，可以提供快速边沿的驱动输出信号，常常用来传递时钟信号。时钟驱动广泛应用于各种计算机和通信系统中，实现时钟的分配和驱动等功能。在高速差分驱动技术中，相比CML和ECL结构，LVDS输入具有最宽的共模输入范围和较低的输出摆幅，有助于实现低功耗，如果是多通道 LVDS时钟驱动芯片，优势更加明显。

然而，现有的轨到轨的比较器具有无法处理宽共模范围的LVDS的问题。

实用新型内容

本申请的目的在于提供一种轨到轨迟滞比较电路及电子设备，旨在解决轨到轨的比较器无法处理宽共模范围的LVDS的问题。

本申请在一方面提供了一种轨到轨迟滞比较电路，所述轨到轨迟滞比较电路包括：

轨到轨输入模块，用于接收输入信号和偏置电源信号，并根据所述输入信号和所述偏置电源信号生成单端信号；

钳位电流比较模块，连接所述轨到轨输入模块，用于接收所述单端信号和所述偏置电源信号，并对所述单端信号的电压进行钳位处理，生成钳位电流信号；

迟滞缓冲模块，连接所述钳位电流比较模块，用于接收所述钳位电流信号，并对所述钳位电流信号进行迟滞缓冲处理生成驱动信号。

在一个实施例中，所述轨到轨迟滞比较电路还包括：

偏置电源模块，与所述轨到轨输入模块和所述钳位电流比较模块连接，用于为所述轨到轨输入模块和所述钳位电流比较模块提供偏置电源信号。

在一个实施例中，所述偏置电源模块为共源共栅电流镜。

在一个实施例中，所述轨到轨输入模块包括：第一PMOS管、第二PMOS 管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS 管、第八PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四 NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管和参考信号接收NMOS管；其中，

所述第一PMOS管的控制端连接所述输入信号的第一接入端，所述第一 PMOS管的第二端连接所述第三PMOS管的第一端，所述第一PMOS管的第一端连接所述第五NMOS管的第一端，所述第二PMOS管的第一端连接所述第六NMOS管的第一端，所述第二PMOS管的第二端连接所述第三PMOS管的第一端，所述第二PMOS管的控制端连接所述输入信号的第二接入端，所述第一NMOS管的第一端连接所述第七PMOS管的第二端，所述第一NMOS管的第二端连接所述第三NMOS管的第一端，所述第一NMOS管的控制端连接所述输入信号的第一接入端，所述第二NMOS管的第一端连接所述第八PMOS 管的第二端，所述第二NMOS管的第二端连接所述第三NMOS管的第一端，所述第二NMOS管的控制端连接所述输入信号的第二接入端，所述第三NMOS 管的第二端接地，所述第三NMOS管的控制端连接所述第四NMOS管的控制端，所述第三PMOS管的第二端接收电源信号，所述第三PMOS管的控制端连接所述第四PMOS管的控制端，所述第四NMOS管的第一端连接所述第四 PMOS管的第一端，所述第四NMOS管的第二端接地，所述第四PMOS管的第二端接收所述电源信号；

所述第五PMOS管的第二端接收所述电源信号，所述第五PMOS管的第一端连接所述第七PMOS管，所述第六PMOS管的第一端连接所述第八PMOS 管的第二端，所述第六PMOS管的第二端接收所述电源信号，所述第六PMOS 管的控制端与所述第五PMOS管的控制端共同连接所述第七PMOS管的第一端、所述第五NMOS管的控制端和所述第六NMOS管的控制端；所述第七 PMOS管的控制端和所述第八PMOS管的控制端共同接收第一偏置电源信号，所述第七NMOS管的第二端连接所述第五NMOS管的第一端，所述第八NMOS 管的第二端连接所述第六NMOS管的第一端，所述第五NMOS管的第二端接地，所述第六NMOS管的第二端接地，所述第八PMOS管的第一端和所述第八NMOS管的第二端还共同连接所述钳位电流比较模块，所述参考信号接收 NMOS管的控制端连接所述第七NMOS管的控制端和所述第八NMOS管的控制端，所述参考信号接收NMOS管的第一端连接所述第八NMOS管的控制端和所述第七NMOS管的控制端并接收第二偏置电源信号，所述参考信号接收 NMOS管的第二端接地。

在一个实施例中，所述钳位电流比较模块包括:

反相单元，连接所述轨到轨输入模块，用于对所述单端信号进行反相处理，生成所述钳位电流信号；

反馈单元，连接所述反相单元，用于将所述反相单元的输出端的所述钳位电流信号反馈至所述反相单元的输入端，以对所述单端信号的电压进行钳位处理。

在一个实施例中，所述钳位电流比较模块还包括:

开关单元，分别与所述反相单元和所述反馈单元连接，用于根据开关控制信号控制所述反相单元和电源之间的连接状态，以及所述反馈单元与所述电源之间的连接状态。

在一个实施例中，所述反相单元包括：第十NMOS管和第十PMOS管；其中，

所述第十NMOS管的第一端与所述第十PMOS管的第一端共同连接所述轨到轨输入模块，所述第十PMOS管的第二端接收所述偏置电源信号，所述第十NMOS管的第二端接地，所述第十PMOS管的控制端和所述第十NMOS管的控制端连接所述迟滞缓冲模块和所述反馈单元。

在一个实施例中，所述反馈单元包括：第十一PMOS管和第十一NMOS 管；其中，

所述第十一PMOS管的第一端和所述第十一NMOS管的第一端共同连接所述反相单元，所述第十一PMOS管的第二端接收电源信号，所述第十一NMOS 管的第二端接地，所述第十一PMOS管的控制端和所述第十一NMOS管的控制端连接所述轨到轨输入模块。

在一个实施例中，所述迟滞缓冲模块包括第十二PMOS管、第十二NMOS 管、第十三PMOS管、第十三NMOS管、第十四PMOS管、第十四NMOS管、第一反相器和第二反相器；其中，

所述第十二PMOS管的第一端连接所述第十三PMOS管的第二端，所述第十二PMOS管的第二端接收电源信号，所述第十二PMOS管的控制端连接所述钳位电流比较模块，所述第十三PMOS管的第一端连接所述第十三NMOS管的第一端，所述第十三PMOS管的控制端连接所述钳位电流比较模块，所述第十三NMOS管的第二端连接所述第十二NMOS管的第一端，所述第十三NMOS 管的控制端连接所述钳位电流比较模块，所述第十二NMOS管的第二端接地，所述第十二NMOS管的控制端连接所述钳位电流比较模块，所述第十二PMOS 管的第一端还和所述第十三PMOS管的第二端共同连接所述第十四PMOS管的第二端，所述第十三NMOS管的第二端还和所述第十二NMOS管的第一端共同连接所述第十四NMOS管的第二端，所述第十四PMOS管的控制端连接所述第十三PMOS管MP13的第一端，所述第十四NMOS管的控制端连接所述第十三PMOS管MP13的第一端，所述第十四NMOS管的第一端接地，所述第一反相器的输入端连接所述十三PMOS管的第一端，所述第一反相器的输出端连接所述第二反相器的输入端，所述第二反相器的输出端输出所述驱动信号。

本申请在另一方面提供了一种电子设备，所述电子设备包括上述任意一项实施例所描述的轨到轨迟滞比较电路。

轨到轨迟滞比较电路包括轨到轨输入模块、钳位电流比较模块和迟滞缓冲模块。轨到轨输入模块用于接收输入信号和偏置电源信号，并根据输入信号和偏置电源信号生成单端信号，钳位电流比较模块连接轨到轨输入模块，用于接收单端信号和偏置电源信号，并对单端信号的电压进行钳位处理，生成钳位电流信号。迟滞缓冲模块连接钳位电流比较模块，用于接收钳位电流信号，并对钳位电流信号进行迟滞缓冲处理生成驱动信号。轨到轨输入模块在输入信号的共模范围较宽时能够正常进行工作，同时钳位电流比较模块提高了轨到轨迟滞比较电路的工作速度。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的轨到轨迟滞比较电路的功能框图；

图2为本申请实施例提供的轨到轨输入比较模块的电路原理示意图；

图3为本申请实施例提供的钳位电流比较模块的电路原理示意图；

图4为本申请实施例提供的轨到轨迟滞比较电路的电路原理示意图。

具体实施方式

为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。

需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在集成电路领域，LVDS可实现对时钟驱动信号的高速传递，在高速差分驱动技术中，LVDS具有较宽的共模范围和较低的输出摆幅，但宽共模范围的信号需要轨到轨的比较器进行处理，且传统的轨到轨比较器不能实现对LVDS 的快速传输。

为了解决上述问题，本申请实施例在一方面提供了一种轨到轨迟滞比较电路，参见图1所示，轨到轨迟滞比较电路包括轨到轨输入模块100、钳位电流比较模块200和迟滞缓冲模块300。其中，轨到轨输入模块100用于接收输入信号INP和INN和偏置电源信号Ve，并根据输入信号和偏置电源信号生成单端信号Vi，钳位电流比较模块200连接轨到轨输入模块100，用于接收单端信号Vi和偏置电源信号Ve，并对单端信号Vi的电压进行钳位处理，生成钳位电流信号Vl，迟滞缓冲模块300连接钳位电流比较模块200，用于接收钳位电流信号Vl，并对钳位电流信号Vl进行迟滞缓冲处理生成驱动信号Vc。

具体的，继续参见图1所述，轨到轨输入模块100接收第一输入信号INP 和第二输入信号INN，其中第一输入信号INP和第二输入信号INN的振幅相同，相位相反，当轨到轨输入模块100接收到输入信号的共模电平较高、较低或者适中时轨到轨输入模块100都将正常工作。当输入的输入信号为高电平且振幅足够大时，轨到轨输入模块100将第一输入信号INP和第二输入信号INN转化为单端信号Vi并输出给钳位电流比较模块200，钳位电流比较模块200是一个简单的电流比较器，钳位电流比较模块200对单端信号进行钳位处理后，以使轨到轨输入模块100的单端信号Vi的电流不脱离饱和区，从而减少单端信号 Vi的传输延迟。迟滞缓冲模块300接收钳位处理后的钳位电流信号Vl，迟滞缓冲模块300提供迟滞功能，并增强钳位电流信号Vl的驱动能力，以驱动后级金属连接线等引入的大寄生电容。

在本实施例中，当轨到轨输入模块100接收到输入信号的共模电平较高、较低或者适中时轨到轨输入模块100都将正常工作，解决了现有的轨到轨的比较器无法处理宽共模范围的LVDS的问题。输入信号INP和INN在阈值附近有微小的变化，则生成的驱动信号Vc会产生相应的起伏变化，而轨到轨迟滞比较电路具有两个门限电压，若输入信号单方向变化时，则输出的驱动信号Vc 只跳变一次，若输入信号在两个门限电压之间，则保持输出原来波形的驱动信号Vc。轨到轨输入模块100在接收到地输入信号状态改变时，轨到轨输入模块100输出的单端信号Vi会脱离饱和区，而下一次变化时，单端信号Vi需要从非饱和区恢复至饱和区，因此恢复时间较长，限制了轨到轨迟滞比较电路的最高工作速度，而在轨到轨输入模块100后连接钳位电流比较模块200，钳位电流比较模块200对轨到轨输入模块100输出的单端信号Vi进行钳位处理，使单端信号Vi不再脱离饱和区，从而减小单端信号Vi恢复至饱和区的时间，减少延时，提高轨到轨迟滞比较电路的工作速度。

在一个实施例中，参见图1所示，轨到轨迟滞比较电路还包括偏置电源模块400，偏置电源模块400与轨到轨输入模块100和钳位电流比较模块200连接，用于为轨到轨输入模块100和钳位电流比较模块200提供偏置电源信号Ve。

在本实施例中，偏置电源信号Ve为轨到轨输入模块100提供第一偏置电源信号IREF和第二偏置电源信号VB1，为钳位电流比较模块200提供开关控制信号VB2和VB3。

在一个实施例中，偏置电源模块400为共源共栅电流镜。

在本实施例中，共源共栅电流镜两个支路的电压相等，可消除由沟道长度调制效应和漏极引起阈值偏离而产生的误差。

在一个实施例中，轨到轨输入模块包括第一PMOS管MP1、第二PMOS 管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六 PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS 管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8和参考信号接收NMOS管MNR。

第一PMOS管MP1的控制端连接输入信号的第一接入端，第一PMOS管 MP1的第二端连接第三PMOS管MP3的第一端，第一PMOS管MP1的第一端连接第五NMOS管的MN5第一端，第二PMOS管MP2的第一端连接第六 NMOS管MN6的第一端，第二PMOS管MP2的第二端连接第三PMOS管MP3 的第一端，第二PMOS管MP2的控制端连接输入信号的第二接入端，第一 NMOS管MN1的第一端连接第七PMOS管MP7的第二端，第一NMOS管MN1 的第二端连接第三NMOS管MN3的第一端，第一NMOS管MN1的控制端连接输入信号的第一接入端，第二NMOS管MN2的第一端连接第八PMOS管 MP8的第二端，第二NMOS管MN2的第二端连接第三NMOS管MN3的第一端，第二NMOS管MN2的控制端连接输入信号的第二接入端，第三NMOS管 MN3的第二端接地GND，第三NMOS管MN3的控制端连接第四NMOS管 MN4的控制端，第三PMOS管MP3的第二端接收电源信号VDD，第三PMOS 管MP3的控制端连接第四PMOS管MP4的控制端，第四NMOS管MN4的第一端连接第四PMOS管MP4的第一端，第四NMOS管MN4的第二端接地GND，第四PMOS管MP4的第二端接收电源信号VDD。

第五PMOS管MP5的第二端接收电源信号VDD，第五PMOS管MP5的第一端连接第七PMOS管MP7，第六PMOS管MP6的第一端连接第八PMOS 管MP8的第二端，第六PMOS管MP6的第二端接收所述电源信号VDD，第六 PMOS管MP6的控制端与第五PMOS管MP5的控制端共同连接第七PMOS管 MP7的第一端、第五NMOS管MN5的控制端和第六NMOS管MN6的控制端；第七PMOS管MP7的控制端和第八PMOS管MP8的控制端共同接收第一偏置电源信号IREF，第七NMOS管MN7的第二端连接第五NMOS管MN5的第一端，第八NMOS管MN8的第二端连接第六NMOS管MN6的第一端，第五NMOS 管MN5的第二端接地GND，第六NMOS管MN6的第二端接地GND，第八 PMOS管MP8的第一端和第八NMOS管MN8的第二端还共同连接钳位电流比较模块200，参考信号接收NMOS管MNR的控制端连接第七NMOS管MN7 的控制端和第八NMOS管MN8的控制端，参考信号接收NMOS管MNR的第一端连接第八NMOS管MN8的控制端和第七NMOS管MN7的控制端并接收第二偏置电源信号VB1，参考信号接收NMOS管MNR的第二端接地GND。

具体的，在本实施例中，第一PMOS管MP1到第八PMOS管MP8的第一端可以为其漏极，第一PMOS管MP1到第八PMOS管MP8的第二端可以为其源极，第一PMOS管MP1到第八PMOS管MP8的控制端可以为其栅极。第一 NMOS管MN1到第八NMOS管MP8的第一端可以为其漏极，第一NMOS管 MN1到第八NMOS管MN8的第二端可以为其源极，第一NMOS管MN1到第八NMOS管MN8的控制端可以为其栅极。

当输入信号INN和INP的共模电平较高时，第一NMOS管MN1和第二 NMOS管MN2导通，轨到轨输入模块100正常工作，当输入信号INN和INP 的共模信号较低时，第一PMOS管MP1和第二PMOS管MP2导通，电路正常工作，当输入信号INN和INP的共模电平适中时，一NMOS管MN1、第二 NMOS管MN2、第一PMOS管MP1和第二PMOS管MP2均导通，此时轨到轨输入模块100依然正常工作，因此轨到轨输入模块100能够处理宽共模范围的输入信号。

在轨到轨输入模块100工作，输入信号中的差分信号为高电平且振幅足够大时，输入信号INP为高电平，输入信号INN为低电平，此时第一NMOS管 MN1和第二PMOS管MP2导通，第二NMOS管MN2和第一PMOS管MP1 关断，第三PMOS管MP3中的电流全部流入到第六NMOS管MN6中，而第三NMOS管MN3中的电流则完全由MN4提供。

由于第一PMOS管MP1处于关断状态，第七NMOS管MN7的电流等于第五NMOS管中的电流。由于第三NMOS管MN3中的电流完全由第五PMOS 管MP5提供，因此流过第五PMOS管MP5的电流为IP5＝IN3+IP7＝IN3+IN5，其中IN3为流过第三NMOS管MN3的电流，IP7为流过第七PMOS管MP7的电流，IN5为流过第五NMOS管MN5的电流。因为第二NMOS管MN2处于关断状态，因此流过第八PMOS管的电流IP8＝IP6＝IP5＝IP3+IN5，其中，IP3 为流过第三PMOS管MP3的电流，IP5为流过第五PMOS管MP5的电流，IP6 为流过第六PMOS管MP6的电流。由于IP3全部流入到第六NMOS管MN6 中，而第六NMOS管MN6中的电流保持不变，因此流过第八NMOS管MN8 的电流为IN8＝IN6-IP3，其中IN6为流过第六NMOS管MN6，IP3为流过第三 PMOS管的电流。

轨到轨输出模块100输出的单端信号Vi的电流值Iout为：

Iout＝IP8-IN8＝IN3+IN5-(IN6-IP3)＝IN3+IN5-IN6+IP3

在本实施例中，在随着轨到轨输入模块100输出的单端信号Vi的点位升高的过程中，第六PMOS管MP6和第八PMOS管的漏极电压逐渐升高，并脱离饱和区，而流经第八PMOS管MP8的电流组件减小，当IP8＝IN8＝IN6＝IN5时，单端信号Vi达到最高点位，从而实现了输入信号INN和INP到单端信号Vi 的转换。

在一个实施例中，结合图3所示，钳位电流比较模块200包括反相单元210 与反馈单元220。其中，反相单元210连接轨到轨输入模块100，用于对单端信号Vi进行反相处理，生成钳位电流信号Vl。反馈单元220连接反相单元210，用于将反相单元210的输出端的钳位电流信号Vi反馈至反相单元210的输入端，以对单端信号Vi的电压进行钳位处理。

在本实施例中，反相单元210和反馈单元220对轨到轨输入模块100输出的单端信号Vi进行钳位，从而使单端信号Vi不再脱离饱和区，减小了单端信号Vi恢复至饱和区的时间，大幅降低了单端信号Vi的传输延迟，提高了轨到轨迟滞比较电路的工作速度。

在一个实施例中，结合图3所示，钳位电流比较模块200还包括开关单元 230。开关单元230分别与反相单元210和反馈单元220连接，用于根据开关控制信号VB2和VB3控制反相单元210和电源之间的连接状态，以及反馈单元 220与所述电源之间的连接状态。

具体的，参见图3所示，开关单元230包括第九PMOS管MP9和第九NMOS 管MN9。第九PMOS管MP9的第一端连接所述第十PMOS管MP10的第二端和第十一PMOS管MP11的第二端，第九PMOS管MP9的第二端连接电源并接收电源信号VDD，第九PMOS管的控制端接收第一开关控制信号VB2。第九NMOS管MN9的第一端连接所述第十NMOS管MN10的第二端和第十一 NMOS管MN11的第二端，第九NMOS管MN9的第二端接地GND，第九PMOS 管的控制端接收第二开关控制信号VB3。

在本实施例中，第九PMOS管MP9和第九NMOS管MN9的第一端可以为其漏极，第九PMOS管MP9和第九NMOS管MN9的第二端可以为其源极，第九PMOS管MP9和第九NMOS管MN9的控制端可以为其栅极。

第九NMOS管MN9和第九PMOS管MN9为控制开关，当轨到轨迟滞比较电路不需要钳位电流比较模块200进行工作时，第九NMOS管MN9和第九 PMOS管MP9关断，从而减少钳位电流比较模块200的功耗。

在一个实施例中，反相单元210包括第十NMOS管MN10和第十PMOS 管MP10。其中，第十NMOS管MN10的第一端与第十PMOS管MP10的第一端共同连接轨到轨输入模块100，第十PMOS管MP10的第二端接收电源信号 VDD，第十NMOS管MN10的第二端接地GND，第十PMOS管MP10的控制端和第十NMOS管MN10的控制端连接迟滞缓冲模块300和反馈单元220。

在本实施例中，第十PMOS管MP10和第十NMOS管MN10的第一端可以为其漏极，第十PMOS管MP10和第十NMOS管MN10的第二端可以为其源极，第十PMOS管MP10和第十NMOS管MN10的控制端可以为其栅极。

当单端信号Vi在电路的平衡点附近时，单端信号Vi与钳位电流信号Vl 满足：

Vi-VN10<Vl<Vi+VP10

其中，VN10为第十NMOS管MN10的阈值电压，NP10为第十PMOS管的阈值电压，此时第十NMOS管MN10和第十PMOS管MP10均处于关断状态，钳位电流比较模块200相当于一个普通的反相器，而当Vi偏离平衡点时，第十NMOS管MN10或者第十PMOS管MP10将会导通，流过第十NMOS管 MN10或者第十PMOS管MP10的电流讲输出到反相单元210的输入端从而将单端信号Vi的电流进行平衡，并使单端信号Vi的电压停止连续变化，从而实现钳位功能。

在一个实施例中，参见图3所示，反馈单元220包括第十一PMOS管NP11 和第十一NMOS管MP12。第十一PMOS管MP11的第一端和第十一NMOS 管MN11的第一端共同连接反相单元210，第十一PMOS管MP11的第二端接收电源信号VDD，第十一NMOS管MN11的第二端接地GND，第十一PMOS 管MP11的控制端和第十一NMOS管MN11的控制端连接轨到轨输入模块100。

在本实施例中，第十一PMOS管MP11和第十一NMOS管MN10的第一端可以为其漏极，第十一PMOS管MP11和第十一NMOS管MN11的第二端可以为其源极，第十一PMOS管MP11和第十一NMOS管MN11的控制端可以为其栅极。

第十一NMOS管MN11和第十一PMOS管MP11提供了钳位电流比较模块200的输出端到钳位电流比较模块200的输入端的通道，以使钳位电流信号 Vl对第十PMOS管MP10和第十NMOS管MN10进行控制。

在一个实施例中，参见图4所示，迟滞缓冲模块300包括第十二PMOS管 MP12、第十二NMOS管MN13、第十三PMOS管MP13、第十三NMOS管 MN13、第十四PMOS管MP14、第十四NMOS管MN14、第一反相器G1和第二反相器G2。

第十二PMOS管MP11的第一端连接第十三PMOS管MP13的第二端，第十二PMOS管MP12的第二端接收电源信号VDD，第十二PMOS管MP12的控制端连接钳位电流比较模块200，第十三PMOS管MP13的第一端连接第十三NMOS管MN13的第一端，第十三PMOS管MP13的控制端连接钳位电流比较模块200，第十三NMOS管MN13的第二端连接第十二NMOS管MN12 的第一端，第十三NMOS管MN13的控制端连接钳位电流比较模块200，第十二NMOS管MN12的第二端接地GND，第十二NMOS管MN12的控制端连接钳位电流比较模块200，第十二PMOS管MP12的第一端还和第十三PMOS管 MP13的第二端共同连接第十四PMOS管MP14的第二端，第十三NMOS管MN13的第二端还和第十二NMOS管MN12的第一端共同连接第十四NMOS 管MN14的第二端，所述第十四NMOS管的第一端接地，所述第十四PMOS 管的控制端连接所述第十三PMOS管MP13的第一端，所述第十四NMOS管的控制端连接所述第十三PMOS管MP13的第一端，第十四NMOS管MN14的第一端接地GND，第一反相器G1的输入端连接十三PMOS管MP13的第一端，第一反相器G1的输出端连接第二反相器G2的输入端，第二反相器G2的输出端输出驱动信号Vc。

在本实施例中，继续参见图4所示，第十二PMOS管MP12到第十四PMOS 管MP14和第十二NMOS管MN12到第十四NMOS管MN14的第一端可以为其漏极，第十二PMOS管MP12到第十四PMOS管MP14和第十二NMOS管MN12到第十四NMOS管MN14的第二端可以为其源极，第十二PMOS管MP12 到第十四PMOS管MP14和第十二NMOS管MN12到第十四NMOS管MN14 的控制端可以为其栅极。

第十二PMOS管MP12、第十二NMOS管MN13、第十三PMOS管MP13、第十三NMOS管MN13、第十四PMOS管MP14和第十四NMOS管MN14构成施密特触发器，为轨到轨迟滞比较器提供迟滞功能，而第一反相器G1和第二反相器G2为即将输出的驱动信号Vc提供缓冲功能以增强LVDS的驱动能力。

本申请在另一方面提供了一种电子设备，电子设备包括上述任意一项实施例所描述的轨到轨迟滞比较电路。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。

以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims

1.一种轨到轨迟滞比较电路，其特征在于，所述轨到轨迟滞比较电路包括：

2.如权利要求1所述的轨到轨迟滞比较电路，其特征在于，还包括：

3.如权利要求2所述的轨到轨迟滞比较电路，其特征在于，所述偏置电源模块为共源共栅电流镜。

4.如权利要求1所述的轨到轨迟滞比较电路，其特征在于，所述轨到轨输入模块包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管和参考信号接收NMOS管；其中，

所述第一PMOS管的控制端连接所述输入信号的第一接入端，所述第一PMOS管的第二端连接所述第三PMOS管的第一端，所述第一PMOS管的第一端连接所述第五NMOS管的第一端，所述第二PMOS管的第一端连接所述第六NMOS管的第一端，所述第二PMOS管的第二端连接所述第三PMOS管的第一端，所述第二PMOS管的控制端连接所述输入信号的第二接入端，所述第一NMOS管的第一端连接所述第七PMOS管的第二端，所述第一NMOS管的第二端连接所述第三NMOS管的第一端，所述第一NMOS管的控制端连接所述输入信号的第一接入端，所述第二NMOS管的第一端连接所述第八PMOS管的第二端，所述第二NMOS管的第二端连接所述第三NMOS管的第一端，所述第二NMOS管的控制端连接所述输入信号的第二接入端，所述第三NMOS管的第二端接地，所述第三NMOS管的控制端连接所述第四NMOS管的控制端，所述第三PMOS管的第二端接收电源信号，所述第三PMOS管的控制端连接所述第四PMOS管的控制端，所述第四NMOS管的第一端连接所述第四PMOS管的第一端，所述第四NMOS管的第二端接地，所述第四PMOS管的第二端接收所述电源信号；

所述第五PMOS管的第二端接收所述电源信号，所述第五PMOS管的第一端连接所述第七PMOS管，所述第六PMOS管的第一端连接所述第八PMOS管的第二端，所述第六PMOS管的第二端接收所述电源信号，所述第六PMOS管的控制端与所述第五PMOS管的控制端共同连接所述第七PMOS管的第一端、所述第五NMOS管的控制端和所述第六NMOS管的控制端；所述第七PMOS管的控制端和所述第八PMOS管的控制端共同接收第一偏置电源信号，所述第七NMOS管的第二端连接所述第五NMOS管的第一端，所述第八NMOS管的第二端连接所述第六NMOS管的第一端，所述第五NMOS管的第二端接地，所述第六NMOS管的第二端接地，所述第八PMOS管的第一端和所述第八NMOS管的第二端还共同连接所述钳位电流比较模块，所述参考信号接收NMOS管的控制端连接所述第七NMOS管的控制端和所述第八NMOS管的控制端，所述参考信号接收NMOS管的第一端连接所述第八NMOS管的控制端和所述第七NMOS管的控制端并接收第二偏置电源信号，所述参考信号接收NMOS管的第二端接地。

5.如权利要求2所述的轨到轨迟滞比较电路，其特征在于，所述钳位电流比较模块包括:

6.如权利要求5所述的轨到轨迟滞比较电路，其特征在于，所述钳位电流比较模块还包括:

7.如权利要求5所述的轨到轨迟滞比较电路，其特征在于，所述反相单元包括：第十NMOS管和第十PMOS管；其中，

8.如权利要求5所述的轨到轨迟滞比较电路，其特征在于，所述反馈单元包括：第十一PMOS管和第十一NMOS管；其中，

所述第十一PMOS管的第一端和所述第十一NMOS管的第一端共同连接所述反相单元，所述第十一PMOS管的第二端接收电源信号，所述第十一NMOS管的第二端接地，所述第十一PMOS管的控制端和所述第十一NMOS管的控制端连接所述轨到轨输入模块。

9.如权利要求1所述的轨到轨迟滞比较电路，其特征在于，所述迟滞缓冲模块包括第十二PMOS管、第十二NMOS管、第十三PMOS管、第十三NMOS管、第十四PMOS管、第十四NMOS管、第一反相器和第二反相器；其中，

所述第十二PMOS管的第一端连接所述第十三PMOS管的第二端，所述第十二PMOS管的第二端接收电源信号，所述第十二PMOS管的控制端连接所述钳位电流比较模块，所述第十三PMOS管的第一端连接所述第十三NMOS管的第一端，所述第十三PMOS管的控制端连接所述钳位电流比较模块，所述第十三NMOS管的第二端连接所述第十二NMOS管的第一端，所述第十三NMOS管的控制端连接所述钳位电流比较模块，所述第十二NMOS管的第二端接地，所述第十二NMOS管的控制端连接所述钳位电流比较模块，所述第十二PMOS管的第一端还和所述第十三PMOS管的第二端共同连接所述第十四PMOS管的第二端，所述第十三NMOS管的第二端还和所述第十二NMOS管的第一端共同连接所述第十四NMOS管的第二端，所述第十四PMOS管的控制端连接所述第十三PMOS管MP13的第一端，所述第十四NMOS管的控制端连接所述第十三PMOS管MP13的第一端，所述第十四NMOS管的第一端接地，所述第一反相器的输入端连接所述十三PMOS管的第一端，所述第一反相器的输出端连接所述第二反相器的输入端，所述第二反相器的输出端输出所述驱动信号。

10.一种电子设备，其特征在于，所述电子设备包括如权利要求1到8任一项所述的轨到轨迟滞比较电路。