CN114625196B

CN114625196B - 一种宽输入共模范围的ldo电路

Info

Publication number: CN114625196B
Application number: CN202210309532.8A
Authority: CN
Inventors: 王飞; 郑鲲鲲
Original assignee: Guangdong Hongyixin Automobile Electronic Technology Co ltd
Current assignee: Guangdong Hongyixin Automobile Electronic Technology Co ltd
Priority date: 2022-03-28
Filing date: 2022-03-28
Publication date: 2022-10-11
Anticipated expiration: 2042-03-28
Also published as: CN114625196A

Abstract

本发明公开了一种宽输入共模范围的LDO电路，包括误差放大器电路模块、驱动电路模块和环路补偿电路模块，所述驱动电路模块包括M0，M1，MP11，MN12和MN13，MN12和MN13的源极接MN9的漏极，MN12的栅极接MN13的栅极，且MN12的栅极与漏极短接，MN12的漏极接MP11的漏极，MP11的栅极接D0的输入端，MP11的源极和MN13的漏极接M1的漏极，且M1的漏极与栅极短接，M0与M1的源极接D0的输出端，M0的栅极接M1的栅极，M0的源极接VB，M0的漏极接VOUT，M0的漏极连接有环路补偿电路模块；本发明所设计的误差放大器采用折叠级联放大器结构，输入共模电平范围为1V到电源电压，同时本发明无需设计附加电路，减小了电路的复杂度，具有输入共模电平范围广，结构简单的优点。

Description

一种宽输入共模范围的LDO电路

技术领域

本发明涉及电力电子技术领域，具体为一种宽输入共模范围的LDO电路。

背景技术

LDO是Low Dropout Regulator的缩写，译为低压差线性稳压器，图1是LDO的原理框图，其导通组件为高压PMOS，工作原理为：参考电压Vref和反馈电压FB分别接在误差放大器EA的反向和正向端，其中VOUT通过两个电阻分压，然后输出误差量，再通过MOS drive调整输出电压大小，达到输出稳定，当输出电压增大时，FB增大，放大器输出电压增加，PMOS管的G极电压增大，Vsg减小，PMOS的输出电流和电压较小，形成了一个负反馈系统；通常输入参考电压Vref为基准电路产生，为低压域的电源；为了使LDO电路适用于较宽范围的输入电压，在现有技术中，通常是先利用预降压电路进行预降压，再给误差放大器供电；或者是设计两种LDO电路，分别应用在高输入电压范围和低输入电压范围，然后通过选通电路进行检测切换；上述的方法都需要设计附加电路，增加了电路的复杂度、芯片面积和芯片应用成本。

发明内容

本发明的目的在于提供一种宽输入共模范围的LDO电路，以解决上述背景技术中提出的问题。

为实现上述目的，本发明提供如下技术方案：一种宽输入共模范围的LDO电路，包括误差放大器电路模块、驱动电路模块和环路补偿电路模块，所述误差放大器电路模块电性连接有驱动电路模块，驱动电路模块电性连接有环路补偿电路模块，且环路补偿电路模块与误差放大器电路模块通过电性连接。

优选的，所述误差放大器电路模块包括MN0、MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9、MN10、MN11、MN14、MN15、MP0、MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP8、MP9、MP10和D0，MN1、MN2、MN3和MN4的源极接MN0的源极，MN0、MN1、MN2、MN3、MN4的栅极接MN0的漏极，MN0的漏极接Ibias输入，MN1的漏极接MP4的漏极，且MP4的漏极与栅极短接，MP0、MP1、MP2、MP3的源极接MP4的源极，MP0、MP1、MP2、MP3的栅极接MN2的漏极，且MP0的栅极与漏极短接，MP1的栅极与漏极短接，MP2的栅极与漏极短接，MP3的漏极接MP6的源极，MP5、MP6、MN10和MN11的栅极接MP4的栅极，且MP5的栅极与漏极短接，MN10的栅极与漏极短接，MP6的漏极接MN11的源极，MN5和MN6的源极接MN3的漏极，MN5的漏极接MN14的源极，MN14的漏极接MP6的源极，MN5的栅极接MP7的源极，MN6的漏极接MN15的源极，MN15的漏极接MP5的源极，MN6的栅极接MP8的源极，MN14、MN15的栅极接MP9的源极，MP7、MP8的栅极接MN4的源极，MP7的漏极接VPLUS，MP8的漏极接VMINUS，MN7和MP10的栅极接MN3的漏极，MN7的源极、MP10的源极和MP7的栅极接MN4的漏极，D0的输出端接MN3的源极，输入端接MP6的漏极，MN8和MN9的漏极接MN4的漏极，MN8和MN9的源极接MN10的漏极，且MN8的栅极与源极短接，MN9的源极接MN11的漏极，MN9的漏极连接有驱动电路模块。

优选的，所述MN0、MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9、MN10、MN11、MN14和MN15为NMOS管，且MN7、MN14和MN15为高压NMOS管，MP0、MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP8、MP9和MP10为PMOS管，且MP7、MP8和MP10为高压PMOS管，D0为齐纳二极管。

优选的，所述驱动电路模块包括M0，M1，MP11，MN12和MN13，MN12和MN13的源极接MN9的漏极，MN12的栅极接MN13的栅极，且MN12的栅极与漏极短接，MN12的漏极接MP11的漏极，MP11的栅极接D0的输入端，MP11的源极和MN13的漏极接M1的漏极，且M1的漏极与栅极短接，M0与M1的源极接D0的输出端，M0的栅极接M1的栅极，M0的源极接VB，M0的漏极接VOUT，M0的漏极连接有环路补偿电路模块。

优选的，所述M0和M1为高压PDMOS管，MP11为高压PMOS管，MN12和MN13为高压NMOS管。

优选的，所述补偿电路模块包括电容C0，电容C1和电阻R0，电阻R0的一端接D0的输入端，另一端接电容C0，电容C0的另一端接D0的输出端，电容C1的一端接M0的漏极，另一端连接于MP6的源极。

与现有技术相比，本发明的有益效果是：本发明所设计的误差放大器采用折叠级联放大器结构，输入共模电平范围为1V到电源电压，同时本发明无需设计附加电路，减小了电路的复杂度，具有输入共模电平范围广，结构简单的优点。

附图说明

图1为现有的LDO电路原理图；

图2为本发明的LDO电路原理图；

图中：1、误差放大器电路模块；2、驱动电路模块；3、环路补偿电路模块。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参阅图2，本发明提供的一种实施例：一种宽输入共模范围的LDO电路，包括误差放大器电路模块1、驱动电路模块2和环路补偿电路模块3，误差放大器电路模块1电性连接有驱动电路模块2，驱动电路模块2电性连接有环路补偿电路模块3，且环路补偿电路模块3与误差放大器电路模块1通过电性连接；误差放大器电路模块1包括MN0、MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9、MN10、MN11、MN14、MN15、MP0、MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP8、MP9、MP10和D0，MN1、MN2、MN3和MN4的源极接MN0的源极，MN0、MN1、MN2、MN3、MN4的栅极接MN0的漏极，MN0的漏极接Ibias输入，MN1的漏极接MP4的漏极，且MP4的漏极与栅极短接，MP0、MP1、MP2、MP3的源极接MP4的源极，MP0、MP1、MP2、MP3的栅极接MN2的漏极，且MP0的栅极与漏极短接，MP1的栅极与漏极短接，MP2的栅极与漏极短接，MP3的漏极接MP6的源极，MP5、MP6、MN10和MN11的栅极接MP4的栅极，且MP5的栅极与漏极短接，MN10的栅极与漏极短接，MP6的漏极接MN11的源极，MN5和MN6的源极接MN3的漏极，MN5的漏极接MN14的源极，MN14的漏极接MP6的源极，MN5的栅极接MP7的源极，MN6的漏极接MN15的源极，MN15的漏极接MP5的源极，MN6的栅极接MP8的源极，MN14、MN15的栅极接MP9的源极，MP7、MP8的栅极接MN4的源极，MP7的漏极接VPLUS，MP8的漏极接VMINUS，MN7和MP10的栅极接MN3的漏极，MN7的源极、MP10的源极和MP7的栅极接MN4的漏极，D0的输出端接MN3的源极，输入端接MP6的漏极，MN8和MN9的漏极接MN4的漏极，MN8和MN9的源极接MN10的漏极，且MN8的栅极与源极短接，MN9的源极接MN11的漏极，MN9的漏极连接有驱动电路模块2；MN0、MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9、MN10、MN11、MN14和MN15为NMOS管，且MN7、MN14和MN15为高压NMOS管，MP0、MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP8、MP9和MP10为PMOS管，且MP7、MP8和MP10为高压PMOS管，D0为齐纳二极管；驱动电路模块2包括M0，M1，MP11，MN12和MN13，MN12和MN13的源极接MN9的漏极，MN12的栅极接MN13的栅极，且MN12的栅极与漏极短接，MN12的漏极接MP11的漏极，MP11的栅极接D0的输入端，MP11的源极和MN13的漏极接M1的漏极，且M1的漏极与栅极短接，M0与M1的源极接D0的输出端，M0的栅极接M1的栅极，M0的源极接VB，M0的漏极接VOUT，M0的漏极连接有环路补偿电路模块3；M0和M1为高压PDMOS管，MP11为高压PMOS管，MN12和MN13为高压NMOS管；补偿电路模块3包括电容C0，电容C1和电阻R0，电阻R0的一端接D0的输入端，另一端接电容C0，电容C0的另一端接D0的输出端，电容C1的一端接M0的漏极，另一端连接于MP6的源极。

工作原理：本发明的电路部分包括误差放大器电路模块1、驱动电路模块2和环路补偿电路模块3，在误差放大器电路模块1中，MN0/MN1/MN2/MN3/MN4电流镜用于给误差放大器的输入级提供偏置；输入对管为CMOS管MN5/MN6，相比NDMOS管的输入对，CMOS管的匹配性更好，可以显著降低LDO的失调电压；相对应的，则需要设计保护电路限制CMOS管的各个端口电压的压差；VCOM点为MN5/MN6的共源极，后面接MN7的源极跟随器电路实现电平移位产生VLOW电压；其中，VCOM＝MAX(VPLUS,VMINUS)；VLOW的电压为：VLOW＝VCOM-VGS＝MAX(VPLUS,VMINUS)-VGS_MN7；VLOW用于偏置误差放大器输入信号的高压PDMOS管MP7/MP8，当误差放大器处于非平衡态时，误差放大器两个输入信号压差大于3个VGS时，低的信号会被高压PMOS管MP7/MP8屏蔽，以保护误差放大器的输入对管，两个输入信号压差小于3个VGS时，高压PMOS管MP7/MP8都处于导通态，两个输入信号无损送到输入差分对MN5/MN6；VCOM后接MP10的源极跟随器实现电平移位产生VHIGH的偏置电压；其中，VHIGH的偏置电压为：VHIGH＝VCOM+VSG_MP7+VSG_MP9＝MAX(VPLUS,VMINUS)+VSG_MP7+VSG_MP9；VHIGH用于偏置高压NDMOS对MN14/MN15的栅极，保护误差放大器的输入对管的VDS；MP2，MP3，MP5，MP6，MN8，MN9，MN10，MN11为串联电流镜负载，同输入差分对MN5/MN6形成折叠级联放大器结构，误差放大器的输入用于控制MP11；D0齐纳二极管用于限压，MP11的栅极不会低于电源电压减去5V；用于MN3，MP1，MP5的VDS保护电路采用通用的级联高压MOS方案即可；在驱动电路模块2中，高压PDMOS管M0为LDO的导通组件，M1为同类型的高压PDMOS管，其二极管连接形成电流镜结构；当负载电流变大时，M1，MP11的电流同比例变大，其跨导变大，等效电阻变小，把M0栅极的极点推远；MN12/MN13的电流镜结构形成的负反馈进一步推远上述极点远离带外；在环路补偿电路模块3中，当上述驱动电路推远了M0的栅极极点，环路带宽内包含误差放大器(EA)的输出节点与LDO的输出两个极点，电容C1作为级联米勒补偿电容，电容C0/电阻R0在带宽内引入一个零点；整个LDO环路带宽内设计为两个极点一个零点的稳定系统。

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

Claims

1.一种宽输入共模范围的LDO电路，包括误差放大器电路模块(1)、驱动电路模块(2)和环路补偿电路模块(3)，其特征在于：所述误差放大器电路模块(1)电性连接有驱动电路模块(2)，驱动电路模块(2)电性连接有环路补偿电路模块(3)，且环路补偿电路模块(3)与误差放大器电路模块(1)通过电性连接；所述误差放大器电路模块(1)包括MN0、MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9、MN10、MN11、MN14、MN15、MP0、MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP8、MP9、MP10和D0，MN1、MN2、MN3和MN4的源极接MN0的源极，MN0、MN1、MN2、MN3、MN4的栅极接MN0的漏极，MN0的漏极接Ibias输入，MN1的漏极接MP4的漏极，且MP4的漏极与栅极短接，MP0、MP1、MP2、MP3的源极接MP4的源极，MP0、MP1、MP2、MP3的栅极接MN2的漏极，且MP0的栅极与漏极短接，MP1的栅极与漏极短接，MP2的栅极与漏极短接，MP3的漏极接MP6的源极，MP5、MP6、MN10和MN11的栅极接MP4的栅极，且MP5的栅极与漏极短接，MN10的栅极与漏极短接，MP6的漏极接MN11的源极，MN5和MN6的源极接MN3的漏极，MN5的漏极接MN14的源极，MN14的漏极接MP6的源极，MN5的栅极接MP7的源极，MN6的漏极接MN15的源极，MN15的漏极接MP5的源极，MN6的栅极接MP8的源极，MN14、MN15的栅极接MP9的源极，MP7、MP8的栅极接MN4的源极，MP7的漏极接VPLUS，MP8的漏极接VMINUS，MN7和MP10的栅极接MN3的漏极，MN7的源极、MP10的源极和MP7的栅极接MN4的漏极，D0的输出端接MN3的源极，输入端接MP6的漏极，MN8和MN9的漏极接MN4的漏极，MN8和MN9的源极接MN10的漏极，且MN8的栅极与源极短接，MN9的源极接MN11的漏极，MN9的漏极连接有驱动电路模块(2)。

2.根据权利要求1所述的一种宽输入共模范围的LDO电路，其特征在于：所述MN0、MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9、MN10、MN11、MN14和MN15为NMOS管，且MN7、MN14和MN15为高压NMOS管，MP0、MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP8、MP9和MP10为PMOS管，且MP7、MP8和MP10为高压PMOS管，D0为齐纳二极管；所述驱动电路模块(2)包括M0，M1，MP11，MN12和MN13，MN12和MN13的源极接MN9的漏极，MN12的栅极接MN13的栅极，且MN12的栅极与漏极短接，MN12的漏极接MP11的漏极，MP11的栅极接D0的输入端，MP11的源极和MN13的漏极接M1的漏极，且M1的漏极与栅极短接，M0与M1的源极接D0的输出端，M0的栅极接M1的栅极，M0的源极接VB，M0的漏极接VOUT，M0的漏极连接有环路补偿电路模块(3)。

3.根据权利要求2所述的一种宽输入共模范围的LDO电路，其特征在于：所述M0和M1为高压PDMOS管，MP11为高压PMOS管，MN12和MN13为高压NMOS管。

4.根据权利要求1所述的一种宽输入共模范围的LDO电路，其特征在于：所述补偿电路模块(3)包括电容C0，电容C1和电阻R0，电阻R0的一端接D0的输入端，另一端接电容C0，电容C0的另一端接D0的输出端，电容C1的一端接M0的漏极，另一端连接于MP6的源极。