CN113805637A - 一种低压差电压调节器 - Google Patents

Abstract

本发明提供一种低压差电压调节器，其包括：输出功率管，其第一连接端与输入电压VCC相连，其第二连接端与所述低压差电压调节器的输出端Vo相连，所述输出功率管用于将所述输入电压VCC转换成输出电压，该输出电压经所述低压差电压调节器的输出端Vo输出；分压电路，其采样所述低压差电压调节器的输出端Vo的输出电压以得到反馈电压Vf；误差放大器，其第一输入端接收参考电压Ref，其第二输入端接收所述反馈电压Vf，其输出端与所述输出功率管的控制端相连，所述误差放大器根据所述参考电压Ref和反馈电压Vf的差值输出控制信号以控制所述输出功率管；其中，所述误差放大器的电源电压VDD大于所述输入电压VCC。与现有技术相比，本发明可以改善轻载相位裕度。

Description

一种低压差电压调节器

【技术领域】

本发明涉及电压调节器技术领域，尤其涉及一种可以改善轻载相位裕度的低压差电压调节器。

【背景技术】

现有技术中电压调节器可以在重载下(大电流负载)具有较高的相位裕度。但轻载下相位裕度比较差。原因是轻载下内部电路的一个极点将与输出极点在频率上比较接近，导致相位裕度很低。

因此，有必要提出一种改进的技术方案来克服上述问题。

【发明内容】

本发明的目的在于提供一种低压差电压调节器，其可以改善轻载相位裕度。

根据本发明的一个方面，本发明提供一种低压差电压调节器，其特征在于，其包括：输出功率管，其第一连接端与输入电压VCC相连，其第二连接端与所述低压差电压调节器的输出端Vo相连，所述输出功率管用于将所述输入电压VCC转换成输出电压，该输出电压经所述低压差电压调节器的输出端Vo输出；分压电路，其采样所述低压差电压调节器的输出端Vo的输出电压以得到反馈电压Vf；误差放大器，其第一输入端接收参考电压Ref，其第二输入端接收所述反馈电压Vf，其输出端与所述输出功率管的控制端相连，所述误差放大器根据所述参考电压Ref和反馈电压Vf的差值输出控制信号以控制所述输出功率管；其中，所述误差放大器的电源电压VDD大于所述输入电压VCC。

与现有技术相比，本发明所示的低压差电压调节器为两级放大结构，其中，第一放大级为所述误差放大器，第二放大级由所述输出功率管MP5和与所述低压差电压调节器的输出端Vo相连的负载RL构成，其具有较少的极点，从而可以改善轻载相位裕度。

【附图说明】

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：

图1为本发明在一个实施例中的低压差电压调节器的电路示意图；

图2为本发明在另一个实施例中的低压差电压调节器的电路示意图；

图3为本发明在另一个实施例中的低压差电压调节器的电路示意图。

【具体实施方式】

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。

请参考图1所示，其为本发明在一个实施例中的低压差电压调节器的电路示意图。图1所示的低压差电压调节器包括误差放大器110、输出功率管MP5、分压电路120、补偿电容Cc、输出电容Co和负载RL。

输出功率管MP5的第一连接端与输入电压VCC相连，其第二连接端与低压差电压调节器的输出端Vo相连，其控制端与误差放大器110的输出端V1相连。输出功率管MP5基于误差放大器110的控制将输入电压VCC转换成输出电压，且该输出电压经所述低压差电压调节器的输出端Vo输出。分压电路120用于采样所述低压差电压调节器的输出端Vo的输出电压以得到反馈电压Vf。误差放大器110的第一输入端接收参考电压Ref，其第二输入端接收所述反馈电压Vf，其输出端与所述输出功率管MP5的控制端相连，所述误差放大器110根据所述参考电压Ref和反馈电压Vf的差值输出控制信号以控制所述输出功率管管MP5。输出电容Co连接于所述低压差电压调节器的输出端Vo和接地端GND之间；负载RL连接于所述低压差电压调节器的输出端Vo和接地端GND之间。

在图1所示的具体实施例中，输出功率管MP5为PMOS晶体管，输出功率管MP5的第一连接端、第二连接端和控制端分别为PMOS晶体管的源极、漏极和栅极。分压电路120包括串联在所述低压差电压调节器的输出端Vo和接地端GND之间的第一分压电阻Rf1和第二分压电阻Rf2，第一分压电阻Rf1和第二分压电阻Rf2之间的连接节点提供所述反馈电压Vf。

所述误差放大器110包括电流源Ib、第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3、第四PMOS晶体管MP4、第一级联电流镜结构112、第二级联电流镜结构114。所述第三PMOS晶体管MP3的源极与所述误差放大器110的电源端VDD相连，其漏极与第一节点A相连，其栅极与所述第一节点A相连；所述第四PMOS晶体管MP4的源极与所述误差放大器110的电源端VDD相连，其漏极与第二节点B相连，其栅极与所述第三PMOS晶体管MP3的栅极相连；所述电流源Ib的输入端(或负极)与所述误差放大器110的电源端VDD相连，其输出端(或正极)与所述第一PMOS晶体管MP1的源极和第二PMOS晶体管MP2的源极相连；第一PMOS晶体管MP1的栅极作为所述误差放大器110的第一输入端接收参考电压Ref，其漏极与第三节点C相连；第二PMOS晶体管MP2的栅极作为所述误差放大器110的第二输入端接收所述反馈电压Vf，其漏极与所述第四节点D相连；第二节点B作为所述误差放大器110的输出端与输出功率管MP5相连；所述第四PMOS晶体管MP4作为所述误差放大器110的输出管。所述第一级联电流镜结构112连接于第一节点A和第三节点C之间，以使流经所述第三PMOS晶体管MP3的电流与流经所述第一PMOS晶体管MP1的电流互为镜像关系；所述第二级联电流镜结构114连接于第二节点B和第四节点D之间，以使流经所述第四PMOS晶体管MP4的电流与流经所述第二PMOS晶体管MP2的电流互为镜像关系。

所述第一级联电流镜结构112为N层级联电流镜，其包括第一电阻串1122和2N个NMOS晶体管，所述第一电阻串1122包括依次串联于所述第三节点C和第五节点E之间的多个电阻；其中，N个NMOS晶体管依次串联于所述第一节点A和接地端GND之间，以形成所述第一级联电流镜结构112的第一电流通道；另外N个NMOS晶体管依次串联于所述第五节点E和接地端GND之间，以形成所述第一级联电流镜结构112的第二电流通道；同层的两个NMOS晶体管的栅极互连，以形成一层电流镜，且同层的两个NMOS晶体管的栅极作为该层电流镜的级联控制端，所述第一级联电流镜结构112的N个级联控制端与所述第一电阻串1122中的N个连接节点一一对应连接，其中，所述第一电阻串1122中相邻的两个连接节点之间串联有所述电阻。

所述第二级联电流镜结构114为N层级联电流镜，其包括第二电阻串1142和2N个NMOS晶体管，所述第二电阻串1142包括依次串联于所述第四节点D和第六节点F之间的多个电阻；其中，N个NMOS晶体管依次串联于所述第二节点B和接地端GND之间，以形成所述第二级联电流镜结构114的第一电流通道；另外N个NMOS晶体管依次串联于所述第六节点F和接地端GND之间，以形成所述第二级联电流镜结构114的第二电流通道；同层的两个NMOS晶体管的栅极互连，以形成一层电流镜，且同层的两个NMOS晶体管的栅极作为该层电流镜的级联控制端，所述第二级联电流镜结构114的N个级联控制端与所述第二电阻串1142中的N个连接节点一一对应连接，其中，所述第二电阻串1142中相邻的两个连接节点之间串联有所述电阻。其中，自接地端GND至第一节点A方向，所述第一级联电流镜结构112的电流镜层级依次增加；自接地端GND至第二节点B方向，所述第二级联电流镜结构114的电流镜层级依次增加，N>＝3，且N为整数。

在图1所示的具体实施例中，N等于3，所述第一级联电流镜结构112为3层级联电流镜，其包括第一电阻串1122和6个NMOS晶体管MN1、MN3、MN5、MN7、MN9和MN12，所述第一电阻串1122包括依次串联于所述第三节点C和第五节点E之间的两个电阻R3和R4；其中，3个NMOS晶体管MN12、MN5和MN3依次串联于所述第一节点A和接地端GND之间，以形成所述第一级联电流镜结构112的第一电流通道；另外3个NMOS晶体管MN9、MN7和MN1依次串联于所述第五节点E和接地端GND之间，以形成所述第一级联电流镜结构112的第二电流通道。同层的两个NMOS晶体管的栅极互连，以形成一层电流镜，例如，NMOS晶体管MN1和MN3的栅极互连，以形成所述第一级联电流镜结构112的第一层电流镜；NMOS晶体管MN5和MN7的栅极互连，以形成所述第一级联电流镜结构112的第二层电流镜；NMOS晶体管MN9和MN12的栅极互连，以形成所述第一级联电流镜结构112的第三层电流镜。同层的两个NMOS晶体管的栅极作为所述第一级联电流镜结构112的一个级联控制端(或该层电流镜的级联控制端)，例如，NMOS晶体管MN1和MN3的栅极作为所述第一级联电流镜结构112的第一个级联控制端a1；NMOS晶体管MN5和MN7的栅极作为所述第一级联电流镜结构112的第二个级联控制端a2；NMOS晶体管MN9和MN12的栅极作为所述第一级联电流镜结构112的第三个级联控制端a3。所述第一级联电流镜结构112的3个级联控制端a1、a2、a3与所述第一电阻串1122中的3个连接节点C、E、G1一一对应连接，其中，所述第一电阻串1122中相邻的两个连接节点之间串联有所述电阻。例如，第一级联控制端a1与连接节点E(或第五节点E)连接，第二级联控制端a2与连接节点G1连接，第三级联控制端a3与连接节点C(或第三节点C)连接；其中，相邻的两个连接节点C、G1之间串联有电阻R3，相邻的两个连接节点G1、E之间串联有电阻R4。

在图1所示的具体实施例中，N等于3，所述第二级联电流镜结构114包括第二电阻串1142和6个NMOS晶体管MN2、MN4、MN6、MN8、MN10和MN11，所述第二电阻串1142包括依次串联于所述第四节点D和第六节点F之间的两个电阻R1和R2；其中，3个NMOS晶体管MN11、MN6和MN4依次串联于所述第二节点B和接地端GND之间，以形成所述第二级联电流镜结构114的第一电流通道；另外3个NMOS晶体管MN10、MN8和MN2依次串联于所述第六节点F和接地端GND之间，以形成所述第二级联电流镜结构114的第二电流通道。同层的两个NMOS晶体管的栅极互连，以形成一层电流镜，例如，NMOS晶体管MN2和MN4的栅极互连，以形成所述第二级联电流镜结构114的第一层电流镜；NMOS晶体管MN6和MN 8的栅极互连，以形成所述第二级联电流镜结构114的第二层电流镜；NMOS晶体管MN10和MN11的栅极互连，以形成所述第二级联电流镜结构114的第三层电流镜。同层的两个NMOS晶体管的栅极作为所述第二级联电流镜结构114的一个级联控制端(或该层电流镜的级联控制端)，例如，NMOS晶体管MN2和MN4的栅极作为所述第二级联电流镜结构114的第一个级联控制端b1；NMOS晶体管MN6和MN8的栅极作为所述第二级联电流镜结构114的第二个级联控制端b2；NMOS晶体管MN10和MN11的栅极作为所述第二级联电流镜结构114的第三个级联控制端b3。所述第二级联电流镜结构114的3个级联控制端b1、b2、b3与所述第二电阻串1142中的3个连接节点D、F、H1一一对应连接，其中，所述第二电阻串1142中相邻的两个连接节点之间串联有所述电阻。例如，第一级联控制端b1与连接节点F(或第六节点F)连接，第二级联控制端b2与连接节点H1连接，第三级联控制端b3与连接节点D(或第四节点D连接；其中，相邻的两个连接节点D、H1之间串联有电阻R2，相邻的两个连接节点H1、F之间串联有电阻R1。

在图1所示的具体实施例中，由所述第一级联电流镜结构112和所述第二级联电流镜结构114构成的NMOS电流镜的叠层书为3层，其中，MN1～MN4为第一层，MN5～MN8为第二层，MN9～MN12为第三层。

本发明的主要原理是：传统低压差电压调节器通常采用3级放大结构，这样可以保证所有负载变化范围和所有工艺角条件下具有较高的环路增益(例如大于60dB)，从而保证输出电压的高精度。3级放大结构导致至少存在3个极点，很难把相位裕度设计较高。减少极点有助于改善相位特性。本发明中采用了2级放大结构：第一放大级为误差放大器110；第二放大级由输出功率管MP5和与所述低压差电压调节器的输出端Vo相连的负载RL构成。但是简单的采用2级结构带来一个新问题：导致在某些调节下，特别是在轻载下的增益变低(例如小于60dB)，原因是轻载下，通常误差放大器110的输出电压会处于接近电源电压(例如，图1中输入电压VCC：输出功率管MP5的源极电压)。这样导致误差放大器110的输出管(图1中的MP4)处于线性区，从而导致增益急剧下降。

故本发明的一个特征(改进点)在于：误差放大器110采用了与输出功率管MP5不同的电源。图1中误差放大器110采用了VDD作为电源，输出功率管MP5采用VCC作为电源，且所述误差放大器110的电源电压(或工作电压)VDD大于输出功率管MP5的电源电压VCC(即输入电压VCC)。在一个实施例中，所述误差放大器110的电源电压VDD与所述输入电压VCC的电压差大于预定电压Vdsat。Vdsat电压被定义为让PMOS晶体管MP4(其作为所述误差放大器110的输出管)处于饱和区的最小的源漏电压差，一个设计例子中Vdsat可以为0.1V。在一个设计例子中，VDD电源可以为3.3V，VCC电源为1.8V，其之差为0.5V，其之差高于0.1V。在一种实现方式中VDD电压可以由以VCC电压为输入，通过升压电路来产生更高的VDD电压，即所述升压电路基于所述输入电压VCC产生所述误差放大器的电源电压VDD。在一种实现方式中，此升压电路可以采用电荷泵电路实现。

本发明的第二个特征(改进点)在于：本发明中在误差放大器110中采用了非对称的电流镜结构：上侧PMOS晶体管MP3和MP4为无级联结构；而下侧的NMOS晶体管采用了3层级联结构(第一层为MN1～MN4；第二层为MN5～MN8；第三层为MN9～MN12)，NMOS晶体管MN6和MN11提供了放大补偿电容Cc的效果，其等效放大倍数为(gm6.ro6).(gm11.ro11)，其中gm6为NMOS晶体管MN6的跨导，gm11为NMOS晶体管MN11的跨导，ro6为NMOS晶体管MN6的输出电阻，ro11为NMOS晶体管MN11的输出电阻。这样的好处是可以把主极点设计到低频率，但同时不要增加负反馈开环环路增益(太大的负反馈开环环路增益不利于相位裕度)。

补偿电容Cc将产生一个低频极点，其极点频率满足：

其中，gm6为NMOS晶体管MN6的跨导，gm11为NMOS晶体管MN11的跨导，ro6为NMOS晶体管MN6的输出电阻，ro11为NMOS晶体管MN11的输出电阻，ro4为NMOS晶体管MN4的输出电阻，Cc为补偿电容Cc的电容值。

输出极点满足：

其中，RL为负载RL的电阻值，Co为输出电容Co的电容值。

设计满足这两个极点在频域上分离较远，可以得到较好的相位裕度。

请参考图2所示，其为本发明在另一个实施例中的低压差电压调节器的电路示意图。与图1相比，图2所示的低压差电压调节器增加了反馈电容Cf，该反馈电容Cf与第一分压电阻Rf1并联，可以形成一个零点，其零点频率满足：

其中，Rf1为第一分压电阻Rf1的电阻值，Cf为反馈电容Cf的电容值。

零点可以增加相位，补偿极点导致的相位下降，因此可以改善相位裕度。

请参考图3所示，其为本发明在另一个实施例中的低压差电压调节器的电路示意图。与图2相比，图3所示的低压差电压调节器增加了NMOS晶体管MN13、MN14、MN15、MN16，电阻R5和电阻R6，相当于在所述第一级联电流镜结构112和所述第二级联电流镜结构114中进一步叠层，这种叠层可以进一步将主极点设计到更低频率，等效将补偿电容Cc进一步放大(gm15.ro15)的倍数。这样可以进一步增加相位裕度，提高稳定性。补偿电容Cc将产生一个低频极点，其极点频率满足：

gm6为NMOS晶体管MN6的跨导，gm11为NMOS晶体管MN11的跨导，gm15为NMOS晶体管MN15的跨导，ro6为NMOS晶体管MN6的输出电阻，ro11为NMOS晶体管MN11的输出电阻，ro15为NMOS晶体管MN15的输出电阻，ro4为NMOS晶体管MN4的输出电阻，Cc为补偿电容Cc的电容值。

在图3所示的具体实施例中，N等于4，所述第一级联电流镜结构112为4层级联电流镜，其包括第一电阻串1122和8个NMOS晶体管MN1、MN3、MN5、MN7、MN9、MN12、MN13和MN16，所述第一电阻串1122包括依次串联于所述第三节点C和第五节点E之间的三个电阻R3、R4、R6；其中，4个NMOS晶体管MN16、MN12、MN5和MN3依次串联于所述第一节点A和接地端GND之间，以形成所述第一级联电流镜结构112的第一电流通道；另外4个NMOS晶体管MN13、MN9、MN7和MN1依次串联于所述第五节点E和接地端GND之间，以形成所述第一级联电流镜结构112的第二电流通道。同层的两个NMOS晶体管的栅极互连，以形成一层电流镜，例如，NMOS晶体管MN1和MN3的栅极互连，以形成所述第一级联电流镜结构112的第一层电流镜；NMOS晶体管MN5和MN7的栅极互连，以形成所述第一级联电流镜结构112的第二层电流镜；NMOS晶体管MN9和MN12的栅极互连，以形成所述第一级联电流镜结构112的第三层电流镜，NMOS晶体管MN16和MN13的栅极互连，以形成所述第一级联电流镜结构112的第四层电流镜。同层的两个NMOS晶体管的栅极作为所述第一级联电流镜结构112的一个级联控制端(或该层电流镜的级联控制端)，例如，NMOS晶体管MN1和MN3的栅极作为所述第一级联电流镜结构112的第一个级联控制端a1；NMOS晶体管MN5和MN7的栅极作为所述第一级联电流镜结构112的第二个级联控制端a2；NMOS晶体管MN9和MN12的栅极作为所述第一级联电流镜结构112的第三个级联控制端a3、NMOS晶体管MN16和MN13的栅极作为所述第一级联电流镜结构112的第四个级联控制端a4。所述第一级联电流镜结构112的4个级联控制端a1、a2、a3、a4与所述第一电阻串1122中的4个连接节点C、E、G1、G2一一对应连接，其中，所述第一电阻串1122中相邻的两个连接节点之间串联有所述电阻。例如，第一级联控制端a1与连接节点E(或第五节点E)连接，第二级联控制端a2与连接节点G1连接，第三级联控制端a3与连接节点G2连接，第四级联控制端a4与连接节点C(或第三节点C)连接；其中，相邻的两个连接节点C、G2之间串联有电阻R6，相邻的两个连接节点G1、G2之间串联有电阻R3，相邻的两个连接节点G1、E之间串联有电阻R4。

在图3所示的具体实施例中，N等于4，所述第二级联电流镜结构114为4层级联电流镜，其包括第二电阻串1142和8个NMOS晶体管MN2、MN4、MN6、MN8、MN10、MN11、MN14和MN15，所述第二电阻串1142包括依次串联于所述第四节点D和第六节点F之间的三个电阻R1、R2、R5；其中，4个NMOS晶体管MN15、MN11、MN6和MN4依次串联于所述第二节点B和接地端GND之间，以形成所述第二级联电流镜结构114的第一电流通道；另外4个NMOS晶体管MN14、MN10、MN8和MN2依次串联于所述第六节点F和接地端GND之间，以形成所述第二级联电流镜结构114的第二电流通道。同层的两个NMOS晶体管的栅极互连，以形成一层电流镜，例如，NMOS晶体管MN2和MN4的栅极互连，以形成所述第二级联电流镜结构114的第一层电流镜；NMOS晶体管MN6和MN 8的栅极互连，以形成所述第二级联电流镜结构114的第二层电流镜；NMOS晶体管MN10和MN11的栅极互连，以形成所述第二级联电流镜结构114的第三层电流镜；NMOS晶体管MN14和MN15的栅极互连，以形成所述第二级联电流镜结构114的第四层电流镜。同层的两个NMOS晶体管的栅极作为所述第二级联电流镜结构114的一个级联控制端(或该层电流镜的级联控制端)，例如，NMOS晶体管MN2和MN4的栅极作为所述第二级联电流镜结构114的第一个级联控制端b1；NMOS晶体管MN6和MN8的栅极作为所述第二级联电流镜结构114的第二个级联控制端b2；NMOS晶体管MN10和MN11的栅极作为所述第二级联电流镜结构114的第三个级联控制端b3；NMOS晶体管MN14和MN15的栅极作为所述第二级联电流镜结构114的第四个级联控制端b4。所述第二级联电流镜结构114的4个级联控制端b1、b2、b3、b4与所述第二电阻串1142中的4个连接节点D、F、H1、H2一一对应连接，其中，所述第二电阻串1142中相邻的两个连接节点之间串联有所述电阻。例如，第一级联控制端b1与连接节点F(或第六节点E)连接，第二级联控制端b2与连接节点H1连接，第三级联控制端b3与连接节点H2连接，第四级联控制端b4与连接节点D(或第四节点D)连接；其中，相邻的两个连接节点D、H2之间串联有电阻R5，相邻的两个连接节点H2、H1之间串联有电阻R2，相邻的两个连接节点H1、F之间串联有电阻R1。

在图3所示的具体实施例中，由所述第一级联电流镜结构112和所述第二级联电流镜结构114构成的NMOS电流镜的叠层数为4层，其中，MN1～MN4为第一层，MN5～MN8为第二层，MN9～MN12为第三层，MN13～MN16为第四层。

在本发明中，“连接”、“相连”、“连”、“接”等表示电性连接的词语，如无特别说明，则表示直接或间接的电性连接。所述直接电性连接表示两个或更多对象之间没有任何插入对象的直接连接，所述间接电性连接表示两个或更多对象之间插入了一个或多个对象(比如电阻、电容、电感、开关、滤波器等电气元件或电气单元)的连接。

需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (11)

1.一种低压差电压调节器，其特征在于，其包括：

输出功率管，其第一连接端与输入电压VCC相连，其第二连接端与所述低压差电压调节器的输出端Vo相连，所述输出功率管用于将所述输入电压VCC转换成输出电压，该输出电压经所述低压差电压调节器的输出端Vo输出；

分压电路，其采样所述低压差电压调节器的输出端Vo的输出电压以得到反馈电压Vf；

误差放大器，其第一输入端接收参考电压Ref，其第二输入端接收所述反馈电压Vf，其输出端与所述输出功率管的控制端相连，所述误差放大器根据所述参考电压Ref和反馈电压Vf的差值输出控制信号以控制所述输出功率管；

其中，所述误差放大器的电源电压VDD大于所述输入电压VCC。

2.根据权利要求1所述的低压差电压调节器，其特征在于，

所述低压差电压调节器为两级放大结构，其中，第一放大级为所述误差放大器，第二放大级由所述输出功率管和与所述低压差电压调节器的输出端Vo相连的负载RL构成。

3.根据权利要求1所述的低压差电压调节器，其特征在于，

所述误差放大器的电源电压VDD与所述输入电压VCC的电压差大于预定电压Vdsat，所述预定电压Vdsat为让所述误差放大器的输出管处于饱和区的最小的源漏电压差。

4.根据权利要求3所述的低压差电压调节器，其特征在于，其还包括升压电路，

所述升压电路基于所述输入电压VCC产生所述误差放大器的电源电压VDD。

5.根据权利要求1所述的低压差电压调节器，其特征在于，

所述误差放大器包括电流源Ib、第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3、第四PMOS晶体管MP4、第一级联电流镜结构、第二级联电流镜结构，

所述第三PMOS晶体管MP3的源极与所述误差放大器的电源端VDD相连，其漏极与第一节点A相连，其栅极与所述第一节点A相连；

所述第四PMOS晶体管MP4的源极与所述误差放大器的电源端VDD相连，其漏极与第二节点B相连，其栅极与所述第三PMOS晶体管MP3的栅极相连；

所述电流源Ib的输入端与所述误差放大器的电源端VDD相连，其输出端与所述第一PMOS晶体管MP1的源极和第二PMOS晶体管MP2的源极相连；第一PMOS晶体管MP1的栅极作为所述误差放大器的第一输入端，其漏极与第三节点C相连；第二PMOS晶体管MP2的栅极作为所述误差放大器的第二输入端，其漏极与所述第四节点D相连；所述第二节点B作为所述误差放大器的输出端；所述第四PMOS晶体管MP4作为所述误差放大器的输出管；

所述第一级联电流镜结构连接于第一节点A和第三节点C之间，以使流经所述第三PMOS晶体管MP3的电流与流经所述第一PMOS晶体管MP1的电流互为镜像关系；

所述第二级联电流镜结构连接于第二节点B和第四节点D之间，以使流经所述第四PMOS晶体管MP4的电流与流经所述第二PMOS晶体管MP2的电流互为镜像关系。

6.根据权利要求5所述的低压差电压调节器，其特征在于，

所述第一级联电流镜结构为N层级联电流镜，其包括第一电阻串和2N个NMOS晶体管，所述第一电阻串1122包括依次串联于所述第三节点C和第五节点E之间的多个电阻；其中，N个NMOS晶体管依次串联于所述第一节点A和接地端之间，以形成所述第一级联电流镜结构的第一电流通道；另外N个NMOS晶体管依次串联于所述第五节点E和接地端之间，以形成所述第一级联电流镜结构的第二电流通道；同层的两个NMOS晶体管的栅极互连，以形成一层电流镜，且同层的两个NMOS晶体管的栅极作为所述第一级联电流镜结构的级联控制端，所述第一级联电流镜结构的N个级联控制端与所述第一电阻串中的N个连接节点一一对应连接，其中，所述第一电阻串中相邻的两个连接节点之间串联有所述电阻；

所述第二级联电流镜结构为N层级联电流镜，其包括第二电阻串1142和2N个NMOS晶体管，所述第二电阻串1142包括依次串联于所述第四节点D和第六节点F之间的多个电阻；其中，N个NMOS晶体管依次串联于所述第二节点B和接地端之间，以形成所述第二级联电流镜结构的第一电流通道；另外N个NMOS晶体管依次串联于所述第六节点F和接地端之间，以形成所述第二级联电流镜结构的第二电流通道；同层的两个NMOS晶体管的栅极互连，以形成一层电流镜，且同层的两个NMOS晶体管的栅极作为所述第二级联电流镜结构的的级联控制端，所述第二级联电流镜结构的N个级联控制端与所述第二电阻串中的N个连接节点一一对应连接，其中，所述第二电阻串中相邻的两个连接节点之间串联有所述电阻，

其中，自接地端至第一节点A方向，所述第一级联电流镜结构的电流镜层级依次增加；自接地端至第二节点B方向，所述第二级联电流镜结构的电流镜层级依次增加；N>＝3，且N为整数。

7.根据权利要求6所述的低压差电压调节器，其特征在于，其还包括补偿电容Cc，

所述补偿电容Cc的一端与所述低压差电压调节器的输出端相连，其另一端与所述第二级联电流镜结构的第二电流通路中相邻的两层电流镜的连接节点相连。

8.根据权利要求7所述的低压差电压调节器，其特征在于，

所述补偿电容Cc的另一端与所述第二级联电流镜结构的第二电流通路中第一层电流镜和第二层电流镜的连接节点相连。

9.根据权利要求1所述的低压差电压调节器，其特征在于，

所述输出功率管为PMOS晶体管，所述输出功率管的第一连接端、第二连接端和控制端分别为所述PMOS晶体管的源极、漏极和栅极；

所述分压电路包括串联在所述低压差电压调节器的输出端Vo和接地端GND之间的第一分压电阻Rf1和第二分压电阻Rf2，第一分压电阻Rf1和第二分压电阻Rf2之间的连接节点提供所述反馈电压Vf。

10.根据权利要求1所述的低压差电压调节器，其特征在于，

其还包括输出电容Co，所述输出电容Co串联于所述低压差电压调节器的输出端Vo和接地端GND之间。

11.根据权利要求1所述的低压差电压调节器，其特征在于，其还包括反馈电容Cf，

所述反馈电容与所述第一分压电阻Rf1并联。

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