CN113721688B - 一种能快速稳定的高psrr、高瞬态响应低压差线性稳压器 - Google Patents

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    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices

Abstract

本发明公开了一种能快速稳定的高PSRR、高瞬态响应低压差线性稳压器，解决了PMOS晶体管作为输出功率管电源抑制比较低的问题，能够使得LDO快速稳定，提高LDO的瞬态响应性能，并且能够提高LDO的PSRR，包括误差放大器、PSRR提高电路、零极点追踪频率补偿电路、P型晶体管MP‑BIAS和P型输出功率管MP‑PASS，误差放大器的负输入端连接电压差线性稳压器的输出端，误差放大器的正输入端接入参考电压Vref，误差放大器的输出端分别与PSRR提高电路和零极点追踪频率补偿电路相连接，PSRR提高电路与P型输出功率管MP‑PASS的栅极及低压差线性稳压器的输出端相连，P型晶体管MP‑BIAS的栅极与P型输出功率管MP‑PASS的栅极相连。

Description

一种能快速稳定的高PSRR、高瞬态响应低压差线性稳压器
技术领域
本发明涉及集成电路技术领域，具体的说，是一种能快速稳定的高PSRR、高瞬态响应低压差线性稳压器(LDO)。
背景技术
目前，低压差线性稳压器(low dropout regulator，简称LDO)广泛应用于便携式设备、低功耗系统的电源调节等领域，在许多片上系统(SoC)中，一个或多个稳压电压用于为SoC内的各种子系统供电。现目前已经开发出各种类型的电压调节器来向SoC内的不同子系统提供稳压电压。在低功率应用中，稳压器通常用于产生比输入电压更低的稳压输出电压，这种稳压器的一种常见类型是低压差线性稳压器(LDO)。通常，LDO是一个带有误差放大器的闭环，用于驱动传输设备以调节输出电压。LDO一般可以分为两种类型，即n型输出LDO和p型输出LDO。虽然传统的n型输出LDO可以提供良好的PSRR和更快的瞬态响应，但是往往需要额外的高电压电源vdd，一般都会增加额外的电荷泵，p型输出的LDO不需要额外的高电压电源vdd，但p型输出的LDO电源抑制比较低。
LDO的稳定性与闭环极点和零点有关，其稳定性受到相位裕度的影响，高增益和宽带宽会削弱环路的稳定性，而快速负载瞬态响应则要求宽的带宽，因此环路稳定性与负载瞬态响应是矛盾的关系。为了提高瞬态响应性能，可以采用自适应偏置的方法，即利用依赖于负载电流的偏置电流进行缩放来控制误差放大器输出端的极点，以提高系统带宽。然而，在轻负载电流下，LDO输出极点和误差放大器输出极点都处于非常低的频率并且非常接近，这会导致低相位裕度并降低LDO的稳定性。误差放大器输出端的极点频率也会随着负载电流的增加而增加，从而导致实现LDO稳定性方面面临更多挑战。
发明内容
本发明的目的在于提供一种能快速稳定的高PSRR、高瞬态响应低压差线性稳压器，解决了PMOS晶体管作为输出功率管电源抑制比较低的问题，能够使得LDO快速稳定，提高LDO的瞬态响应性能，并且能够提高LDO的PSRR。
本发明通过下述技术方案实现：一种能快速稳定的高PSRR、高瞬态响应低压差线性稳压器(LDO)，包括误差放大器、PSRR提高电路、零极点追踪频率补偿电路、提供动态偏置电流的P型晶体管MP-BIAS和P型输出功率管MP-PASS，所述误差放大器的负输入端连接电压差线性稳压器的输出端，误差放大器的正输入端接入参考电压Vref，误差放大器的输出端分别与PSRR提高电路和零极点追踪频率补偿电路相连接，误差放大器用于形成完整的反馈回路，对参考电压Vref和低压差线性稳压器(LDO)的输出进行钳位；零极点追踪频率补偿电路用于产生零点来动态追踪输出极点，消除输出极点对稳定性的影响，进行频率补偿，提高系统的稳定性；PSRR提高电路与P型输出功率管MP-PASS的栅极及低压差线性稳压器的输出端相连，用于提高低压差线性稳压器(LDO)的电源抑制比，并且当负载快速变化时，提供快速通路，提高系统的瞬态响应性能；所述P型晶体管MP-BIAS的栅极与P型输出功率管MP-PASS的栅极相连，负载变化时，用于追踪随输出负载变化的动态电流，向零极点追踪频率补偿电路(振荡器)提供控制信号，使振荡器产生不同频率的输出信号，改变零极点追踪频率补偿电路(开关电容)的等效阻抗，从而改变零点的位置。
进一步的为更好地实现本发明，特别采用下述设置方式：所述误差放大器电路包括第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3、第四PMOS晶体管MP4、第一NMOS晶体管MN1、第二NMOS晶体管MN2、第三NMOS晶体管MN3、第四NMOS晶体管MN4以及尾电流源I1；所述第一PMOS晶体管MP1的源极和第二PMOS晶体管MP2的源极相连且接入电源电压vdd，所述第一PMOS晶体管MP1的栅极与第二PMOS晶体管MP2的栅极、第三PMOS晶体管MP3的漏极以及第一NMOS晶体管MN1的漏极相互连接；所述第一PMOS晶体管MP1的漏极与第三PMOS晶体管MP3的源极相连；所述第二PMOS晶体管MP2的漏极与第四PMOS晶体管MP4的源极相连，所述第三PMOS晶体管MP3的栅极与第四PMOS晶体管MP4的栅极相连接且接入偏置电压Vb1；所述第四PMOS晶体管MP4的漏极分别与第二NMOS晶体管MN2的漏极、零极点追踪频率补偿电路(所述第三电容的C3上极板)以及PSRR提高电路(第八PMOS晶体管MP8的栅极)相互连接；所述第一NMOS晶体管MN1的栅极与第二NMOS晶体管MN2的栅极相互连接且接入偏置电压Vb2，所述第一NMOS晶体管MN1的源极与第三NMOS晶体管MN3的漏极相连；所述第二NMOS晶体管MN2的源极与第四NMOS晶体管MN4的漏极相连；所述第三NMOS晶体管MN3的栅极形成误差放大器的正输入端(所述第三NMOS晶体管MN3的栅极与所述参考电压Vref相连)，所述第三NMOS晶体管MN3的源极与第四NMOS晶体管MN4的源极以及尾电流源I1相互连接；所述第四NMOS晶体管MN4的栅极形成误差放大器的负输入端(即所述第四NMOS晶体管MN4的栅极与所述P型输出功率管MP-PASS的漏极、以及所述第八PMOS晶体管的源极相互连接)。
进一步的为更好地实现本发明，特别采用下述设置方式：所述PSRR提高电路包括第七PMOS晶体管MP7、第八PMOS晶体管MP8以及尾电流源I2；所述第七PMOS晶体管MP7的源极和所述P型输出功率管MP-PASS的源极皆接入电源电压vdd，第七PMOS晶体管MP7的栅极与P型输出功率管MP-PASS的栅极、第七PMOS晶体管MP7的漏极、P型晶体管MP-BIAS的栅极、第八PMOS晶体管MP8的漏极以及尾电流源I2相互连接。
进一步的为更好地实现本发明，特别采用下述设置方式：在所述P型输出功率管MP-PASS的漏极上还连接有负载电流源IL和负载电容CL；即所述P型输出功率管MP-PASS的漏极与所述负载电流源IL、所述负载电容CL上极板以及低压线性稳压器(LDO)的输出Vout相互连接；所述负载电容CL的下极板与地相连。
进一步的为更好地实现本发明，特别采用下述设置方式：所述零极点追踪频率补偿电路包括相互连接的开关电容及振荡器，且振荡器与P型晶体管MP-BIAS的漏极相连接。
进一步的为更好地实现本发明，特别采用下述设置方式：所述振荡器包括第一比较器comp、第一电容C1、第七NMOS晶体管MN7、第一反相器INV1、第二反相器INV2、第三反相器INV3以及第一D触发器d_f；所述第一比较器comp的负输入端接入参考电压Vref1，第一比较器comp的正输入端连接P型晶体管MP-BIAS的漏极及第七NMOS晶体管MN7的漏极，第一比较器comp的输出端与第二反相器INV2的输入端以及第一D触发器d_f的CLK端相互连接；所述第七NMOS晶体管MN7的源极与地相连，第七NMOS晶体管MN7的栅极与第一反相器INV1的输出端相连，第一反相器INV1的输入端连接第二
—反相器INV2的输出端；所述第一D触发器d_f的D端与第一D触发器d_f的Q端相连，第一D触发器d_f的Q端与第三反相器INV3的输入端及开关电容(所述第五PMOS晶体管MP5的栅极以及所述第六NMOS晶体管MN6的栅极)相互连接；所述第三反相器INV3的输出端亦与开关电容相连接(所述第五NMOS晶体管MN5的栅极以及第六PMOS晶体管MP6的栅极相互连接)，所述第一电容C1连接在第七NMOS晶体管MN7的源极和漏极之间。
进一步的为更好地实现本发明，特别采用下述设置方式：所述开关电容包括第二电容C2、第三电容C3、第五PMOS晶体管MP5、第六PMOS晶体管MP6、第五NMOS晶体管MN5及第六NMOS晶体管MN6；所述第五PMOS晶体管MP5的漏极、第六PMOS晶体管MP6的源极、第五NMOS晶体管MN5的源极及第六NMOS晶体管MN6的漏极共接其连接第二电容C2的一端(所述第二电容C2的上极板)，所述第二电容C2的另一端(所述第二电容C2的下极板)与第六PMOS晶体管MP6的漏极及第六NMOS晶体管MN6的源极相连接且接地；第五PMOS晶体管MP5的栅极和第六NMOS晶体管MN6的栅极皆接入振荡器的相同节点(第三反相器INV3的输入端)，第五NMOS晶体管MN5的栅极和第六PMOS晶体管MP6的栅极皆接入振荡器的相同节点(第三反相器INV3的输出端)，第五PMOS晶体管MP5的源极和第五NMOS晶体管MN5的漏极通过第三电容C3接入误差放大器(第二NMOS晶体管MN2的漏极)和PSRR提高电路(第八PMOS晶体管MP8的栅极)。
设置时，所述第三电容C3的下极板与所述第五PMOS晶体管MP5的源极以及第五NMOS晶体管MN5的漏极相互连接；所述第六PMOS晶体管MP6的漏极与地相连；所述第六NMOS晶体管MN6的源极与地相连。
本发明与现有技术相比，具有以下优点及有益效果：
本发明能够提高p型输出LDO的电源抑制比，解决了PMOS晶体管作为输出功率管电源抑制比较低的问题，并且采用开关电容作为频率相关电阻器件产生低频零点来追踪输出极点进行频率动态补偿的方式，与此同时，引入了快速通路，进一步增加了系统的闭环稳定性和单位增益带宽(UGBW)，提高了LDO的瞬态响应性能，由于采用开关电容网络作为电阻器件进行频率补偿，也不会产生过大的功耗，并且占用更少的空间，节省了芯片的面积。
附图说明
图1为本发明的结构框图。
图2为本发明的电路原理图。
图3为本发明所述振荡器输出的非交叠信号波形图。
图4为本发明的频率响应曲线图。
具体实施方式
下面结合实施例对本发明作进一步地详细说明，但本发明的实施方式不限于此。
为使本发明实施方式的目的、技术方案和优点更加清楚，下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式是本发明一部分实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。因此，以下对在附图中提供的本发明的实施方式的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施方式。基于本发明中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的设备或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
值得注意的是：在本申请中，某些需要应用到本领域的公知技术或常规技术手段时，申请人可能存在没有在文中具体的阐述该公知技术或/和常规技术手段是一种什么样的技术手段，但不能以文中没有具体公布该技术手段，而认为本申请不符合专利法第二十六条第三款的情况。
实施例1：
本发明设计出一种能快速稳定的高PSRR、高瞬态响应低压差线性稳压器(LDO)，解决了PMOS晶体管作为输出功率管电源抑制比较低的问题，能够使得LDO快速稳定，提高LDO的瞬态响应性能，并且能够提高LDO的PSRR，如图1、图2所示，特别采用下述设置结构：包括误差放大器、PSRR提高电路、零极点追踪频率补偿电路、提供动态偏置电流的P型晶体管MP-BIAS和P型输出功率管MP-PASS，所述误差放大器的负输入端连接电压差线性稳压器的输出端，误差放大器的正输入端接入参考电压Vref，误差放大器的输出端分别与PSRR提高电路和零极点追踪频率补偿电路相连接，误差放大器用于形成完整的反馈回路，对参考电压Vref和低压差线性稳压器(LDO)的输出进行钳位；零极点追踪频率补偿电路用于产生零点来动态追踪输出极点，消除输出极点对稳定性的影响，进行频率补偿，提高系统的稳定性；PSRR提高电路与P型输出功率管MP-PASS的栅极及低压差线性稳压器的输出端相连，用于提高低压差线性稳压器(LDO)的电源抑制比，并且当负载快速变化时，提供快速通路，提高系统的瞬态响应性能；所述P型晶体管MP-BIAS的栅极与P型输出功率管MP-PASS的栅极相连，负载变化时，用于追踪随输出负载变化的动态电流，向零极点追踪频率补偿电路(振荡器)提供控制信号，使振荡器产生不同频率的输出信号，改变零极点追踪频率补偿电路(开关电容)的等效阻抗，从而改变零点的位置。
实施例2：
本实施例是在上述实施例的基础上进一步优化，与前述技术方案相同部分在此将不再赘述，如图1～图2所示，进一步的为更好地实现本发明，特别采用下述设置方式：所述误差放大器电路包括第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3、第四PMOS晶体管MP4、第一NMOS晶体管MN1、第二NMOS晶体管MN2、第三NMOS晶体管MN3、第四NMOS晶体管MN4以及尾电流源I1；所述第一PMOS晶体管MP1的源极和第二PMOS晶体管MP2的源极相连且接入电源电压vdd，所述第一PMOS晶体管MP1的栅极与第二PMOS晶体管MP2的栅极、第三PMOS晶体管MP3的漏极以及第一NMOS晶体管MN1的漏极相互连接；所述第一PMOS晶体管MP1的漏极与第三PMOS晶体管MP3的源极相连；所述第二PMOS晶体管MP2的漏极与第四PMOS晶体管MP4的源极相连，所述第三PMOS晶体管MP3的栅极与第四PMOS晶体管MP4的栅极相连接且接入偏置电压Vb1；所述第四PMOS晶体管MP4的漏极分别与第二NMOS晶体管MN2的漏极、零极点追踪频率补偿电路(所述第三电容的C3上极板)以及PSRR提高电路(第八PMOS晶体管MP8的栅极)相互连接；所述第一NMOS晶体管MN1的栅极与第二NMOS晶体管MN2的栅极相互连接且接入偏置电压Vb2，所述第一NMOS晶体管MN1的源极与第三NMOS晶体管MN3的漏极相连；所述第二NMOS晶体管MN2的源极与第四NMOS晶体管MN4的漏极相连；所述第三NMOS晶体管MN3的栅极形成误差放大器的正输入端(所述第三NMOS晶体管MN3的栅极与所述参考电压Vref相连)，所述第三NMOS晶体管MN3的源极与第四NMOS晶体管MN4的源极以及尾电流源I1相互连接；所述第四NMOS晶体管MN4的栅极形成误差放大器的负输入端(即所述第四NMOS晶体管MN4的栅极与所述P型输出功率管MP-PASS的漏极、以及所述第八PMOS晶体管MP8的源极相互连接)。
实施例3：
本实施例是在上述任一实施例的基础上进一步优化，与前述技术方案相同部分在此将不再赘述，如图1～图2所示，进一步的为更好地实现本发明，特别采用下述设置方式：所述PSRR提高电路包括第七PMOS晶体管MP7、第八PMOS晶体管MP8以及尾电流源I2；所述第七PMOS晶体管MP7的源极和所述P型输出功率管MP-PASS的源极皆接入电源电压vdd，第七PMOS晶体管MP7的栅极与P型输出功率管MP-PASS的栅极、第七PMOS晶体管MP7的漏极、P型晶体管MP-BIAS的栅极、第八PMOS晶体管MP8的漏极以及尾电流源I2相互连接。
实施例4：
本实施例是在上述任一实施例的基础上进一步优化，与前述技术方案相同部分在此将不再赘述，如图1～图2所示，进一步的为更好地实现本发明，特别采用下述设置方式：在所述P型输出功率管MP-PASS的漏极上还连接有负载电流源IL和负载电容CL；即所述P型输出功率管MP-PASS的漏极与所述负载电流源IL、所述负载电容CL上极板以及低压线性稳压器(LDO)的输出Vout相互连接；所述负载电容CL的下极板与地相连。
实施例5：
本实施例是在上述任一实施例的基础上进一步优化，与前述技术方案相同部分在此将不再赘述，如图1～图2所示，进一步的为更好地实现本发明，特别采用下述设置方式：所述零极点追踪频率补偿电路包括相互连接的开关电容及振荡器，且振荡器与P型晶体管MP-BIAS的漏极相连接。
实施例6：
本实施例是在上述任一实施例的基础上进一步优化，与前述技术方案相同部分在此将不再赘述，如图1～图2所示，进一步的为更好地实现本发明，特别采用下述设置方式：所述振荡器包括第一比较器comp、第一电容C1、第七NMOS晶体管MN7、第一反相器INV1、第二反相器INV2、第三反相器INV3以及第一D触发器d_f；所述第一比较器comp的负输入端接入参考电压Vref1，第一比较器comp的正输入端连接P型晶体管MP-BIAS的漏极及第七NMOS晶体管的漏极，第一比较器comp的输出端与第二反相器INV2的输入端以及第一D触发器d_f的CLK端相互连接；所述第七NMOS晶体管MN7的源极与地相连，第七NMOS晶体管MN7的栅极与第一反相器INV1的输出端相连，第一反相器INV1的输入端连接第二反相器INV2的输出端；所述第一D触发器d_f的D端与第一D触发器d_f的
Figure GDA0003805566560000111
端相连，第一D触发器d_f的Q端与第三反相器INV3的输入端及开关电容(所述第五PMOS晶体管MP5的栅极以及所述第六NMOS晶体管MN6的栅极)相互连接；所述第三反相器INV3的输出端亦与开关电容相连接(所述第五NMOS晶体管MN5的栅极以及第六PMOS晶体管MP6的栅极相互连接)，所述第一电容C1连接在第七NMOS晶体管MN7的源极和漏极之间。
实施例7：
本实施例是在上述任一实施例的基础上进一步优化，与前述技术方案相同部分在此将不再赘述，如图1～图2所示，进一步的为更好地实现本发明，特别采用下述设置方式：所述开关电容包括第二电容C2、第三电容C3、第五PMOS晶体管MP5、第六PMOS晶体管MP6、第五NMOS晶体管MN5及第六NMOS晶体管MN6；所述第五PMOS晶体管MP5的漏极、第六PMOS晶体管MP6的源极、第五NMOS晶体管MN5的源极及第六NMOS晶体管MN6的漏极共接其连接第二电容C2的一端(所述第二电容C2的上极板)，所述第二电容C2的另一端(所述第二电容C2的下极板)与第六PMOS晶体管MP6的漏极及第六NMOS晶体管MN6的源极相连接且接地；第五PMOS晶体管MP5的栅极和第六NMOS晶体管MN6的栅极皆接入振荡器的相同节点(第三反相器INV3的输入端)，第五NMOS晶体管MN5的栅极和第六PMOS晶体管MP6的栅极皆接入振荡器的相同节点(第三反相器INV3的输出端)，第五PMOS晶体管MP5的源极和第五NMOS晶体管MN5的漏极通过第三电容C3接入误差放大器(第二NMOS晶体管MN2的漏极)和PSRR提高电路(第八PMOS晶体管MP8的栅极)。
设置时，所述第三电容C3的下极板与所述第五PMOS晶体管MP5的源极以及第五NMOS晶体管MN5的漏极相互连接；所述第六PMOS晶体管MP6的漏极与地相连；所述第六NMOS晶体管MN6的源极与地相连。
实施例8：
如图1所示，一种能快速稳定的高PSRR、高瞬态响应低压差线性稳压器(LDO)，包括误差放大器110、PSRR提高电路120、零极点追踪频率补偿电路130、提供动态偏置电流的P型晶体管MP-BIAS以及P型输出功率管MP-PASS，其中零极点追踪补偿电路又包括振荡器和开关电容。
误差放大器110的负输入端与低压差线性稳压器(LDO)的输出相连，正输入端与参考电压Vref相连，误差放大器110的输出端A与PSRR提高电路和零极点追踪频率补偿电路130相连，误差放大器110用于形成完整的反馈回路，对参考电压Vref和LDO的输出进行钳位；
零极点追踪频率补偿电路130用于产生零点来动态追踪输出极点，消除输出极点对稳定性的影响，进行频率补偿，提高系统的稳定性；
PSRR提高电路120与P型输出功率管MP-PASS的栅极和LDO的输出端相连，用于提高LDO的电源抑制比，并且当负载快速变化时，提供快速通路，提高系统的瞬态响应性能；
P型晶体管MP-BIAS的栅极与P型输出功率管MP-PASS的栅极相连，负载变化时，用于追踪随输出负载变化的动态电流，向振荡器提供电流控制信号，使振荡器产生不同频率的输出信号，改变开关电容的等效阻抗，从而改变零点的位置。
具体地，如图2所示的LDO的电路原理图，误差放大器电路包括第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3、第四PMOS晶体管MP4、第一NMOS晶体管MN1、第二NMOS晶体管MN2、第三NMOS晶体管MN3、第四NMOS晶体管MN4以及尾电流源I1；第一PMOS晶体管MP1的源极和第二PMOS晶体管MP2的源极相连且接入电源电压vdd，第一PMOS晶体管MP1的栅极与第二PMOS晶体管MP2的栅极、第三PMOS晶体管MP3的漏极以及第一NMOS晶体管MN1的漏极相互连接；第一PMOS晶体管MP1的漏极与第三PMOS晶体管MP3的源极相连；第二PMOS晶体管MP2的漏极与第四PMOS晶体管MP4的源极相连，第三PMOS晶体管MP3的栅极与第四PMOS晶体管MP4的栅极相连接且接入偏置电压Vb1；第四PMOS晶体管MP4的漏极分别与第二NMOS晶体管MN2的漏极、开关电容中的第三电容的C3上极板以及PSRR提高电路中第八PMOS晶体管MP8的栅极相互连接；第一NMOS晶体管MN1的栅极与第二NMOS晶体管MN2的栅极相互连接且接入偏置电压Vb2，第一NMOS晶体管MN1的源极与第三NMOS晶体管MN3的漏极相连；第二NMOS晶体管MN2的源极与第四NMOS晶体管MN4的漏极相连；第三NMOS晶体管MN3的栅极形成误差放大器的正输入端(即第三NMOS晶体管MN3的栅极与参考电压Vref相连)，第三NMOS晶体管MN3的源极与第四NMOS晶体管MN4的源极相连接，且第四NMOS晶体管MN4的源极通过尾电流源I1接地；第四NMOS晶体管MN4的栅极形成误差放大器的负输入端(即第四NMOS晶体管MN4的栅极与P型输出功率管MP-PASS的漏极、以及第八PMOS晶体管MP8的源极相互连接)。
PSRR提高电路包括第七PMOS晶体管MP7、第八PMOS晶体管MP8以及尾电流源I2；第七PMOS晶体管MP7的源极、P型晶体管MP-BIAS的源极和P型输出功率管MP-PASS的源极皆接入电源电压vdd，第七PMOS晶体管MP7的栅极与P型输出功率管MP-PASS的栅极、第七PMOS晶体管MP7的漏极、P型晶体管MP-BIAS的栅极、第八PMOS晶体管MP8的漏极相连接，第八PMOS晶体管MP8的漏极通过尾电流源I2接地。
在P型输出功率管MP-PASS的漏极上还连接有负载电流源IL和负载电容CL；即P型输出功率管MP-PASS的漏极与负载电流源IL、负载电容CL上极板以及低压线性稳压器(LDO)的输出Vout相互连接；负载电容CL的下极板与地相连。
零极点追踪频率补偿电路包括相互连接的开关电容及振荡器。
其中，振荡器包括第一比较器comp、第一电容C1、第七NMOS晶体管MN7、第一反相器INV1、第二反相器INV2、第三反相器INV3以及第一D触发器d_f；第一比较器comp的负输入端接入参考电压Vref1，第一比较器comp的正输入端连接P型晶体管MP-BIAS的漏极及第七NMOS晶体管的漏极，第一比较器comp的输出端与第二反相器INV2的输入端以及第一D触发器d_f的CLK端相互连接；第七NMOS晶体管MN7的源极与地相连，第七NMOS晶体管MN7的栅极与第一反相器INV1的输出端相连，第一反相器INV1的输入端连接第二反相器INV2的输出端；第一D触发器d_f的D端与第一D触发器d_f的
Figure GDA0003805566560000141
端相连，第一D触发器d_f的Q端与第三反相器INV3的输入端、开关电容的第五PMOS晶体管MP5的栅极以及开关电容的第六NMOS晶体管MN6的栅极相互连接；第三反相器INV3的输出端亦与开关电容的第五NMOS晶体管MN5的栅极以及开关电容的第六PMOS晶体管MP6的栅极相互连接，第一电容C1连接在第七NMOS晶体管MN7的源极和漏极之间；P型晶体管MP-BIAS的源极与电源电压vdd相连，P型晶体管MP-BIAS的漏极与第一比较器comp的正输入端、第七NMOS晶体管MN7的漏极、以及第一电容C1的上极板相互连接。
开关电容包括第二电容C2、第三电容C3、第五PMOS晶体管MP5、第六PMOS晶体管MP6、第五NMOS晶体管MN5及第六NMOS晶体管MN6；第五PMOS晶体管MP5的漏极、第六PMOS晶体管MP6的源极、第五NMOS晶体管MN5的源极及第六NMOS晶体管MN6的漏极共接其连接第二电容C2的上极板，所述第二电容C2的下极板与第六PMOS晶体管MP6的漏极及第六NMOS晶体管MN6的源极相连接且接地；第五PMOS晶体管MP5的栅极和第六NMOS晶体管MN6的栅极皆接入第三反相器INV3的输入端，第五NMOS晶体管MN5的栅极和第六PMOS晶体管MP6的栅极皆接入第三反相器INV3的输出端，第五PMOS晶体管MP5的源极和第五NMOS晶体管MN5的漏极通过第三电容C3接入第二NMOS晶体管MN2的漏极和第八PMOS晶体管MP8的栅极。
设置时，第三电容C3的下极板与第五PMOS晶体管MP5的源极以及第五NMOS晶体管MN5的漏极相互连接；第六PMOS晶体管MP6的漏极与地相连；第六NMOS晶体管MN6的源极与地相连。
下面结合图2、图3和图4对本发明的工作原理作进一步的说明：
LDO的稳定性与环路极点有关，在图2的具体实施例中，极点包括误差放大器输出级极点PA，误差放大器中的镜像极点PB,P型输出功率管MP-PASS栅极处的极点PC，以及LDO的输出极点Pout。其中镜像极点PB和输出功率管MP-PASS栅极处的极点PC为高频极点，通常高于LDO环路的单位增益带宽，不会影响环路的稳定性。误差放大器的小信号分析表明，误差放大器输出端A点的3dB带宽由下式给出：
Figure GDA0003805566560000161
其中，gm,MP4为晶体管MP4的跨导，rds,MP4为晶体管MP4的沟道电阻，rds,MP2为晶体管MP2的沟道电阻，gm,MN2为晶体管MN2的跨导，rds,MN2为晶体管MN2的沟道电阻，rds,MN4为晶体管MN4的沟道电阻，CA为误差放大器输出端A点的等效电容。
由于第八PMOS晶体管MP8类似于源跟随器，该LDO的输出电阻和输出极点的3dB带宽由下式给出：
Figure GDA0003805566560000162
Figure GDA0003805566560000163
其中，gm,MP8为第八PMOS晶体管MP8的跨导，Rload为负载电阻，rds,MP-PASS为输出功率管MP-PASS的沟道电阻，CLoad位负载电容。
由方程(2)(3)可知，Pout随着LDO负载电流变化，并且在轻负载电流条件下处于非常低的频率。Pout的频率随着负载电流的增加而增加。在低静态电流LDO中，有限的偏置电流导致误差放大器高的输出阻抗。因此，与误差放大器的输出阻抗成反比的PA也处于非常低的频率，这会对环路稳定性造成严重影响。
本发明提出了零极点追踪频率补偿电路来提高系统的稳定性,增加系统带宽。通过引入Pout跟踪的零点，使得零点和Pout彼此靠近，来消除输出极点，以提升相位，确保稳定性。具体实现原理如下，由图2的振荡器可知，通过P型输出功率管MP-PASS的电流被镜像通过P型晶体管MP-BIAS，假设流过P型输出功率管MP-PASS的电流为I，流过P型晶体管MP-BIAS的电流则为I/k。然后，通过P型晶体管MP-BIAS的电流将作为振荡器中的偏置电流对第一电容C1充电，直到其电压VC1超过参考电压Vref1，在该参考电压下第一比较器comp将其输出状态瞬间改变为逻辑高电平以对第一电容C1放电；一旦第一电容C1放电，第一比较器comp就会输出逻辑低电平，输出再经过二分频电路(第一D触发器)d_f进行二分频，在经过第三反相器INV3，从而产生相反的非重叠输出时钟信号a和
Figure GDA0003805566560000171
如图3所示。该振荡器的近似输出时钟频率fC为：
Figure GDA0003805566560000172
其中C1为第一电容的电容值，k为晶体管MP-PASS与晶体管MP-BIAS的尺寸比，I为流过晶体管MP-PASS的电流大小，Vref1为参考电压。
方程(4)表明输出频率与流过P型输出功率管MP-PASS的电流I是成比例的。
由图2开关电容可知，振荡器产生的非重叠时钟信号a和
Figure GDA0003805566560000173
驱动作为开关操作的一对传输门tg1和tg2，tg1和tg2以时钟频率fC交替打开，对第二电容C2进行充电和放电，从而改变开关电容的等效阻抗。该开关电容的等效阻抗Req可以表示为：
Figure GDA0003805566560000174
从方程(5)中可以看出，该开关电容电路的等效电阻与第二电容C2和时钟频率fC成反比；当时钟频率增加时，等效阻抗减小，当第二电容C2增大时，等效阻抗减小。
为了改变开关电容的等效阻抗，当负载电流ILOAD改变时，会导致振荡器改变输出时钟信号a和
Figure GDA0003805566560000175
的频率。当ILOAD增加时，电流控制的振荡器导致输出时钟信号a和
Figure GDA0003805566560000181
的频率增加，从而降低了开关电容网络的等效阻抗；当ILOAD减小时，电流控制的振荡器导致输出时钟信号a和
Figure GDA0003805566560000182
的频率降低，从而增加了开关电容网络的等效阻抗。
开关电容极点跟踪产生的零点ZC由下式给出：
Figure GDA0003805566560000183
由方程(6)可得，ZC跟踪与ILOAD成正比的Pout，并且使得相位在整个负载电流范围都得到了提升，增加了系统的稳定性，同时引入的零点也增加了环路的单位增益带宽(UGBW)，提高了瞬态响应性能。从图4频率响应曲线图可以看出，有零极点追踪频率补偿电路的LDO单位增益带宽(UGBW)可以显著提高，零极点消除使得稳定性条件被放松，表明还可以将误差放大器输出端的极点PA选择的更高，进一步提高LDO的瞬态响应性能，提高PSRR的带宽。
在另一方面，与Req直接相连的净寄生电容C0也会产生额外的极点，形成的极点由下式给出：
Figure GDA0003805566560000184
其中，fC为振荡器输出的时钟频率，C0为净寄生电容。
但是由于净寄生电容C0很小，由方程(7)可知，PC0会超出环路的单位增益带宽，不会对环路稳定性造成影响。
下面对PSRR提升电路的工作原理作进一步分析，PSRR是衡量LDO抑制来自不同频率的输入电源纹波的能力，采用PMOS晶体管作为输出功率管的LDO除了输入电压Vin不需要任何其他电压供应，但是由于PMOS晶体管的栅极直接与输入电源电压相连，所以其电源抑制比较低。
为了使得LDO在全频率范围内都有较高的电源抑制比，并且除了输入电压Vin不需要任何其他电压供应；根据本发明的一方面，在PMOS输出LDO内配备了快速环路和慢速环路，误差放大器采用共源共栅的Cascode结构以提高电源抑制比，慢速环路包括误差放大器、第八PMOS晶体管MP8以及零极点追踪频率补偿电路，快速通路包括第七PMOS晶体管MP7、P型输出功率管MP-PASS以及第八PMOS晶体管MP8。第七PMOS晶体管MP7采用二极管连接，电源Vin中的噪声通过第七PMOS晶体管MP7传输到P型输出功率管MP-PASS的栅极，可以有效地消除电源Vin中的噪声，提高LDO的电源抑制比。
LDO输出端的瞬时电流有时候会非常大，输出可能会上冲和下冲过多，快速回路可以减少上冲和下冲的幅度，进一步提高瞬态响应性能。当负载电压Vout发生突变时，被第八PMOS晶体管MP8的源极所检测，通过快速环路使P型输出功率管MP-PASS的栅极电压快速响应。负载电流显著增加时，电流源I2可以瞬间吸收更多电流，直到慢速环路能够跟得上。
综上所述，本发明提供的快速稳定的高PSRR、高瞬态响应低压差线性稳压器通过引入开关电容电阻器件，镜像随负载变化的P型输出功率MOS管作为振荡器的偏置电流，来改变振荡器的信号频率，从而控制开关电容的等效阻抗，进而产生追踪输出极点变化的零点，提高了环路的带宽和系统的稳定性，增加了慢速回路的响应速度，也节省了芯片的面积；由于零点和输出级负载电流相互追踪，因此负载电流可变参数的稳定性条件被大大放松了；此外，零极点消除意味着可以将误差放大器输出端的极点PA选择为更高，并且系统单位增益带宽(UGBW)可以更高，这将使得LDO瞬态响应更快，PSRR带宽更高。除此之外，还提出了PSRR提升电路，通过引入二极管连接的PMOS晶体管显著提高了LDO的PSRR，引入的快速环路可以进一步提高系统的带宽，这也有助于改善PSRR和瞬态响应性能，减少负载变化时导致的电压上冲和下冲幅度。
以上所述，仅是本发明的较佳实施例，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本发明的保护范围之内。

Claims (2)

1.一种能快速稳定的高PSRR、高瞬态响应低压差线性稳压器，其特征在于：包括误差放大器、PSRR提高电路、零极点追踪频率补偿电路、P型晶体管MP-BIAS和P型输出功率管MP-PASS，误差放大器用于形成完整的反馈回路，零极点追踪频率补偿电路用于产生零点来动态追踪输出极点，PSRR提高电路用于提高低压差线性稳压器的电源抑制比和提供快速通路；所述P型晶体管MP-BIAS的栅极与P型输出功率管MP-PASS的栅极相连，用于追踪随输出负载变化的动态电流，向零极点追踪频率补偿电路提供控制信号；
误差放大器电路包括第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3、第四PMOS晶体管MP4、第一NMOS晶体管MN1、第二NMOS晶体管MN2、第三NMOS晶体管MN3、第四NMOS晶体管MN4以及尾电流源I1；所述PSRR提高电路包括第七PMOS晶体管MP7、第八PMOS晶体管MP8以及尾电流源I2；所述零极点追踪频率补偿电路包括第一比较器comp、第一电容C1、第七NMOS晶体管MN7、第一反相器INV1、第二反相器INV2、第三反相器INV3、第一D触发器d_f、第二电容C2、第三电容C3、第五PMOS晶体管MP5、第六PMOS晶体管MP6、第五NMOS晶体管MN5及第六NMOS晶体管MN6；
所述第一PMOS晶体管MP1的源极和第二PMOS晶体管MP2的源极相连且接入电源电压vdd，所述第一PMOS晶体管MP1的栅极与第二PMOS晶体管MP2的栅极、第三PMOS晶体管MP3的漏极以及第一NMOS晶体管MN1的漏极相互连接；所述第一PMOS晶体管MP1的漏极与第三PMOS晶体管MP3的源极相连；所述第二PMOS晶体管MP2的漏极与第四PMOS晶体管MP4的源极相连，所述第三PMOS晶体管MP3的栅极与第四PMOS晶体管MP4的栅极相连接且接入偏置电压Vb1；所述第四PMOS晶体管MP4的漏极分别与第二NMOS晶体管MN2的漏极、第三电容C3的上极板以及第八PMOS晶体管MP8的栅极相互连接；所述第一NMOS晶体管MN1的栅极与第二NMOS晶体管MN2的栅极相互连接且接入偏置电压Vb2，所述第一NMOS晶体管MN1的源极与第三NMOS晶体管MN3的漏极相连；所述第二NMOS晶体管MN2的源极与第四NMOS晶体管MN4的漏极相连；所述第三NMOS晶体管MN3的栅极接入参考电压Vref，所述第三NMOS晶体管MN3的源极与第四NMOS晶体管MN4的源极相连接，且第四NMOS晶体管MN4的源极通过尾电流源I1接地；所述第四NMOS晶体管MN4的栅极与P型输出功率管MP-PASS的漏极、以及第八PMOS晶体管MP8的源极相互连接；
所述第七PMOS晶体管MP7的源极、P型晶体管MP-BIAS的源极和所述P型输出功率管MP-PASS的源极皆接入电源电压vdd，第七PMOS晶体管MP7的栅极与P型输出功率管MP-PASS的栅极、第七PMOS晶体管MP7的漏极、P型晶体管MP-BIAS的栅极、第八PMOS晶体管MP8的漏极相连接，第八PMOS晶体管MP8的漏极通过尾电流源I2接地；
所述第一比较器comp的负输入端接入参考电压Vref1，第一比较器comp的正输入端连接P型晶体管MP-BIAS的漏极及第七NMOS晶体管MN7的漏极，第一比较器comp的输出端与第二反相器INV2的输入端以及第一D触发器d_f的CLK端相互连接；所述第七NMOS晶体管MN7的源极与地相连，第七NMOS晶体管MN7的栅极与第一反相器INV1的输出端相连，第一反相器INV1的输入端连接第二反相器INV2的输出端；所述第一D触发器d_f的D端与第一D—
触发器d_f的Q端相连，第一D触发器d_f的Q端与第三反相器INV3的输入端、第五PMOS晶体管MP5的栅极以及第六NMOS晶体管MN6的栅极相互连接；所述第三反相器INV3的输出端亦与第五NMOS晶体管MN5的栅极以及第六PMOS晶体管MP6的栅极相互连接，所述第一电容C1连接在第七NMOS晶体管MN7的源极和漏极之间；
所述第五PMOS晶体管MP5的漏极、第六PMOS晶体管MP6的源极、第五NMOS晶体管MN5的源极及第六NMOS晶体管MN6的漏极共接且连接第二电容C2的一端，所述第二电容C2的另一端与第六PMOS晶体管MP6的漏极及第六NMOS晶体管MN6的源极相连接且接地；第五PMOS晶体管MP5的栅极和第六NMOS晶体管MN6的栅极皆接入第三反相器INV3的输入端，第五NMOS晶体管MN5的栅极和第六PMOS晶体管MP6的栅极皆接入第三反相器INV3的输出端，第五PMOS晶体管MP5的源极和第五NMOS晶体管MN5的漏极通过第三电容C3接入第二NMOS晶体管MN2的漏极和第八PMOS晶体管MP8的栅极。
2.根据权利要求1所述的一种能快速稳定的高PSRR、高瞬态响应低压差线性稳压器，其特征在于：所述P型输出功率管MP-PASS的漏极还通过负载电流源IL和负载电容CL接地。
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