CN110320956B - 一种芯片内无片外电容的ldo调节电路 - Google Patents

一种芯片内无片外电容的ldo调节电路 Download PDF

Info

Publication number
CN110320956B
CN110320956B CN201910713571.2A CN201910713571A CN110320956B CN 110320956 B CN110320956 B CN 110320956B CN 201910713571 A CN201910713571 A CN 201910713571A CN 110320956 B CN110320956 B CN 110320956B
Authority
CN
China
Prior art keywords
pmos
tube
circuit
nmos
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910713571.2A
Other languages
English (en)
Other versions
CN110320956A (zh
Inventor
张弛
陈绪坤
余佳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Betterlife Electronic Science And Technology Co ltd
Original Assignee
Shenzhen Betterlife Electronic Science And Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Betterlife Electronic Science And Technology Co ltd filed Critical Shenzhen Betterlife Electronic Science And Technology Co ltd
Priority to CN201910713571.2A priority Critical patent/CN110320956B/zh
Publication of CN110320956A publication Critical patent/CN110320956A/zh
Application granted granted Critical
Publication of CN110320956B publication Critical patent/CN110320956B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Amplifiers (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)

Abstract

本发明公开了芯片内无片外电容的LDO调节电路，包括依次连接的第一电路、第二电路以及第三电路；其中，第一电路为基准电压产生电路；第二电路为LDO电压电路；第三电路为自适应电压跟随放大电路。正是这三个电路的有效组合，在芯片内部采用极小的片内负载电容，在大电流输出变化的情况下依然实现稳定的电压输出。本发明将主极点设置在LDO电路的输出节点，可使其环路的稳定性较容易补偿，在具体电路设计中可根据芯片面积可接受程度和纹波大小要求调整片内负载电容的大小。相对片外电容的LDO电路，用片内负载电容代替片外电容，可消除芯片引脚PAD的寄生电阻电容电感对电路稳定性的影响，既提高了芯片的集成度，也降低了成本。

Description

一种芯片内无片外电容的LDO调节电路
技术领域
本发明涉及LDO电路技术领域，尤其涉及一种芯片内无片外电容的LDO调节电路。
背景技术
在现代的电子产品中，芯片已成为不可缺少的核心元件，特别是随着集成电路制造工艺越来越先进，和人类追求在尽可能有限的芯片面积集成更复杂功能的愿望，催生了一种称为片上系统(System On Chip，SOC)的小型系统芯片，该类型SOC芯片通常包括微处理器MCU、模拟IP核、数字IP核、嵌入的存储器模块、外部进行通讯的接口模块、电源提供的功耗管理模块。在实际芯片设计中，SOC芯片内部常常根据面积、速度、功耗三者关系的需求会采用不同耐压的器件(如1V/1.5V/1.8V/3.3V/5V等)去实现，那就需要对应电源电压对其进行供电。
便携类电子产品大多以锂电池作为其外围电源供电，锂电池电压范围在2.6V～3.6V，显然不能给低电压模块直接供电，那就可能需要在SOC芯片内部设计不同的电源电压给相关模块供电，而低压差线性稳压器(Low Dropout Regulator，LDO)因其结构简单、速度快、所需元件少、易于集成的特点，可以在SOC芯片内部集成多个LDO电路。图1为一个简单的SOC内部模块的关系图，一个LDO需要给内部的MCU、数字IP核和嵌入的存储器模块；一个LDO给通讯的接口模块单独供电(为满足主机SOC芯片和从机SOC芯片通讯接口电压的一致性)。
对于上述的集成度高且复杂的SOC芯片，一个好的LDO电路性能除了要求具有稳压功能之外，还需应对当芯片内部模块工作时瞬间产生的短暂电流尖峰，即LDO输出能快速稳定在可接受的电压纹波范围之内瞬态响应能力，为满足后面的一个要求，传统的LDO一般在其输出挂微法级别的电容来应对负载的动态响应，在电子领域称之为片外电容的LDO电路(如图2所示)，包含有基准电压模块、误差放大器、缓冲器、功率调整管、电阻比例和补偿电容，还包括有外面的片外电容C，以及PAD引脚和系统外围走线产生的寄生电阻、电容和电感，以及电容寄生电阻。
对于需要应用多个LDO的SOC系统来讲，若采用多一个片外电容的LDO电路就需多一个外挂电容，会导致芯片的集成度下降(PAD引脚增多)和外围成本增加。为改善片外电容LDO的缺点，在芯片应用中出现了无片外电容的LDO电路，该电路的特点是LDO的输出电容只需20pF～200pF范围即可满足不同LDO负载的需求，完全可集成在芯片内部；但是电容减小了，LDO的瞬态响应也会变差，会造成LDO输出出现欠冲或过冲的现象。因此，无片外电容的LDO电路一般都会增加一个改善LDO动态响应的额外电路。
有无片外电容的LDO的差别在于LDO输出电容大小的数量级不同之外，还有一点就是环路的稳定性补偿特点：有片外电容的LDO的主极点由外面的大电容决定，LDO内部的节点为非主极点；而无片外电容的LDO的主极点在LDO的第一级输出，而其他的节点为非主极点。片外电容的LDO的主要缺点是外挂的电容增加的外围成本的压力，且外围器件越多，不利于SOC系统的高集成度的需求；现有的无片外电容的LDO电路结构复杂，在待机功耗和动态响应之间的均衡存在优化的地方，且其内部主极点补偿方式有一定的应用局限性，环路带宽基本不变，不利于提高LDO的响应速度。
图3为目前较流行的无片外电容的LDO电路，包含有基准电压源、两级误差放大器、输出功率调整管、补偿网络和摆率增强电路。该电路结构的缺点是输出无负载电流或很小的时候，输出点的非主极点和内部的主极点非常接近，不容易满足环路稳定性的相位裕度要求，因此，无片外电容的LDO一般都要求有一定的负载电流，这样导致LDO的总的静态功耗不会太低(数值大约在100uA～200uA之间)；其次，该电路结构属于三级放大电路，通过内部网络补偿的电路，片内负载电容有一个最大值，若实际片内负载电容评估偏差太大，会导致LDO环路稳定性问题。
目前，现有技术的主要缺点包括：(1)电路结构复杂，环路稳定性不好补偿；(2)现有的无片外电容的LDO，其为减小其输出欠冲电压和LDO静态功耗之间的平衡，前两级的电路部分的电流比较小，而动态检测电路的输出都直接控制功率调整管的栅极来补偿，在负载切变的时候容易导致栅极电压失控，产生过冲现象。(3)由于LDO其环路的主极点在LDO内部，导致环路响应的带宽基本不变，很难提高LDO的负载动态响应。在特定数字模块应用时，该类无片外电容的LDO的应用受限。若要提高环路带宽，难免要加大LDO的电流，导致功耗增加。
发明内容
本发明要解决的技术问题在于，针对现有技术的上述缺陷，提供一种芯片内无片外电容的LDO调节电路。
本发明提供的无片外电容的LDO调节电路充分的考虑静态功耗需求、动态响应和片内负载电容面积三者的权衡，在有限的电容负载情况下，实现接近有片外电容LDO的性能LDO调节电路。在复杂的多电源域的SOC芯片中，应用本发明可提高SOC芯片的集成度，减少外围电容的成本，且具有LDO电路功耗可控的优点。
本发明解决其技术问题所采用的技术方案是：提供一种芯片内无片外电容的LDO调节电路，包括依次连接的第一电路、第二电路以及第三电路；所述第一电路为基准电压产生电路，用于产生基准电压Vref1；所述第二电路为无外驱动电流的LDO电压电路，用于根据所述第一电路的基准电压Vref1产生所需的输出调节电压Vref2；
优选地，所述第三电路为具有负载动态检测的自适应电压跟随放大电路，所述第三电路包括误差放大器电路、第一比例电流镜电路、第二比例电流镜电路、欠冲检测单元、电流偏置电路以及片内负载电容C0；所述电流偏置电路连接有LDO输出端电压Vout；
所述误差放大器电路包括差分对，所述差分对的一输入端与第二电路的输出调节电压Vref2相连，所述差分对的另一输入端与所述LDO输出端电压Vout相连，构成单位增益的电压跟随器结构。
优选地，所述第二电路包括误差放大器EA、PMOS管M0、比例电阻R1以及比例电阻R2；
所述误差放大器EA的反相输入端与所述第一电路连接接入基准电压Vref1、同相输入端连接于所述比例电阻R1及比例电阻R2之间、输出端与所述PMOS管M0的栅极相连；
所述PMOS管M0的漏极连接于电路供电电压Vddh，所述PMOS管M0的源极与比例电阻R1一端相连，所述比例电阻R1另一端与所述比例电阻R2一端连接，所述第二比例电阻R2另一端连接至地；
所述第一电路的基准电压Vref1与所述第二电路的输出调节电压Vref2之间的关系为：
Figure GDA0002695320070000051
优选地，所述误差放大器电路还包括电流镜负载的PMOS管M3和PMOS管M4、电流镜偏置的NMOS管M8和NMOS管M9；所述NMOS管M8的栅极和所述NMOS管M9的栅极相连；所述差分对包括NMOS管M1和NMOS管M2；
所述第一比例电流镜电路包括PMOS管M5和PMOS管M7；
所述第二比例电流镜电路包括所述PMOS管M5和PMOS管M6，所述PMOS管M5的栅极与所述PMOS管M6的栅极及所述PMOS管M7的栅极均连接；所述NMOS管M2的漏极与所述PMOS管M4的源极及所述PMOS管M5的源极相连、且连接于所述PMOS管M5的栅极及所述PMOS管M6的栅极；
所述电流偏置电路包括PMOS管M10、PMOS管M11、PMOS管M12、PMOS管M13、NMOS管M14、NMOS管M15以及NMOS管M16；所述PMOS管M10的栅极与所述PMOS管M11的栅极及所述PMOS管M12的栅极均连接，所述PMOS管M10的源极与所述NMOS管M15的漏极相连、且连接于所述PMOS管M10的栅极及所述PMOS管M11的栅极之间；所述PMOS管M12的源极与所述PMOS管M13的漏极相连；所述NMOS管M14的栅极与所述NMOS管M15的栅极及所述NMOS管M16的栅极均连接。
优选地，所述NMOS管M1的栅极连接于所述PMOS管M0的源极及所述比例电阻R1一端之间，所述NMOS管M1的漏极与所述PMOS管M3的源极连接、以及与所述PMOS管M3的栅极和所述PMOS管M4的栅极均连接，所述NMOS管M8的漏极与所述NMOS管M1的源极及所述NMOS管M2的源极连接；
所述PMOS管M3的漏极、所述PMOS管M4的漏极、PMOS管M5的漏极、PMOS管M6的漏极、PMOS管M7的漏极、PMOS管M10的漏极、PMOS管M11的漏极、PMOS管M12的漏极均与电路供电电压Vddh连接；
所述比例电阻R2另一端与所述NMOS管M8的源极、NMOS管M9的源极、NMOS管M14的源极、NMOS管M15的源极以及NMOS管M16的源极连接至地；
所述LDO输出端电压Vout与所述PMOS管M7的源极及所述NMOS管M16的漏极均连接；所述LDO输出端电压Vout等于第二电路的输出调节电压Vref2；
所述片内负载电容C0一极板接地、另一极板连接于NMOS管M2的栅极及电路输出电压Vout之间；所述PMOS管M6的源极与所述NMOS管M9的漏极连接、且连接于所述NMOS管M8的栅极和所述NMOS管M9的栅极之间、还与所述PMOS管M11的源极及所述PMOS管M13的源极相连；所述PMOS管M7的源极与所述NMOS管M16的漏极相连、且与所述NMOS管M2的栅极相连、还与所述LDO输出端电压(Vout)相连。
优选地，所述误差放大器电路还包括电流镜负载的PMOS管M3和PMOS管M4、电流镜偏置的NMOS管M8和NMOS管M9；所述NMOS管M8的栅极和所述NMOS管M9的栅极相连；所述差分对包括NMOS管M1和NMOS管M2；
所述第一比例电流镜电路包括PMOS管M5和PMOS管M7；
所述第二比例电流镜电路包括所述PMOS管M5和PMOS管M6；
所述电流偏置电路包括PMOS管M10、PMOS管M11、PMOS管M12、PMOS管M13、NMOS管M14、NMOS管M15以及比例电阻R3和比例电阻R4；所述NMOS管M2的漏极与所述PMOS管M4的源极及所述PMOS管M5的源极相连、且连接于所述PMOS管M5的栅极及所述PMOS管M6的栅极；所述NMOS管M14的栅极与所述NMOS管M15的栅极连接；所述PMOS管M10的栅极与所述PMOS管M11的栅极及所述PMOS管M12的栅极均连接。
所述比例电阻R3一端与PMOS管M7的源极连接，所述比例电阻R3另一端与所述比例电阻R4一端连接，所述比例电阻R4另一端与所述NMOS管M9的源极及所述NMOS管M15的源极均连接至地；
所述NMOS管M2的栅极连接于所述比例电阻R3和比例电阻R4之间；
所述片内负载电容C0一极板接地、另一极板连接于所述LDO输出端电压Vout及所述第一电容C1之间；
所述NMOS管M1的栅极连接于所述PMOS管M0的源极及所述比例电阻R1一端之间，所述NMOS管M1的漏极与所述PMOS管M3的源极连接、以及与所述PMOS管M3的栅极和所述PMOS管M4的栅极均连接，所述NMOS管M8的漏极与所述NMOS管M1的源极及所述NMOS管M2的源极连接；
所述PMOS管M3的漏极、所述PMOS管M4的漏极、PMOS管M5的漏极、PMOS管M6的漏极、PMOS管M7的漏极、PMOS管M10的漏极、PMOS管M11的漏极、PMOS管M12的漏极均与所述电路供电电压(Vddh)连接；
所述比例电阻R2另一端与所述NMOS管M8的源极、NMOS管M9的源极、NMOS管M14的源极、NMOS管M15的源极以及所述比例电阻R4另一端均连接至地；
所述LDO输出端电压(Vout)与所述PMOS管M7的源极及所述比例电阻R3一端均连接；
所述PMOS管M6的源极与所述NMOS管M9的漏极连接、且连接于所述NMOS管M8的栅极和所述NMOS管M9的栅极之间、还与所述PMOS管M11的源极及所述PMOS管M13的源极相连；
所述PMOS管M7的源极与所述比例电阻R3一端相连、且与所述PMOS管M10的栅极及所述PMOS管M11的栅极均相连、还与所述LDO输出端电压(Vout)相连。
优选地，所述LDO输出端电压Vout与所述输出调节电压Vref2之间的关系为：
Figure GDA0002695320070000081
优选地，所述误差放大器电路为OTA结构；所述误差放大器电路还包括电流镜负载的PMOS管M4A和PMOS管M4、电流镜负载的PMOS管M3和PMOS管M3A、电流镜负载的NMOS管M5A和NMOS管M5B、电流镜偏置的NMOS管M8和NMOS管M9；所述差分对包括NMOS管M1和NMOS管M2；
所述第一比例电流镜电路包括PMOS管M5和PMOS管M7；
所述第二比例电流镜电路包括所述PMOS管M5和PMOS管M6，所述PMOS管M5的栅极与所述PMOS管M6的栅极及所述PMOS管M7的栅极均连接；
所述电流偏置电路包括PMOS管M10、PMOS管M11、PMOS管M12、PMOS管M13、NMOS管M14、NMOS管M15以及NMOS管M16；所述PMOS管M10的栅极与所述PMOS管M11的栅极及所述PMOS管M12的栅极均连接，所述NMOS管M14的栅极与所述NMOS管M15的栅极及所述NMOS管M16的栅极均连接；
所述PMOS管M4A的源极与所述NMOS管M5A的漏极相连、且连接于所述NMOS管M5A的栅极及所述NMOS管M5B的栅极之间；所述NMOS管M2的漏极与所述PMOS管M3的源极相连、且连接于所述PMOS管M3的栅极及所述PMOS管M3A的栅极之间；
所述NMOS管M5B的漏极与所述PMOS管M3A的源极相连、所述PMOS管M5的源极相连、且连接于所述PMOS管M5的栅极及所述PMOS管M6的栅极之间；所述NMOS管M8的栅极和所述NMOS管M9的栅极相连；
所述PMOS管M6的源极与所述NMOS管M9的漏极相连、且连接于所述NMOS管M8的栅极和所述NMOS管M9的栅极之间、还与所述PMOS管M11的源极及所述PMOS管M13的源极相连；
所述PMOS管M10的源极与所述NMOS管M15的漏极相连。
优选地，所述NMOS管M1的栅极与PMOS管M0的源极及所述比例电阻R1一端之间，所述NMOS管M1的漏极与所述PMOS管M4的源极连接、以及与所述PMOS管M4的栅极和所述PMOS管M4A的漏极均连接，所述NMOS管M8的漏极与所述NMOS管M1的源极及所述NMOS管M2的源极均连接；
所述电路供电电压Vddh与所述PMOS管M4A的漏极、所述PMOS管M4的漏极、PMOS管M3的漏极、PMOS管M3A的漏极、PMOS管M5的漏极、PMOS管M6的漏极、PMOS管M7的漏极、PMOS管M10的漏极、PMOS管M11的漏极、PMOS管M12的漏极均连接；
所述比例电阻R2另一端与所述PMOS管M5A的源极、所述NMOS管M8的源极、PMOS管M5B的源极、NMOS管M9的源极、NMOS管M14的源极、NMOS管M15的源极以及NMOS管M16的源极均连接；
所述LDO输出端电压Vout与所述PMOS管M7的源极、所述NMOS管M2的栅极及所述NMOS管M16的源极均连接；
所述片内负载电容C0一极板接地、另一极板连接于所述NMOS管M2的栅极及所述LDO输出端电压Vout之间。
优选地，所述所述欠冲检测单元34为第一电容C1；所述第一电容C1一极板与所述LDO输出端电压Vout连接、另一极板连接于所述PMOS管M10的源极、及所述PMOS管M10的栅极及所述PMOS管M11的栅极之间。
优选地，还包括与所述PMOS管M13的栅极连接的控制输入端EN；
当所述控制输入端EN输入控制逻辑为高电平信号时，所述LDO调节电路处于低功耗工作模式；
当所述控制输入端EN输入控制逻辑为低电平信号时，所述LDO调节电路处于正常工作模式。
实施本发明芯片内无片外电容的LDO调节电路的技术方案，具有如下优点或有益效果：(1)本发明芯片内无片外电容的LDO调节电路，将主极点设置在LDO输出节点，可使其环路的稳定性较容易补偿，在具体电路设计中可依据芯片面积可接受程度和纹波要求大小调整片内负载电容的大小；(2)欠冲检测电路可有效减小无片外大电容时片内LDO在大动态负载变化所引起的欠冲电压过大的影响；(3)相对片外电容的LDO电路，用片内片内负载电容代替片外电容，可消除引脚PAD的寄生电阻电容电感对LDO电路稳定性的影响，既提高了芯片的集成度，也省去片外电容的成本。(4)电路待机功耗可控。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍，显而易见，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，附图中：
图1是现有技术LDO电路在SOC芯片中的应用示意图；
图2是现有技术片外电容的LDO电路的电路原理图；
图3是现有技术无片外电容的LDO电路的电路原理图；
图4是本发明芯片内无片外电容的LDO调节电路第一实施例的一电路原理图；
图5是本发明芯片内无片外电容的LDO调节电路第一实施例的另一电路原理图；
图6是本发明芯片内无片外电容的LDO调节电路第二实施例的电路原理图；
图7是本发明芯片内无片外电容的LDO调节电路第三实施例的电路原理图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，下文将要描述的各种示例性实施例将要参考相应的附图，这些附图构成了示例性实施例的一部分，其中描述了实现本发明可能采用的各种示例性实施例，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。应明白，它们仅是与如所附权利要求书中所详述的、本发明公开的一些方面相一致的装置和方法的例子，还可使用其他的实施例，或者对本文列举的实施例进行结构和功能上的修改，而不会脱离本发明的范围和实质。在其他情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本实用新型的描述。
在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定的“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。需要说明的是，除非另有明确的规定和限定，术语“相连”、“连接”应做广义理解，例如，可以是电连接或可以相互通信；可以是直接相连，也可以是通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
为了说明本发明所述的技术方案，下面通过具体实施例来进行说明。如图4-7示出了本发明实施例提供的电路示意图，为了便于说明，仅示出了与本发明实施例相关的部分。
实施例一：
如图4所示，本发明芯片内无片外电容的LDO调节电路，包括依次连接的第一电路10、第二电路20以及第三电路30；具体的，第一电路10为基准电压产生电路，用于产生受温度变化很小的基准电压Vref1；第二电路20为简单的无外驱动电流的LDO电压电路，用于根据第一电路的基准电压Vref1产生所需的输出调节电压Vref2。
在本实施例中，第三电路30为具有负载动态检测的自适应电压跟随放大电路；具体的，第三电路30包括误差放大器电路31、第一比例电流镜电路32、第二比例电流镜电路33、欠冲检测单元34、电流偏置电路35以及片内负载电容C0；所述电流偏置电路35连接有LDO输出端电压Vout。
具体的，所述误差放大器电路31包括差分对(包括M1和M2)，差分对的一输入端与第二电路20的输出调节电压Vref2相连，差分对的另一输入端与LDO输出端电压Vout相连，构成单位增益的电压跟随器结构。
本发明芯片内无片外电容的LDO调节电路，包括依次连接的第一电路、第二电路以及第三电路；其中，第一电路为基准电压产生电路；第二电路为简单的无外驱动电流的LDO电压电路；第三电路为具有负载动态检测的自适应电压跟随放大电路。正是这三个电路的有效组合，在芯片内部采用极小的片内负载电容，在大电流输出变化的情况下依然实现稳定的电压输出。本发明另一特点是，将主极点设置在LDO的输出节点，可使其环路的稳定性较容易补偿，在具体电路设计中可根据芯片面积可接受程度和纹波大小要求调整片内负载电容的大小。电路中的欠冲检测电路可有效减少无片外大电容时片内电容LDO在大动态负载变化所引起的欠冲电压过大的影响；此外，相对片外电容的LDO电路，用片内负载电容代替片外电容，可消除芯片引脚PAD的寄生电阻电容电感对LDO电路稳定性的影响，既提高了芯片的集成度，也省去片外电容的成本。
本发明提供的芯片内无片外电容的LDO调节电路充分的考虑静态功耗需求、动态响应和片内负载电容面积三者的权衡，在有限的片内负载电容情况下，实现接近有片外电容的LDO调节电路的性能。在复杂的多电源域的SOC芯片中，应用本发明LDO调节电路可提高SOC芯片的集成度，减少外围电容的成本，且具有LDO调节电路功耗可控的优点。
在本实施例中，所述第二电路20包括误差放大器EA、PMOS管M0、比例电阻R1以及比例电阻R2；具体的，误差放大器EA的反相输入端与第一电路10连接接入第一电路的基准电压Vref1、同相输入端连接于比例电阻R1及比例电阻R2之间、输出端与PMOS管M0的栅极相连；PMOS管M0的漏极连接于电路供电电压Vddh，PMOS管M0的源极与比例电阻R1一端相连，比例电阻R1另一端与比例电阻R2一端连接，第二比例电阻R2另一端连接至地。
具体的，所述第二电路20的输出调节电压Vref2和第一电路10的基准电压Vref1之间的关系为：
Figure GDA0002695320070000141
具体的，所述欠冲检测单元34为第一电容C1，第一电容C1一极板与LDO输出端电压Vout连接、另一极板连接于PMOS管M10的源极、PMOS管M10的栅极及PMOS管M11的栅极之间。片内负载电容C0一极板接地、另一极板与NMOS管M2的栅极连接且与电流偏置电路35连接，具体的，片内负载电容C0另一极板连接于NMOS管M2的栅极、NMOS管M16的漏极及LDO输出端电压Vout之间。
在本实施例中，还包括代表给该LDO调节电路的理想电流偏置Ibias，具体的，理想电流偏置Ibias与NMOS管M14的漏极连接，以及与NMOS管M14的栅极及NMOS管M15的栅极连接。
在本实施例中，还包括与PMOS管M13的栅极连接的控制输入端EN；当控制输入端EN输入控制逻辑为高电平信号(如为“1”)时，LDO调节电路处于低功耗工作模式；当控制输入端EN输入控制逻辑为低电平信号(如为“0”)时，LDO调节电路处于正常工作模式。具体的，当LDO需要处于低功耗模式时，可以置EN输入控制逻辑为高电平“1”，相当于减少了LDO的偏置电流；而当EN输入控制逻辑为低电平“0”，LDO就可工作于正常模式，此时LDO的偏置电流比较大，从而不影响LDO调节电路的响应速度。
具体的，第一电路10的基准电压Vref1与第二电路20的输出调节电压Vref2之间的关系为：
Figure GDA0002695320070000151
同时，第二电路20的输出调节电压Vref2与第三电路30的LDO输出端电压Vout之间的关系为：Vout＝Vref2，因此，
Figure GDA0002695320070000152
如图5所示，所述误差放大器电路31还包括电流镜负载的PMOS管M3和PMOS管M4、电流镜偏置的NMOS管M8和NMOS管M9；所述NMOS管M8的栅极和NMOS管M9的栅极相连；所述差分对包括NMOS管M1和NMOS管M2；第一比例电流镜电路32包括PMOS管M5和PMOS管M7。
第二比例电流镜电路33包括PMOS管M5和PMOS管M6，所述PMOS管M5的栅极与所述PMOS管M6的栅极及所述PMOS管M7的栅极均连接；欠冲检测单元34为第一电容C1；所述NMOS管M2的漏极与所述PMOS管M4的源极及所述PMOS管M5的源极相连、且连接于所述PMOS管M5的栅极及所述PMOS管M6的栅极。
电流偏置电路35包括PMOS管M10、PMOS管M11、PMOS管M12、PMOS管M13、NMOS管M14、NMOS管M15以及NMOS管M16，具体的，所述PMOS管M10的栅极与PMOS管M11的栅极及PMOS管M12的栅极均连接，所述PMOS管M10的源极与所述NMOS管M15的漏极相连、且连接于所述PMOS管M10的栅极及所述PMOS管M11的栅极之间；所述PMOS管M12的源极与所述PMOS管M13的漏极相连；所述NMOS管M14的栅极与NMOS管M15的栅极及NMOS管M16的栅极均连接。
在本实施例中，所述NMOS管M1的栅极连接于PMOS管M0的源极及比例电阻R1一端之间，所述NMOS管M1的漏极与PMOS管M3的源极连接、以及与PMOS管M3的栅极和PMOS管M4的栅极均连接，所述NMOS管M8的漏极与NMOS管M1的源极及NMOS管M2的源极均连接；所述PMOS管M3的漏极、所述PMOS管M4的漏极、PMOS管M5的漏极、PMOS管M6的漏极、PMOS管M7的漏极、PMOS管M10的漏极、PMOS管M11的漏极、PMOS管M12的漏极均与电路供电电压Vddh连接；所述比例电阻R2另一端与NMOS管M8的源极、NMOS管M9的源极、NMOS管M14的源极、NMOS管M15的源极以及NMOS管M16的源极均连接至地；所述LDO输出端电压Vout与PMOS管M7的源极及NMOS管M16的漏极均连接；所述PMOS管M6的源极与所述NMOS管M9的漏极连接、且连接于所述NMOS管M8的栅极和所述NMOS管M9的栅极之间、还与所述PMOS管M11的源极及所述PMOS管M13的源极相连；所述PMOS管M7的源极与所述NMOS管M16的漏极相连、且与所述NMOS管M2的栅极相连、还与所述LDO输出端电压Vout相连；所述片内负载电容C0一极板接地、另一极板连接于所述NMOS管M2的栅极及所述电路输出电压Vout之间；更为详细的连接关系如图5所示。
实施例二：
如图7所示，若图4电路的LDO输出的电压不能满足更高的电压需求，可通过在第三电路增加两个比例电阻(替换NMOS管M16)调节得到所需要的调节电压，其他大部分和图4保持一样。
具体的，第三电路30还包括比例电阻R3和比例电阻R4；所述误差放大器电路31包括电流镜负载的PMOS管M3和PMOS管M4、电流镜偏置的NMOS管M8和NMOS管M9；所述NMOS管M8的栅极和所述NMOS管M9的栅极相连；所述差分对包括NMOS管M1和NMOS管M2；所述第一比例电流镜电路32包括PMOS管M5和PMOS管M7；所述第二比例电流镜电路33包括所述PMOS管M5和PMOS管M6；所述电流偏置电路35包括PMOS管M10、PMOS管M11、PMOS管M12、PMOS管M13、NMOS管M14、NMOS管M15以及比例电阻R3和比例电阻R4；所述NMOS管M2的漏极与所述PMOS管M4的源极及所述PMOS管M5的源极相连、且连接于所述PMOS管M5的栅极及所述PMOS管M6的栅极；所述NMOS管M14的栅极与所述NMOS管M15的栅极连接；所述PMOS管M10的栅极与所述PMOS管M11的栅极及所述PMOS管M12的栅极均连接；其中，比例电阻R3一端与PMOS管M7的源极连接，比例电阻R3另一端与比例电阻R4一端连接，比例电阻R4另一端与NMOS管M9的源极及NMOS管M15的源极均连接至地，NMOS管M2的栅极连接于比例电阻R3和比例电阻R4之间。
所述NMOS管M1的栅极连接于所述PMOS管M0的源极及所述比例电阻R1一端之间，所述NMOS管M1的漏极与所述PMOS管M3的源极连接、以及与所述PMOS管M3的栅极和所述PMOS管M4的栅极均连接，所述NMOS管M8的漏极与所述NMOS管M1的源极及所述NMOS管M2的源极连接；
所述PMOS管M3的漏极、所述PMOS管M4的漏极、PMOS管M5的漏极、PMOS管M6的漏极、PMOS管M7的漏极、PMOS管M10的漏极、PMOS管M11的漏极、PMOS管M12的漏极均与所述电路供电电压(Vddh)连接；
所述比例电阻R2另一端与所述NMOS管M8的源极、NMOS管M9的源极、NMOS管M14的源极、NMOS管M15的源极以及所述比例电阻R4另一端均连接至地；
所述LDO输出端电压(Vout)与所述PMOS管M7的源极及所述比例电阻R3一端均连接；
所述PMOS管M6的源极与所述NMOS管M9的漏极连接、且连接于所述NMOS管M8的栅极和所述NMOS管M9的栅极之间、还与所述PMOS管M11的源极及所述PMOS管M13的源极相连；
所述PMOS管M7的源极与所述比例电阻R3一端相连、且与所述PMOS管M10的栅极及所述PMOS管M11的栅极均相连、还与所述LDO输出端电压(Vout)相连。
具体的，所述LDO输出端电压Vout与第二电路的输出调节电压Vref2之间的关系为：
Figure GDA0002695320070000181
具体的，所述片内负载电容C0一极板接地、另一极板连接于LDO输出端电压Vout及第一电容C1之间。
本实施例其他部分均于实施例一相同，相同部分内容不在此做赘述。
实施例三：
如图6所示，本实施例的误差放大器电路31为OTA结构；误差放大器电路31还包括电流镜负载的PMOS管M4A和PMOS管M4、电流镜负载的PMOS管M3和PMOS管M3A、电流镜负载的NMOS管M5A和NMOS管M5、电流镜偏置的NMOS管M8和NMOS管M9；差分对包括NMOS管M1和NMOS管M2；第一比例电流镜电路32包括PMOS管M5和PMOS管M7；第二比例电流镜电路33包括PMOS管M5和PMOS管M6，PMOS管M5的栅极与PMOS管M6的栅极及PMOS管M7的栅极均连接。
具体的，所述电流偏置电路35包括PMOS管M10、PMOS管M11、PMOS管M12、PMOS管M13、NMOS管M14、NMOS管M15以及NMOS管M16；所述PMOS管M10的栅极与所述PMOS管M11的栅极及PMOS管M12的栅极均连接，所述NMOS管M14的栅极与NMOS管M15的栅极及所述NMOS管M16的栅极均连接。
所述PMOS管M4A的源极与所述NMOS管M5A的漏极相连、且连接于所述NMOS管M5A的栅极及所述NMOS管M5B的栅极之间；所述NMOS管M2的漏极与所述PMOS管M3的源极相连、且连接于所述PMOS管M3的栅极及所述PMOS管M3A的栅极之间；
所述NMOS管M5B的漏极与所述PMOS管M3A的源极相连、所述PMOS管M5的源极相连、且连接于所述PMOS管M5的栅极及所述PMOS管M6的栅极之间；所述NMOS管M8的栅极和所述NMOS管M9的栅极相连；
所述PMOS管M6的源极与所述NMOS管M9的漏极相连、且连接于所述NMOS管M8的栅极和所述NMOS管M9的栅极之间、还与所述PMOS管M11的源极及所述PMOS管M13的源极相连；
所述PMOS管M10的源极与所述NMOS管M15的漏极相连。
具体的，所述NMOS管M1的栅极与PMOS管M0的源极及比例电阻R1一端之间，所述NMOS管M1的漏极与PMOS管M4的源极连接、以及与PMOS管M4的栅极和PMOS管M4A的栅极均连接，所述NMOS管M8的漏极与NMOS管M1的源极及NMOS管M2的源极均连接；所述电路供电电压Vddh与PMOS管M4A的漏极、所述PMOS管M4的漏极、PMOS管M3的漏极、PMOS管M3A的漏极、PMOS管M5的漏极、PMOS管M6的漏极、PMOS管M7的漏极、PMOS管M10的漏极、PMOS管M11的漏极、PMOS管M12的漏极均连接；所述比例电阻R2另一端与PMOS管M5A的源极、NMOS管M8的源极、PMOS管M5B的源极、NMOS管M9的源极、NMOS管M14的源极、NMOS管M15的源极以及NMOS管M16的源极均连接；所述LDO输出端电压Vout与PMOS管M7的源极、所述NMOS管M2的栅极及NMOS管M16的漏极均连接。
具体的，片内负载电容C0一极板接地、另一极板与NMOS管M2的栅极连接且与电流偏置电路35连接，具体的，片内负载电容C0另一极板连接于NMOS管M2的栅极及LDO输出端电压Vout之间。
根据OTA误差放大器的特点，其内部的节点1节点2节点3也属于低阻抗节点，因此可试用与本LDO的设计之中，其他的连接关系保持不变，也能满足本发明所述的几大性能的提升和优点。
本实施例其他部分均于实施例一相同，相同部分内容不在此做赘述。
本发明LDO调节电路的电路结构适应范围不仅仅在SOC芯片内，也可以扩展至需要其他类型芯片内片外电路的LDO的替代方案。衡量一个好的LDO调节电路，需要从环路的稳定性、负载瞬态响应、功耗和复杂度等多方面去考虑。本发明相对现有的无片外电容的LDO调节电路存在以下优势：
(1)稳定性
如图3所示，现有的片内负载电容的LDO，一般为三级放大器系统，为保证LDO环路的稳定性，通常设置环路的主极点在系统内部，而输出点为非主极点，其通用的补偿方式为嵌套式密勒补偿，用该补偿的方式输出级电流一般比较大，且对输出片内负载电容有一定的上限要求，才能满足其各负载条件均能满足稳定性要求。
本发明的LDO调节电路，影响LDO稳定性的主要由第三电路决定，而对环路稳定性影响较大的主要由误差放大器的输出节点2、内部节点1以及输出节点3决定。从电路结构来看，节点1和节点2均为栅漏短接的MOS管——对应图4中的MOS管M3和M5(可被看作是一个阻值为1/gm电阻)。在一般通用的模拟系统中，栅漏连接的管子可视为一个低阻抗的节点，所以可确定本发明无片外电容LDO的结构为的主极点主要是在LDO的输出节点3处Vout处；将输出设置为环路的主极点的好处，在于输出电容越大，系统的稳定性反而越好。
此外，本发明在改善环路稳定性方面，还引入了自适应电流偏置(对应图4中的M5～M8管)，其表现是第三电路中的误差放大器其差分对的尾电流随输出负载电流的大小变化而变化，从而能够驱动更大的电流负载；同时，若差分对的尾电流变大，前面分析的非主极点(节点2)阻抗也随之变小，有利于LDO环路的稳定性。
(2)负载瞬态响应
LDO要求在有负载突变的时候(即负载电流突然变得很大)能够及时响应，必然要求LDO的速度足够快、驱动能力足够强才能抑制LDO输出端电压的突变，否则会导致很大的欠冲电压。从电路的特点来看，因为电流镜的作用，本发明的LDO输出负载电流的大小跟误差放大器电路的尾电流存在一定的比例关系，即尾电流越大，输出的负载电流也越大。
为应对负载电流突变的情况，本发明主要是通过欠冲检测单元(第一电容C1)连接在LDO输出和电流偏置模块之间，利用电容两端的电压不能突变原理，一旦检测到LDO输出端电压瞬间下降时产生一个窄脉冲时，也会在电流偏置M10的栅极产生一个窄脉冲信号，相当于给M10的栅漏电压增大，M10的漏极电流也随之增加；同理，根据电流镜的比例电流关系，M10的镜像管M11和M12的反馈至M9的偏置电流也瞬间增大，那么第三电路的第一级差分对的尾电流M8(M9的镜像管子)也瞬间增大，也就增大了LDO的负载电流。
除了通过检测欠冲电压改变误差放大器的尾电流大小之外，还有一路电流影响尾电流的变化，即M5和M6构成的电流镜，也会增大误差放大器的尾电流。正是由于这两个支路电流反馈对误差放大器的尾电流的影响，极大的提高了LDO的动态负载响应。
(3)功耗管理
为有效配合SOC芯片内低功耗模式的需求，增加一个EN控制输入。当LDO需要处于低功耗工作模式时，可以置EN输入控制逻辑为高电平“1”，相当于减少了LDO的偏置电流；而当EN输入控制逻辑为低电平“0”，LDO就可工作于正常模式，此时LDO的偏置电流比较大，从而不影响LDO的响应速度。
本发明芯片内无片外电容的LDO调节电路，与现有的无片外电容电路不同，其内部的各节点阻抗都比输出极点的阻抗低，有效提高LDO环路的稳定性问题；误差放大器的尾电流跟随驱动负载的电流变化，提高了输出电流的驱动能力，同时降低LDO的功耗；为应对驱动负载的瞬态大电流动态响应，增加了欠冲检测电路，可瞬速提升LDO所需要的瞬间大电流，有效减少LDO无片外电容所带来的欠冲电压过大的问题；为实现低功耗待机工作模式，增加使能控制。
本发明芯片内无片外电容的LDO调节电路，电路结构简单，与现有的无片外电容结构设置的主极点位置不同，跟片外电容的LDO一样，将主极点设置在LDO输出节点，环路的稳定性容易补偿，可以根据芯片面积可接受程度调整增大片内负载电容；LDO中的欠冲检测电路和自适应电流偏置可有效减少LDO的欠冲电压，省去片外电容成本，消除了引脚PAD的寄生电阻电容电感对LDO的影响，提高了芯片的集成度；第三，增加EN使能控制，可以工作在低功耗待机模式(即其他数字模块停止工作，LDO不向外提供电流的情况)，而不影响环路的稳定性。
本发明芯片内无片外电容的LDO调节电路充分的考虑静态功耗需求、动态响应和片内负载电容面积三者的权衡，在有限的电容负载情况下，实现接近有片外电容LDO的性能LDO；从SOC芯片的整体系统应用角度来看，应用本发明可大大提高SOC芯片的集成度，减少外围电容的成本，减小芯片的待机功耗。
以上仅为本发明的较佳实施例而已，本领域技术人员知悉，在不脱离本发明的精神和范围的情况下，可以对这些特征和实施例进行各种改变或等同替换。另外，在本发明的教导下，可以对这些特征和实施例进行修改以适应具体的情况及材料而不会脱离本发明的精神和范围。因此，本发明不受此处所公开的具体实施例的限制，所有落入本申请的权利要求范围内的实施例都属于本发明的保护范围。

Claims (10)

1.一种芯片内无片外电容的LDO调节电路，其特征在于，包括依次连接的第一电路(10)、第二电路(20)以及第三电路(30)；
所述第一电路(10)为基准电压产生电路，用于产生基准电压(Vref1)；所述第二电路(20)为无外驱动电流的LDO电压电路，用于根据所述第一电路(10)的基准电压(Vref1)产生所需的输出调节电压(Vref2)；
所述第三电路(30)为具有负载动态检测的自适应电压跟随放大电路，所述第三电路(30)包括误差放大器电路(31)、第一比例电流镜电路(32)、第二比例电流镜电路(33)、欠冲检测单元(34)、电流偏置电路(35)以及片内负载电容(C0)；所述电流偏置电路(35)连接有LDO输出端电压(Vout)；
所述误差放大器电路(31)包括差分对，所述差分对的一输入端与所述第二电路(20)的输出调节电压(Vref2)相连，所述差分对的另一输入端与所述LDO输出端电压(Vout)相连，构成单位增益的电压跟随器结构。
2.根据权利要求1所述的LDO调节电路，其特征在于，所述第二电路(20)包括误差放大器(EA)、PMOS管M0、比例电阻R1以及比例电阻R2；
所述误差放大器(EA)的反相输入端与所述第一电路(10)连接接入所述基准电压(Vref1)、同相输入端连接于所述比例电阻R1及比例电阻R2之间、输出端与所述PMOS管M0的栅极相连；
所述PMOS管M0的漏极连接于电路供电电压(Vddh)，所述PMOS管M0的源极与所述比例电阻R1一端相连，所述比例电阻R1另一端与所述比例电阻R2一端连接，所述第二比例电阻R2另一端连接至地；
所述第一电路(10)的基准电压(Vref1)与所述第二电路(20)的输出调节电压(Vref2)之间的关系为：
Figure FDA0002695320060000021
3.根据权利要求2所述的LDO调节电路，其特征在于，所述误差放大器电路(31)还包括电流镜负载的PMOS管M3和PMOS管M4、电流镜偏置的NMOS管M8和NMOS管M9；所述NMOS管M8的栅极和所述NMOS管M9的栅极相连；所述差分对包括NMOS管M1和NMOS管M2；
所述第一比例电流镜电路(32)包括PMOS管M5和PMOS管M7；
所述第二比例电流镜电路(33)包括所述PMOS管M5和PMOS管M6，所述PMOS管M5的栅极与所述PMOS管M6的栅极及所述PMOS管M7的栅极均连接；所述NMOS管M2的漏极与所述PMOS管M4的源极及所述PMOS管M5的源极相连、且连接于所述PMOS管M5的栅极及所述PMOS管M6的栅极；
所述电流偏置电路(35)包括PMOS管M10、PMOS管M11、PMOS管M12、PMOS管M13、NMOS管M14、NMOS管M15以及NMOS管M16；所述PMOS管M10的栅极与所述PMOS管M11的栅极及所述PMOS管M12的栅极均连接，所述PMOS管M10的源极与所述NMOS管M15的漏极相连、且连接于所述PMOS管M10的栅极及所述PMOS管M11的栅极之间；所述PMOS管M12的源极与所述PMOS管M13的漏极相连；
所述NMOS管M14的栅极与所述NMOS管M15的栅极及所述NMOS管M16的栅极均连接。
4.根据权利要求3所述的LDO调节电路，其特征在于，所述NMOS管M1的栅极连接于所述PMOS管M0的源极及所述比例电阻R1一端之间，所述NMOS管M1的漏极与所述PMOS管M3的源极连接、以及与所述PMOS管M3的栅极和所述PMOS管M4的栅极均连接，所述NMOS管M8的漏极与所述NMOS管M1的源极及所述NMOS管M2的源极连接；
所述PMOS管M3的漏极、所述PMOS管M4的漏极、PMOS管M5的漏极、PMOS管M6的漏极、PMOS管M7的漏极、PMOS管M10的漏极、PMOS管M11的漏极、PMOS管M12的漏极均与所述电路供电电压(Vddh)连接；
所述比例电阻R2另一端与所述NMOS管M8的源极、NMOS管M9的源极、NMOS管M14的源极、NMOS管M15的源极以及NMOS管M16的源极均连接至地；
所述LDO输出端电压(Vout)与所述PMOS管M7的源极及所述NMOS管M16的漏极均连接；所述LDO输出端电压(Vout)等于所述第二电路的输出调节电压(Vref2)；
所述片内负载电容(C0)一极板接地、另一极板连接于所述NMOS管M2的栅极及所述电路输出电压(Vout)之间；
所述PMOS管M6的源极与所述NMOS管M9的漏极连接、且连接于所述NMOS管M8的栅极和所述NMOS管M9的栅极之间、还与所述PMOS管M11的源极及所述PMOS管M13的源极相连；
所述PMOS管M7的源极与所述NMOS管M16的漏极相连、且与所述NMOS管M2的栅极相连、还与所述LDO输出端电压(Vout)相连。
5.根据权利要求2所述的LDO调节电路，其特征在于，所述误差放大器电路(31)还包括电流镜负载的PMOS管M3和PMOS管M4、电流镜偏置的NMOS管M8和NMOS管M9；所述NMOS管M8的栅极和所述NMOS管M9的栅极相连；所述差分对包括NMOS管M1和NMOS管M2；
所述第一比例电流镜电路(32)包括PMOS管M5和PMOS管M7；
所述第二比例电流镜电路(33)包括所述PMOS管M5和PMOS管M6；
所述电流偏置电路(35)包括PMOS管M10、PMOS管M11、PMOS管M12、PMOS管M13、NMOS管M14、NMOS管M15以及比例电阻R3和比例电阻R4；所述NMOS管M2的漏极与所述PMOS管M4的源极及所述PMOS管M5的源极相连、且连接于所述PMOS管M5的栅极及所述PMOS管M6的栅极；所述NMOS管M14的栅极与所述NMOS管M15的栅极连接；所述PMOS管M10的栅极与所述PMOS管M11的栅极及所述PMOS管M12的栅极均连接；
所述比例电阻R3一端与所述PMOS管M7的源极连接，所述比例电阻R3另一端与所述比例电阻R4一端连接，所述比例电阻R4另一端与所述NMOS管M9的源极及所述NMOS管M15的源极均连接至地；
所述NMOS管M2的栅极连接于所述比例电阻R3和比例电阻R4之间；
所述片内负载电容(C0)一极板接地、另一极板连接于所述LDO输出端电压(Vout)及所述第一电容(C1)之间；
所述NMOS管M1的栅极连接于所述PMOS管M0的源极及所述比例电阻R1一端之间，所述NMOS管M1的漏极与所述PMOS管M3的源极连接、以及与所述PMOS管M3的栅极和所述PMOS管M4的栅极均连接，所述NMOS管M8的漏极与所述NMOS管M1的源极及所述NMOS管M2的源极连接；
所述PMOS管M3的漏极、所述PMOS管M4的漏极、PMOS管M5的漏极、PMOS管M6的漏极、PMOS管M7的漏极、PMOS管M10的漏极、PMOS管M11的漏极、PMOS管M12的漏极均与所述电路供电电压(Vddh)连接；
所述比例电阻R2另一端与所述NMOS管M8的源极、NMOS管M9的源极、NMOS管M14的源极、NMOS管M15的源极以及所述比例电阻R4另一端均连接至地；
所述LDO输出端电压(Vout)与所述PMOS管M7的源极及所述比例电阻R3一端均连接；
所述PMOS管M6的源极与所述NMOS管M9的漏极连接、且连接于所述NMOS管M8的栅极和所述NMOS管M9的栅极之间、还与所述PMOS管M11的源极及所述PMOS管M13的源极相连；
所述PMOS管M7的源极与所述比例电阻R3一端相连、且与所述PMOS管M10的栅极及所述PMOS管M11的栅极均相连、还与所述LDO输出端电压(Vout)相连。
6.根据权利要求5所述的LDO调节电路，其特征在于，所述LDO输出端电压(Vout)与所述输出调节电压(Vref2)之间的关系为：
Figure FDA0002695320060000051
7.根据权利要求2所述的LDO调节电路，其特征在于，所述误差放大器电路(31)为OTA结构；
所述误差放大器电路(31)还包括电流镜负载的PMOS管M4A和PMOS管M4、电流镜负载的PMOS管M3和PMOS管M3A、电流镜负载的NMOS管M5A和NMOS管M5B、电流镜偏置的NMOS管M8和NMOS管M9；所述差分对包括NMOS管M1和NMOS管M2；
所述第一比例电流镜电路(32)包括PMOS管M5和PMOS管M7；
所述第二比例电流镜电路(33)包括所述PMOS管M5和PMOS管M6，所述PMOS管M5的栅极与所述PMOS管M6的栅极及所述PMOS管M7的栅极均连接；
所述电流偏置电路(35)包括PMOS管M10、PMOS管M11、PMOS管M12、PMOS管M13、NMOS管M14、NMOS管M15以及NMOS管M16；所述PMOS管M10的栅极与所述PMOS管M11的栅极及所述PMOS管M12的栅极均连接，所述NMOS管M14的栅极与所述NMOS管M15的栅极及所述NMOS管M16的栅极均连接；
所述PMOS管M4A的源极与所述NMOS管M5A的漏极相连、且连接于所述NMOS管M5A的栅极及所述NMOS管M5B的栅极之间；所述NMOS管M2的漏极与所述PMOS管M3的源极相连、且连接于所述PMOS管M3的栅极及所述PMOS管M3A的栅极之间；
所述NMOS管M5B的漏极与所述PMOS管M3A的源极相连、所述PMOS管M5的源极相连、且连接于所述PMOS管M5的栅极及所述PMOS管M6的栅极之间；所述NMOS管M8的栅极和所述NMOS管M9的栅极相连；
所述PMOS管M6的源极与所述NMOS管M9的漏极相连、且连接于所述NMOS管M8的栅极和所述NMOS管M9的栅极之间、还与所述PMOS管M11的源极及所述PMOS管M13的源极相连；
所述PMOS管M10的源极与所述NMOS管M15的漏极相连。
8.根据权利要求7所述的LDO调节电路，其特征在于，所述NMOS管M1的栅极与所述PMOS管M0的源极及所述比例电阻R1一端之间，所述NMOS管M1的漏极与所述PMOS管M4的源极连接、以及与所述PMOS管M4的栅极和所述PMOS管M4A的栅极均连接，所述NMOS管M8的漏极与所述NMOS管M1的源极及所述NMOS管M2的源极均连接；
所述电路供电电压(Vddh)与所述PMOS管M4A的漏极、所述PMOS管M4的漏极、PMOS管M3的漏极、PMOS管M3A的漏极、PMOS管M5的漏极、PMOS管M6的漏极、PMOS管M7的漏极、PMOS管M10的漏极、PMOS管M11的漏极、PMOS管M12的漏极均连接；
所述比例电阻R2另一端与所述PMOS管M5A的源极、所述NMOS管M8的源极、PMOS管M5B的源极、NMOS管M9的源极、NMOS管M14的源极、NMOS管M15的源极以及NMOS管M16的源极均连接至地；
所述LDO输出端电压(Vout)与所述PMOS管M7的源极、所述NMOS管M2的栅极及所述NMOS管M16的漏极均连接；
所述片内负载电容(C0)一极板接地、另一极板连接于所述NMOS管M2的栅极及所述LDO输出端电压(Vout)之间。
9.根据权利要求1-8任一项所述的LDO调节电路，其特征在于，所述所述欠冲检测单元(34)为第一电容(C1)；
所述第一电容(C1)一极板与所述LDO输出端电压(Vout)连接、另一极板连接于所述PMOS管M10的源极、及所述PMOS管M10的栅极及所述PMOS管M11的栅极之间。
10.根据权利要求1-8任一项所述的LDO调节电路，其特征在于，还包括与所述PMOS管M13的栅极连接的控制输入端(EN)；
当所述控制输入端(EN)输入控制逻辑为高电平信号时，所述LDO调节电路处于低功耗工作模式；
当所述控制输入端(EN)输入控制逻辑为低电平信号时，所述LDO调节电路处于正常工作模式。
CN201910713571.2A 2019-08-02 2019-08-02 一种芯片内无片外电容的ldo调节电路 Active CN110320956B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910713571.2A CN110320956B (zh) 2019-08-02 2019-08-02 一种芯片内无片外电容的ldo调节电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910713571.2A CN110320956B (zh) 2019-08-02 2019-08-02 一种芯片内无片外电容的ldo调节电路

Publications (2)

Publication Number Publication Date
CN110320956A CN110320956A (zh) 2019-10-11
CN110320956B true CN110320956B (zh) 2021-01-05

Family

ID=68125336

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910713571.2A Active CN110320956B (zh) 2019-08-02 2019-08-02 一种芯片内无片外电容的ldo调节电路

Country Status (1)

Country Link
CN (1) CN110320956B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111221374B (zh) * 2020-01-16 2022-01-28 东南大学 一种全集成负载极点补偿线性稳压器
CN113050751B (zh) * 2021-03-29 2022-04-08 苏州领慧立芯科技有限公司 一种用于提高电路稳定性的电阻调节电路
CN113517806B (zh) * 2021-09-13 2022-01-28 上海晶丰明源半导体股份有限公司 反激变换器的控制器芯片及反激变换器、开关电源系统
CN114706441B (zh) * 2022-04-07 2023-08-04 南京市智凌芯科技股份有限公司 一种低功耗低压差线性稳压器
CN114879794B (zh) * 2022-05-25 2023-07-07 西安微电子技术研究所 用于ldo频率补偿的片内电容实现电路及ldo电路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8872492B2 (en) * 2010-04-29 2014-10-28 Qualcomm Incorporated On-chip low voltage capacitor-less low dropout regulator with Q-control
CN105116955B (zh) * 2015-10-09 2017-01-11 东南大学 一种应用于全集成ldo的瞬态增强电路
CN106774581B (zh) * 2017-01-25 2019-09-13 杭州士兰微电子股份有限公司 低压差线性稳压器及集成片上系统
CN109032241B (zh) * 2018-08-24 2020-03-31 电子科技大学 一种带电流限功能的低压差线性稳压器
CN109976424B (zh) * 2019-04-18 2020-07-31 电子科技大学 一种无电容型低压差线性稳压器

Also Published As

Publication number Publication date
CN110320956A (zh) 2019-10-11

Similar Documents

Publication Publication Date Title
CN110320956B (zh) 一种芯片内无片外电容的ldo调节电路
US7323853B2 (en) Low drop-out voltage regulator with common-mode feedback
US7173402B2 (en) Low dropout voltage regulator
US8159207B2 (en) Low drop voltage regulator with instant load regulation and method
US8044653B2 (en) Low drop-out voltage regulator
US5982226A (en) Optimized frequency shaping circuit topologies for LDOs
US20090128107A1 (en) Low Dropout Voltage Regulator
US10958160B2 (en) Feedback scheme for stable LDO regulator operation
CN108508953B (zh) 新型摆率增强电路、低压差线性稳压器
CN113721688B (zh) 一种能快速稳定的高psrr、高瞬态响应低压差线性稳压器
CN114265460B (zh) 一种片内集成式频率补偿可调的低压差线性稳压器
US9886052B2 (en) Voltage regulator
US9152157B2 (en) Fast response current source
CN114356008B (zh) 一种低压差线性稳压器
US6437638B1 (en) Linear two quadrant voltage regulator
US20040124925A1 (en) Amplifier circuit and power supply provided therewith
CN113778158A (zh) 一种面积紧凑的自适应偏置nmos型ldo电路
CN110825157B (zh) 基于重载补偿的低压差线性稳压器
CN116225134B (zh) 具有瞬态响应增强的低静态功耗ldo电路
US11880216B2 (en) Circuit and method for mitigating transient effects in a voltage regulator
CN116560446A (zh) 一种面向大电流应用的全集成ldo电路及其工作方法
CN108445959B (zh) 一种可选接片外电容的低压差线性稳压器
US6812778B1 (en) Compensating capacitive multiplier
CN210405234U (zh) 一种具有负载动态检测的自适应电压跟随放大电路
CN111367342A (zh) 一种低压差线性稳压电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant