CN110320963B - 低压差线性稳压电路 - Google Patents

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Abstract

一种低压差线性稳压电路，包括：误差放大器、缓冲电路、PMOS调整晶体管、补偿电路、分压反馈电路、第一PSRR提升电路及第二PSRR提升电路，其中：误差放大器，第一输入端与分压反馈电路的输出端耦接，第二输入端输入基准电压，输出端与缓冲电路的输入端耦接；缓冲电路，输出端与PMOS调整晶体管的栅极耦接；PMOS调整晶体管，源极连接电源，漏极与分压反馈电路的输入端耦接；补偿电路，第一端连接电源，第二端与误差放大器的输出端耦接；第一PSRR提升电路，与误差放大器中的一个折叠晶体管并联耦接；第二PSRR提升电路，第一端与缓冲电路耦接，第二端接地。上述方案能够提高低压差线性稳压电路的电源纹波抑制比及抗中高频电源干扰能力。

Description

低压差线性稳压电路
技术领域
本发明涉及集成电路领域，尤其涉及一种低压差线性稳压电路。
背景技术
低压差线性稳压(Low Dropout Regulator，LDO)电路是降压型直流线性稳压器。随着片上系统(System On Chip，SOC)技术的发展，低压差线性稳压器电路在计算机、通讯、仪器仪表、消费类电子、摄像监控等行业得到广泛应用。
现有的LDO电路的电源纹波抑制比低，抗中高频电源干扰能力差。
发明内容
本发明实施例解决的技术问题是现有的LDO电路的电源抑制比低，抗中高频电源干扰能力差。
为解决上述技术问题，本发明实施例提供一种低压差线性稳压电路，包括：误差放大器、缓冲电路、PMOS调整晶体管、补偿电路、分压反馈电路、第一PSRR提升电路以及第二PSRR提升电路，其中：所述误差放大器，第一输入端与所述分压反馈电路的输出端耦接，第二输入端输入基准电压，输出端与所述缓冲电路的输入端耦接；所述缓冲电路，输出端与所述PMOS调整晶体管的栅极耦接；所述PMOS调整晶体管，源极连接电源，漏极为所述低压差线性稳压电路的输出端，且与所述分压反馈电路的输入端耦接；所述补偿电路，第一端连接电源，第二端与所述误差放大器的输出端耦接；所述第一PSRR提升电路，与所述误差放大器中的一个折叠晶体管并联耦接；所述第二PSRR提升电路，第一端与所述缓冲电路耦接，第二端接地。
可选的，所述误差放大器包括：尾电流源、输入差分对电路、NMOS电流镜电路、共源共栅NMOS管、折叠管以及PMOS共源共栅电流镜，其中：所述尾电流源包括第一PMOS管以及第二PMOS管；所述输入差分对电路包括第三PMOS管、第四PMOS管、第五PMOS管以及第六PMOS管；所述NMOS电流镜电路包括第七NMOS管、第八NMOS管、第九NMOS管以及第十NMOS管；所述共源共栅NMOS管包括第十二NMOS管以及第十三NMOS管；所述折叠管包括第十一NMOS管以及第十四NMOS管；所述PMOS共源共栅电流镜包括第十五PMOS管、第十六PMOS管、第十七PMOS管以及第十八PMOS管。
可选的，所述第一PMOS管，栅极连接第一偏置电压，源极连接电源电压，漏极与所述第二PMOS管的源极耦接；所述第二PMOS管，栅极连接第二偏置电压，漏极与所述第三PMOS管的源极、所述第四PMOS管的源极、所述第五PMOS管的源极以及所述第六PMOS管的源极耦接；所述第三PMOS管，栅极输入所述分压反馈电路输出的分压电压，漏极与所述第七NMOS管的漏极、所述第十一NMOS管的源极耦接；所述第四PMOS管，栅极输入所述分压反馈电路输出的分压电压，漏极与所述第十三NMOS管的漏极耦接；所述第五PMOS管，栅极连接带隙基准电压，漏极与所述第十二NMOS管的漏极耦接；所述第六PMOS管，栅极连接所述带隙基准电压，漏极与所述第十NMOS管的漏极、第十四NMOS管的源极耦接；所述第七NMOS管，栅极与所述第八NMOS管的栅极、所述第五PMOS管的漏极以及所述第十二NMOS管的漏极耦接，源极接地，漏极与所述第十一NMOS管的源极耦接；所述第八NMOS管，栅极与所述第五PMOS管的漏极以及所述第十二NMOS管的漏极耦接，源极接地，漏极与所述第十二NMOS管的源极耦接；所述第九NMOS管，栅极与所述第十NMOS管的栅极、所述第四PMOS管的漏极以及所述第十三NMOS管的漏极耦接，源极接地，漏极与所述第十三NMOS管的源极耦接；所述第十NMOS管，栅极与所述第四PMOS管的漏极、所述第九NMOS管的栅极以及所述第十三NMOS管的漏极耦接，源极接地，漏极与所述第十四NMOS管的源极耦接；所述第十一NMOS管，栅极连接第四偏置电压，漏极与所述第十七PMOS管的漏极耦接；所述第十二NMOS管的栅极以及所述第十三NMOS管的栅极均连接所述第四偏置电压；所述第十四NMOS管，栅极连接所述第四偏置电压，漏极与所述第十八PMOS管的漏极耦接；所述第十四NMOS管的漏极为所述误差放大器的输出端；所述第十五PMOS管，栅极与所述第十六PMOS管的栅极、所述第十七PMOS管的漏极耦接，源极连接电源电压，漏极与所述第十七PMOS管的源极耦接；所述第十六PMOS管，源极连接电源电压，漏极与所述第十八PMOS管的源极耦接；所述第十七PMOS管，栅极与所述第十八PMOS管的栅极耦接；所述第十七PMOS管的栅极电压与所述第十八PMOS管的栅极电压均为第三偏置电压。
可选的，所述第一PSRR提升电路包括第一电容，其中：所述第一电容的第一端与所述第十一NMOS管的漏极耦接，第二端与所述第十一NMOS管的源极耦接。
可选的，所述缓冲电路包括：第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二PMOS管以及第二十三PMOS管，其中：所述第十九NMOS管，栅极连接第五偏置电压，源极接地，漏极与所述第二十NMOS管的源极以及所述第二十一NMOS管的源极耦接；所述第二十NMOS管，栅极与所述误差放大器的输出端耦接，漏极与所述第二十二PMOS管的漏接耦接；所述第二十一NMOS管，栅极与所述第二十三PMOS管的漏极耦接，源极接地，漏极与所述第二十三PMOS管的漏极耦接；所述第二十一NMOS管的漏极为所述缓冲电路的输出端；所述第二十二PMOS管，栅极与所述第二十NMOS管的漏极耦接，源极连接电源；所述第二十三PMOS管，栅极与所述第二十二PMOS管的栅极耦接，源极连接电源。
可选的，所述第二PSRR提升电路包括第二电容，其中：所述第二电容的第一端与所述第二十二PMOS管的栅极以及所述第二十三PMOS管的栅极耦接，第二端接地。
可选的，所述低压差线性稳压电路还包括：输出电路，与所述PMOS调整晶体管的漏极耦接。
可选的，所述输出电路，包括串联电阻和第四电容，其中：所述串联电阻，第一端与所述PMOS调整晶体管的漏极耦接，第二端与所述第四电容的第一端耦接；所述第四电容，第二端接地。
可选的，所述分压反馈电路包括：第一分压电阻以及第二分压电阻，其中：所述第一分压电阻，第一端与所述PMOS调整晶体管的漏极耦接，第二端与所述第二分压电阻的第一端耦接；所述第一分压电阻的第二端为所述分压反馈电路的输出端；所述第二分压电阻的第二端接地。
可选的，所述分压反馈电路还包括：第三电容，其中：所述第三电容的第一端与所述PMOS调整晶体管的漏极耦接，第二端与所述第一分压电阻的第二端耦接。
可选的，所述补偿电路为RC零点补偿电路。
可选的，所述RC零点补偿电路包括：补偿电阻以及补偿电容，其中：所述补偿电容的第一端连接电源，第二端与所述补偿电阻的第一端耦接；所述补偿电阻的第二端与所述误差放大器的输出端耦接。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
在低压差线性稳压电路中设置第一PSRR提升电路，第一PSRR提升电路与误差放大器中的折叠晶体管中的一个并联连接，从而使得误差放大器输出信号中包含的电源高频小信号干扰成分不会被过度衰减，从而使得PMOS调整晶体管栅极的电源干扰信号能够随电源电压中的干扰变化而变化，进而使得低压差线性稳压电路的输出电压与电源电压的波动无关，因此，有效提高了低压差线性稳压电路在高频时的电源纹波抑制比。在低压差线性稳压电路中设置第二PSRR提升电路，第二PSRR提升电路与缓冲电路耦接，在低压差线性稳压器的输出端，输入到第二PSRR提升电路的电源纹波干扰与通过PMOS调整晶体管的寄生栅-漏电容的干扰相位相反，大大消除了PMOS调整晶体管的寄生栅-漏电容对电源的影响。
进一步，补偿电路为RC零点补偿电路，可以进一步提高低压差线性稳压电路的电源纹波抑制比。
附图说明
图1是现有的一种低压差线性稳压电路的结构示意图；
图2是本发明实施例中的一种低压差线性稳压电路的结构示意图；
图3是本发明实施例中的第二PSRR提升电路的等效电路示意图。
具体实施方式
参照图1，给出了现有的一种LDO电路的结构示意图。图1中，LDO电路由误差放大器OP、中间缓冲(buffer)级、PMOS调整晶体管MP、分压反馈网络、输出电路、密勒补偿电路构成的单环负反馈系统。
具体地，所述分压反馈网络包括第一电阻R1、第二电阻R2。第一电阻R1和第二电阻R2组成分压单元，分压电压VFB被反馈至误差放大器OP的正相输入端“+”。误差放大器OP的负相输入端“-”接收基准电压vref。输出电路由等效串联电阻R和输出电容C组成。
密勒补偿电路包括补偿电阻Rc和补偿电容Cc，用于对误差放大器OP输出端的极点和PMOS调整晶体管MP漏极的极点进行补偿，使反馈环路在各种负载条件下都能稳定。
为了保证输出电压Vo的精度及在低频工作时的高电源抑制比(Power SupplyRejection Ratio，PSRR)，通常要求误差放大器OP具有较高增益，而高增益导致误差放大器OP的输出节点阻抗很大。这样将使得PSRR的主极点很低，超过该极点后PSRR以20dB/10倍频程快速滚降。
为了让LDO电路具备足够的驱动能力，PMOS调整晶体管MP的尺寸一般都很大，较大尺寸的PMOS调整晶体管MP具有较大的栅极-漏极寄生电容Cgd，它不仅存在于器件自身的SPICE model参数中(电路的设计阶段，前仿真)，而且在电路的版图完成后提取的layout寄生文件中(电路的寄生参数后仿真)也是极其明显，LDO电路的PSRR后仿相对比前仿之所以显著恶化，就是PMOS调整晶体管layout寄生电容Cgd会把电源vdd的高频干扰传到LDO电路的输出端，严重恶化LDO电路的高频PSRR。驱动能力越强的PMOS调整晶体管的面积越大，后仿时抽取出来的Cgd就越大，那么它对LDO电路输出电压PSRR的恶化程度越显著：一是PSRR下降的幅度越来越大，二是PSRR开始下降的频率点越来越低，从较低的中频段PSRR开始急剧下降。
总之，图1所示的现有技术中的LDO电路的电源抑制比低，抗中高频电源干扰能力差，从而无法为当今一些高速高性能的SOC(如监控摄像头芯片中像素阵列)提供干净可靠的局部直流电源。
在本发明实施例中，在低压差线性稳压电路中设置第一PSRR提升电路，第一PSRR提升电路与误差放大器中的折叠晶体管中的一个并联连接，从而使得误差放大器输出信号中包含的电源高频小信号干扰成分不会被过度衰减，从而使得PMOS调整晶体管栅极的电源干扰信号能够随电源电压中的干扰变化而变化，进而使得低压差线性稳压电路的输出电压与电源电压的波动无关，因此，有效提供的低压差线性稳压电路在高频时的电源纹波抑制比。在低压差线性稳压电路中设置第二PSRR提升电路，第二PSRR提升电路与缓冲电路耦接，在低压差线性稳压器的输出端，输入到第二PSRR提升电路的电源纹波干扰与通过PMOS调整晶体管的寄生栅-漏电容的干扰相位相反，大大消除了PMOS调整晶体管的寄生栅-漏电容对电源的影响。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参照图2，给出了本发明实施例中的一种低压差线性稳压电路，包括：误差放大器1、缓冲电路2、PMOS调整晶体管MPN、补偿电路6、分压反馈电路4、第一PSRR提升电路7以及第二PSRR提升电路8。下面对低压差线性稳压电路进行详细说明。
在具体实施中，误差放大器1的第一输入端与分压反馈电路4的输出端耦接，误差放大电路的第二输入端输入基准电压，误差放大电路的输出端与缓冲电路2的输入端耦接。误差放大器1用于将分压反馈电路4输出的分压电压vfb与基准电压vbg进行比较，并将比较结果放大，将放大后的比较结果输出至缓冲电路2。
在具体实施中，误差放大器1可以包括：尾电流源、输入差分对电路、NMOS电流镜电路、共源共栅NMOS管、折叠管以及PMOS共源共栅电流镜，其中：
尾电流源包括第一PMOS管M1以及第二PMOS管M2；
输入差分对电路包括第三PMOS管M3、第四PMOS管M4、第五PMOS管M5以及第六PMOS管M6；
NMOS电流镜电路包括第七NMOS管M7、第八NMOS管M8、第九NMOS管M9以及第十NMOS管M10；
共源共栅NMOS管包括第十二NMOS管M12以及第十三NMOS管M13；
折叠管包括第十一NMOS管M11以及第十四NMOS管M14；
PMOS共源共栅电流镜包括第十五PMOS管M15、第十六PMOS管M16、第十七PMOS管M17以及第十八PMOS管M18。
在具体实施中，第一PMOS管M1的栅极连接第一偏置电压vb1，第一PMOS管M1的源极连接电源电压，第一PMOS管M1的漏极与第二PMOS管M2的源极耦接；
第二PMOS管M2的栅极连接第二偏置电压vb2，第二PMOS管M2的漏极与第三PMOS管M3的源极、第四PMOS管M4的源极、第五PMOS管M5的源极以及第六PMOS管M6的源极均耦接；第二PMOS管M2的源极与第一PMOS管M1的漏极耦接；
第三PMOS管M3的栅极输入分压反馈电路4输出的分压电压vfb，第三PMOS管M3的漏极与第七NMOS管M7的漏极、第十一NMOS管M11的源极耦接；第三PMOS管M3的源极与第二PMOS管M2的漏极耦接；
第四PMOS管M4的栅极输入分压反馈电路4输出的分压电压vfb，第四PMOS管M4的漏极与第十三NMOS管M13的漏极耦接，第四PMOS管M4的源极与第二PMOS管M2的漏极耦接；
第五PMOS管M5的栅极连接带隙基准电压vbg，第五PMOS管M5的漏极与第十NMOS管M10的漏极、第十四NMOS管M14的源极耦接，第五PMOS管M5的源极与第二PMOS管M2的漏极耦接；
第六PMOS管M6的栅极连接带隙基准电压vbg，第六PMOS管M6的漏极与第十NMOS管M10的漏极、第十四NMOS管M14的源极耦接，第六PMOS管M6的源极与第二PMOS管M2的漏极耦接；
第七NMOS管M7的栅极与第八NMOS管M8的栅极、第五PMOS管M5漏极以及第十二NMOS管M12的漏极耦接，第七NMOS管M7的源极接地，第七NMOS管M7的漏极与第十一NMOS管M11的源极耦接；
第八NMOS管M8的栅极与第五PMOS管M5的漏极、第十二NMOS管M12的漏极耦接，第八NMOS管M8的源极接地，第八NMOS管M8的漏极与第十二NMOS管M12的源极耦接；
第九NMOS管M9的栅极与第十NMOS管M10的栅极、第四PMOS管M4的漏极以及第十三NMOS管M13的漏极耦接，第九NMOS管M9的源极接地，第九NMOS管M9的漏极与第十三NMOS管M13的源极耦接；
第十NMOS管M10的栅极与第四PMOS管M4的漏极、第九NMOS管M9的栅极以及第十三NMOS管M13的漏极耦接，第十NMOS管M10的源极接地；第十NMOS管M10的漏极与第十四NMOS管M14的源极耦接；
第十一NMOS管M11的栅极连接第四偏置电压vb4，第十一NMOS管M11的源极与第七NMOS管M7的漏极、第三PMOS管M3的漏极耦接，第十一NMOS管M11的漏极与第十七PMOS管M17的漏极耦接；
第十二NMOS管M12的栅极连接第四偏置电压vb4，第十二NMOS管M12的漏极与第五PMOS管M5的漏极、第七NMOS管M7的栅极以及第八NMOS管M8的栅极耦接，第十二NMOS管M12的源极与第八NMOS管M8的漏极耦接；
第十三NMOS管M13的栅极连接第四偏置电压vb4，第十三NMOS管M13的漏极与第四PMOS管M4的漏极、第九NMOS管M9的栅极以及第十NMOS管M10的栅极耦接，第十三NMOS管M13的源极第九NMOS管M9的漏极耦接；
第十四NMOS管M14的栅极连接第四偏置电压vb4，第十四NMOS管M14的源极与第十NMOS管M10的漏极耦接，第十四NMOS管M14的漏极与第十八PMOS管M18的漏接耦接，第十四NMOS管M14的漏极为误差放大器1的输出端；
第十五PMOS管M15的栅极与第十六PMOS管M16的栅极、第十七PMOS管M17的漏极耦接，第十五PMOS管M15的源极连接电源电压，第十五PMOS管M15的漏极与第十七PMOS管M17的源极耦接；
第十六PMOS管M16的栅极与第十五PMOS管M15的栅极以及第十七PMOS管M17的漏极耦接，第十六PMOS管M16的源极连接电源电压，第十六PMOS管M16的漏极与第十八PMOS管M18的源极耦接；
第十七PMOS管M17的栅极与第十八PMOS管M18的栅极耦接，且第十七PMOS管M17的栅极与第十八PMOS管M18的栅极的电压均为第三偏置电压vb3。
在具体实施中，缓冲电路2的输入端与误差放大器1的输出端耦接，输出端与PMOS调整晶体管M的栅极耦接。缓冲电路2作为低压差线性稳压电路中间缓冲级，用于对低压差线性稳压器进行阻抗匹配，以隔离误差放大器1的输出阻抗节点与PMOS调整晶体管M的栅极寄生电容节点；以及，在接收到误差放大器1输出的放大后的比较结果后，为放大后的比较结果提供驱动，以将放大后的比较结果输出至PMOS调整晶体管M。
在本发明实施例中，缓冲电路2可以为一级电压跟随器，包括：第十九NMOS管M19、第二十NMOS管M20、第二十一NMOS管M21、第二十二PMOS管M22以及第二十三PMOS管M23，其中：
第十九NMOS管M19的栅极连接第五偏置电压vb5，第十九NMOS管M19的源极接地，第十九NMOS管M19的漏极与第二十NMOS管M20的源极以及第二十一NMOS管M21的源极耦接；
第二十NMOS管M20的栅极与误差放大器1的输出端耦接，第二十NMOS管M20的源极与第十九NMOS管M19的漏极耦接，第二十NMOS管M20的漏极与第二十二PMOS管M22的漏极耦接；
第二十一NMOS管M21的栅极与第二十三PMOS管M23的漏极耦接，第二十一NMOS管M21的源极接地，第二十一NMOS管M21的漏极与第二十三PMOS管M23的漏极耦接；第二十一NMOS管M21的漏极为缓冲电路2的输出端；
第二十二PMOS管M22的栅极与第二十NMOS管M20的漏极以及第二十三PMOS管M23的栅极耦接，第二十二PMOS管M22的源极连接电源，第二十二PMOS管M22的漏极与第二十NMOS管M20的漏极耦接；
第二十三PMOS管M23的栅极与第二十二PMOS管M22的栅极耦接，第二十三PMOS管M23的源极连接电源，第二十三PMOS管M23的漏极与第二十一NMOS管M21的漏极耦接。
在具体实施中，PMOS调整晶体管MPN的栅极与缓冲电路2的输出端耦接，PMOS调整晶体管MPN的源极连接电源，PMOS调整晶体管MPN的漏极为低压差线性稳压电路的输出端且与分压反馈电路4的输入端耦接。
在具体实施中，低压差线性稳压电路还可以包括输出电路5，输出电路5与PMOS调整晶体管MPN的漏接耦接。通过输出电路5，可以减小低压差线性稳压电路输出电压的纹波。同时，输出电路5还可以为低压差线性稳压电路的负反馈环路提供一个高频零点。
在本发明实施例中，输出电路5可以包括串联电阻ESR以及第四电容CL，其中：
串联电阻ESR，第一端与PMOS调整晶体管MPN的漏极耦接，第二端与第四电容CL的第一端耦接；第四电容CL的第二端接地。
在具体实施中，分压反馈电路4连接在PMOS调整晶体管MPN的漏极与地之间，并将分压电压vfb反馈至误差放大器1的第一输入端。
在本发明实施例中，分压反馈电路4可以包括：第一分压电阻Rf1以及第二分压电阻Rf2，其中：
第一分压电阻Rf1的第一端与PMOS调整晶体管MPN的漏极耦接，第二端与第二分压电阻Rf2的第一端耦接；第一分压电阻Rf1的第二端为分压反馈电路4的输出端；
第二分压电阻Rf2的第一端与第一分压电阻Rf1的第二端耦接，第二分压电阻Rf2的第二端接地。
在具体实施中，分压反馈电路4还可以包括第三电容C3，第三电容C3的第一端与PMOS调整晶体管MPN的漏极耦接，第二端与第一分压电阻Rf1的第二端耦接。通过设置第三电容C3，可以降低低压差线性稳压电路中的噪声，提高低压差线性稳压电路的增益裕度。
在具体实施中，补偿电路6的第一端连接电源，第二端与误差放大器1的输出端耦接。通过补偿电路6，可以使得低压差线性稳压电路的带宽内反馈环路只有一个主极点，以保证低压差线性稳压电路的反馈环路的稳定性。
在具体实施中，补偿电路6可以为密勒补偿电路，密勒补偿电路的第一端与误差放大器1的输出端耦接，密勒补偿电路第二端与PMOS调整晶体管MPN的漏极耦接。密勒补偿电路的具体结构可以参照图1所示。
若将密勒补偿电路作为补偿电路，当密勒补偿电路工作在高频段时，密勒补偿电路的补偿电容Cc会把PMOS调整晶体管MPN栅漏近似短接。由于PMOS调整晶体管MPN的栅极电压与源极电压具有较强的跟随作用，所以电源的高然噪声可以直接经过补偿电容Cc传到低压差线性稳压电路的输出端，导致低压差线性稳压电路在高频处(尤其是1MHz附近及以上)的PSRR较低，低压差线性稳压电路的抗中高频电源干扰能力较差，无法为高速高性能的片上系统提供可靠的直流电源。
在本发明实施例中，为解决上述问题，补偿电路6可以为RC零点补偿电路。RC零点补偿电路包括补偿电阻Rz以及补偿电容Cz，其中：补偿电容Cz的第一端连接电源，补偿电容Cz的第二端与补偿电阻Rz的第一端耦接；补偿电阻Rz的第二端与误差放大器1的输出端耦接。
与上述的密勒补偿电路所不同的是，本发明实施例中提供的RC零点补偿电路，可以抵消误差放大器1输出节点vo1的极点，进而使得低压差线性稳压电路处于稳定状态，提高相位裕度，继而有效避免了在高频时将电源干扰引入到输出端，提高了电源纹波抑制比。
发明人研究发现，低压差线性稳压电路的PSRR与误差放大器1的输出节点vo1对电源的干扰相关。vo1对电源的交流阻抗越小，则vo1对电源纹波的跟随越紧密。由于缓冲电路2可以看做是增益近似为1的电压跟随器，缓冲电路2的输出节点vo2跟随误差放大器1的输出节点vo1，因此缓冲电路2的输出节点vo2也是跟随电源纹波变化。相应地，PMOS调整晶体管MPN的栅极电压紧随其源极电压的变化。因此，PMOS调整晶体管MPN的栅-源压差是恒定不变的常量，进而使得输出电压Vo恒定不变，即输出电压Vo不受电源纹波的干扰，PSRR较高。
在本发明实施例中，在低压差线性稳压电路中增加了第一PSRR提升电路6。第一PSRR提升电路7可以包括第一电容C1；第一电容C1的第一端与第十一NMOS管M11的漏极耦接，第一电容C1的第二端与第十一NMOS管M11的源极耦接。
可见，第一电容C1与第十一NMOS管M11是并联关系。根据电容在高频时呈现的短路特性，当频率超过一定值后，第一电容C1可以将第十一NMOS管M11短路，从而减少信号通路对电源纹波干扰信号的阻抗，进而提高低压线性稳压电路在中高频时的电源纹波抑制比。
在具体实施中，在低压差线性稳压电路中还增加了第二PSRR提升电路8。在本发明实施例中，第二PSRR提升电路8可以为第二电容C2。第二电容C2的第一端与第二十二PMOS管M22的栅极以及第二十三PMOS管M23的栅极耦接，第二电容C2的第二端接地。通过第二PSRR提升电路8，可以消除PMOS调整晶体管MPN的寄生栅-漏电容对PSRR的不利影响。
在实际应用中可知，低压差线性稳压电路的驱动能力与PMOS调整晶体管MPN的宽长比成正比。带载能力越大，所需的PMOS调整晶体管MPN的宽度越大，面积也越大。对于PMOS调整晶体管MPN而言，其对应的栅-漏寄生电容与MOS管的面积成正比。在第二十二PMOS管M22的栅极与第二十三PMOS管M23和地之间设置第二电容C2，其等效电路图可以参见图3。
第二十二PMOS管M22是栅-漏短接的低阻器件，由电源纹波Δvdd经由第二十二PMOS管M22、第二电容C2的电流为：ΔI＝Δvdd·sC2；该电流经过第二十三PMOS管M23的镜像达到缓冲电路2的输出节点vo2，在输出级(近似为理想积分器)经PMOS调整晶体管MPN的寄生栅-漏电容Cgd积分产生输出电压为：
Figure BDA0002156108160000121
当-ΔVo＝Δvdd时，也即当C2＝Cgd时，低压差线性稳压电路的纹波能够全部被抵消，PSRR能够大幅提升。
在本发明实施例中，第一偏置电压vb1、第二偏置电压vb2、第三偏置电压vb3、第四偏置电压vb4以及第五偏置电压vb5可以为大小均不相同的电压。在实际应用中，可以根据自身的应用需求，选择相应的电压值，本发明不做赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种低压差线性稳压电路，其特征在于，包括：误差放大器、缓冲电路、PMOS调整晶体管、补偿电路、分压反馈电路、第一PSRR提升电路以及第二PSRR提升电路，其中：
所述误差放大器，第一输入端与所述分压反馈电路的输出端耦接，第二输入端输入基准电压，输出端与所述缓冲电路的输入端耦接；
所述缓冲电路，输出端与所述PMOS调整晶体管的栅极耦接；
所述PMOS调整晶体管，源极连接电源，漏极为所述低压差线性稳压电路的输出端，且与所述分压反馈电路的输入端耦接；
所述补偿电路，第一端连接电源，第二端与所述误差放大器的输出端耦接；
所述第一PSRR提升电路，与所述误差放大器中的一个折叠晶体管并联耦接；
所述第二PSRR提升电路，第一端与所述缓冲电路耦接，第二端接地。
2.如权利要求1所述的低压差线性稳压电路，其特征在于，所述误差放大器包括：尾电流源、输入差分对电路、NMOS电流镜电路、共源共栅NMOS管、折叠管以及PMOS共源共栅电流镜，其中：
所述尾电流源包括第一PMOS管以及第二PMOS管；
所述输入差分对电路包括第三PMOS管、第四PMOS管、第五PMOS管以及第六PMOS管；
所述NMOS电流镜电路包括第七NMOS管、第八NMOS管、第九NMOS管以及第十NMOS管；
所述共源共栅NMOS管包括第十二NMOS管以及第十三NMOS管；
所述折叠管包括第十一NMOS管以及第十四NMOS管；
所述PMOS共源共栅电流镜包括第十五PMOS管、第十六PMOS管、第十七PMOS管以及第十八PMOS管。
3.如权利要求2所述的低压差线性稳压电路，其特征在于，
所述第一PMOS管，栅极连接第一偏置电压，源极连接电源电压，漏极与所述第二PMOS管的源极耦接；
所述第二PMOS管，栅极连接第二偏置电压，漏极与所述第三PMOS管的源极、所述第四PMOS管的源极、所述第五PMOS管的源极以及所述第六PMOS管的源极耦接；
所述第三PMOS管，栅极输入所述分压反馈电路输出的分压电压，漏极与所述第七NMOS管的漏极、所述第十一NMOS管的源极耦接；
所述第四PMOS管，栅极输入所述分压反馈电路输出的分压电压，漏极与所述第十三NMOS管的漏极耦接；
所述第五PMOS管，栅极连接带隙基准电压，漏极与所述第十二NMOS管的漏极耦接；
所述第六PMOS管，栅极连接所述带隙基准电压，漏极与所述第十NMOS管的漏极、第十四NMOS管的源极耦接；
所述第七NMOS管，栅极与所述第八NMOS管的栅极、所述第五PMOS管的漏极以及所述第十二NMOS管的漏极耦接，源极接地，漏极与所述第十一NMOS管的源极耦接；
所述第八NMOS管，栅极与所述第五PMOS管的漏极以及所述第十二NMOS管的漏极耦接，源极接地，漏极与所述第十二NMOS管的源极耦接；
所述第九NMOS管，栅极与所述第十NMOS管的栅极、所述第四PMOS管的漏极以及所述第十三NMOS管的漏极耦接，源极接地，漏极与所述第十三NMOS管的源极耦接；
所述第十NMOS管，栅极与所述第四PMOS管的漏极、所述第九NMOS管的栅极以及所述第十三NMOS管的漏极耦接，源极接地，漏极与所述第十四NMOS管的源极耦接；
所述第十一NMOS管，栅极连接第四偏置电压，漏极与所述第十七PMOS管的漏极耦接；
所述第十二NMOS管的栅极以及所述第十三NMOS管的栅极均连接所述第四偏置电压；
所述第十四NMOS管，栅极连接所述第四偏置电压，漏极与所述第十八PMOS管的漏极耦接；所述第十四NMOS管的漏极为所述误差放大器的输出端；
所述第十五PMOS管，栅极与所述第十六PMOS管的栅极、所述第十七PMOS管的漏极耦接，源极连接电源电压，漏极与所述第十七PMOS管的源极耦接；所述第十六PMOS管，源极连接电源电压，漏极与所述第十八PMOS管的源极耦接；
所述第十七PMOS管，栅极与所述第十八PMOS管的栅极耦接；所述第十七PMOS管的栅极电压与所述第十八PMOS管的栅极电压均为第三偏置电压。
4.如权利要求3所述的低压差线性稳压电路，其特征在于，所述第一PSRR提升电路包括第一电容，其中：
所述第一电容的第一端与所述第十一NMOS管的漏极耦接，第二端与所述第十一NMOS管的源极耦接。
5.如权利要求1所述的低压差线性稳压电路，其特征在于，所述缓冲电路包括：第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二PMOS管以及第二十三PMOS管，其中：
所述第十九NMOS管，栅极连接第五偏置电压，源极接地，漏极与所述第二十NMOS管的源极以及所述第二十一NMOS管的源极耦接；
所述第二十NMOS管，栅极与所述误差放大器的输出端耦接，漏极与所述第二十二PMOS管的漏接耦接；
所述第二十一NMOS管，栅极与所述第二十三PMOS管的漏极耦接，源极与所述第十九NMOS管的漏极以及所述第二十NMOS管的源极耦接，漏极与所述第二十三PMOS管的漏极耦接；所述第二十一NMOS管的漏极为所述缓冲电路的输出端；
所述第二十二PMOS管，栅极与所述第二十NMOS管的漏极耦接，源极连接电源；
所述第二十三PMOS管，栅极与所述第二十二PMOS管的栅极耦接，源极连接电源。
6.如权利要求5所述的低压差线性稳压电路，其特征在于，所述第二PSRR提升电路包括第二电容，其中：
所述第二电容的第一端与所述第二十二PMOS管的栅极以及所述第二十三PMOS管的栅极耦接，第二端接地。
7.如权利要求1所述的低压差线性稳压电路，其特征在于，还包括：输出电路，与所述PMOS调整晶体管的漏极耦接。
8.如权利要求7所述的低压差线性稳压电路，其特征在于，所述输出电路，包括串联电阻和第四电容，其中：
所述串联电阻，第一端与所述PMOS调整晶体管的漏极耦接，第二端与所述第四电容的第一端耦接；
所述第四电容，第二端接地。
9.如权利要求1所述的低压差线性稳压电路，其特征在于，所述分压反馈电路包括：第一分压电阻以及第二分压电阻，其中：
所述第一分压电阻，第一端与所述PMOS调整晶体管的漏极耦接，第二端与所述第二分压电阻的第一端耦接；所述第一分压电阻的第二端为所述分压反馈电路的输出端；
所述第二分压电阻的第二端接地。
10.如权利要求9所述的低压差线性稳压电路，其特征在于，所述分压反馈电路还包括：第三电容，其中：
所述第三电容的第一端与所述PMOS调整晶体管的漏极耦接，第二端与所述第一分压电阻的第二端耦接。
11.如权利要求1所述的低压差线性稳压电路，其特征在于，所述补偿电路为RC零点补偿电路。
12.如权利要求11所述的低压差线性稳压电路，其特征在于，所述RC零点补偿电路包括：补偿电阻以及补偿电容，其中：
所述补偿电容的第一端连接电源，第二端与所述补偿电阻的第一端耦接；
所述补偿电阻的第二端与所述误差放大器的输出端耦接。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113126690A (zh) * 2019-12-31 2021-07-16 圣邦微电子（北京）股份有限公司 一种低压差线性稳压器及其控制电路
CN111525920A (zh) * 2020-05-22 2020-08-11 广州昌钰行信息科技有限公司 Cmos毫米波高速时钟缓冲电路
CN111665893B (zh) * 2020-06-23 2022-02-01 上海安路信息科技股份有限公司 Nmos输出功率管的低压差稳压器
CN112394768B (zh) * 2020-12-03 2022-04-29 南京英锐创电子科技有限公司 稳压器
CN113485519B (zh) * 2021-07-15 2022-11-04 上海艾为电子技术股份有限公司 一种线性稳压供电电路
CN113672016B (zh) * 2021-08-06 2022-01-18 唯捷创芯(天津)电子技术股份有限公司 一种电源抑制电路、芯片及通信终端
CN114253334B (zh) * 2021-12-21 2023-08-18 上海山景集成电路股份有限公司 线性稳压器
CN116360544A (zh) * 2021-12-27 2023-06-30 华为技术有限公司 一种低压差稳压器以及芯片
CN114397937A (zh) * 2021-12-31 2022-04-26 深圳飞骧科技股份有限公司 Ldo电源电路及功率放大器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0259879A2 (en) * 1986-09-10 1988-03-16 Nec Corporation Operational amplifier circuit having wide operating range
CN100481719C (zh) * 2004-07-31 2009-04-22 因特格瑞特科技有限公司 改善线形的差动放大电路以及混频电路
CN102707754A (zh) * 2012-05-30 2012-10-03 昆山锐芯微电子有限公司 低压差线性稳压电路
CN103684286A (zh) * 2012-09-18 2014-03-26 美国博通公司 折叠式共源共栅放大器
CN108494377A (zh) * 2018-04-11 2018-09-04 昆山锐芯微电子有限公司 运算放大器电路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0259879A2 (en) * 1986-09-10 1988-03-16 Nec Corporation Operational amplifier circuit having wide operating range
CN100481719C (zh) * 2004-07-31 2009-04-22 因特格瑞特科技有限公司 改善线形的差动放大电路以及混频电路
CN102707754A (zh) * 2012-05-30 2012-10-03 昆山锐芯微电子有限公司 低压差线性稳压电路
CN103684286A (zh) * 2012-09-18 2014-03-26 美国博通公司 折叠式共源共栅放大器
CN108494377A (zh) * 2018-04-11 2018-09-04 昆山锐芯微电子有限公司 运算放大器电路

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