CN102681582A - 低压差线性稳压电路 - Google Patents

Abstract

一种具有高电源抑制比的低压差线性稳压电路，包括：误差放大器、缓冲电路、PMOS调整晶体管、补偿电路、分压反馈电路和输出电路；误差放大器为新型误差放大器，第五PMOS管的宽长比与第六PMOS管的宽长比的比值、第七PMOS管的宽长比与第八PMOS管的宽长比的比值以及第九NMOS管与第十NMOS管的宽长比的比值均为1：K；K为大于1的整数。改变上述MOS管宽长比之间的比值不仅使误差放大器输出节点对电源的电阻减小，而且电流放大技术把从电流镜低阻点进入的电源干扰进行放大，使误差放大器输出信号中的电源高频小信号干扰不会过分衰减，从而使到达PMOS调整晶体管栅极的电源干扰信号更好地随电源电压变化而变化，提高了电路的电源抑制比。

Description

低压差线性稳压电路

技术领域

本发明涉及集成电路技术领域，特别涉及一种低压差线性稳压电路。

背景技术

低压差线形稳压电路（Low Dropout Regulator，LDO）是降压型直流线性稳压器，随着SOC技术的发展其在计算机、通讯、仪器仪表、消费类电子、摄像监控等行业应用无处不在。虽然与DC-DC开关电压转换器相比，LDO的效率低一些，但是它具有外围元件少、纹波小、噪声低、芯片面积小、电路结构简单等优点，所以LDO在电源管理类芯片中一直占有很大的比重。

随着集成度的提高，越来越多的LDO作为片上系统（System on Chip，SOC）芯片的子模块给某个关键的模块供电而集成到该SOC芯片中，而功能强大的SOC芯片中集成多个LDO模块给不同的模块供电已很普遍了。同时随着SOC系统的工作频率不断提高，其中的数字电路带来电源干扰也越来越严重，这就需要LDO有高速瞬态响应速度、高输出电压控制精度、高电源抑制比（Power Supply Rejection Ratio，PSRR）、低噪声等性能要求。

图1示出了现有的一种LDO电路示意图。参考图1，所述LDO稳压器电路是由误差放大器OP、中间buffer级、PMOS调整晶体管MP、分压反馈网络、输出电路、米勒补偿电路构成的单环负反馈系统。

具体地，所述分压反馈网络包括第一电阻Rf1和第二电阻Rf2。所述第一电阻Rf1和第二电阻Rf2组成分压单元，分压电压VFB被反馈至误差放大器OP的正相输入端。所述误差放大器OP的负相输入端接收基准电压vref。

所述输出电路由等效串联电阻ESR和输出电容C0组成。输出电路不仅可以减小由于负载突变时导致的输出电压纹波，而且还能为系统的负反馈环路提供一个高频零点。

所述米勒补偿电路包括米勒补偿电阻Rc和米勒补偿电容Cc，用于对误差放大器OP输出端的极点和PMOS调整晶体管MP漏极的极点进行补偿，使反馈环路在各种负载条件下都能稳定。

为了保证输出电压Vo的精度及在低频工作时的高PSRR，通常要求误差放大器OP具有较高增益，而高增益导致误差放大器OP的输出节点阻抗很大。这样将使得PSRR的主极点很低，超过该极点后PSRR以20dB/10倍频程快速滚降。

另外，为了让LDO有足够的驱动能力，PMOS调整晶体管的尺寸一般都很大，而大尺寸的调整晶体管本身会有较大的寄生电容（栅漏电容C_gd），这个寄生电容类似米勒电容，会把高频电源干扰传到LDO的输出端，严重恶化LDO电路的高频PSRR。

总之，图1所示的现有技术中的LDO电路的电源抑制比低，抗中高频电源干扰能力差，从而无法为当今一些高速高性能的SOC（如监控摄像头芯片中像素阵列）提供干净可靠的直流电源。

发明内容

本发明解决的问题是提供一种具有高电源抑制比的低压差线性稳压电路，以有效地提高其抗电源干扰能力。

为解决上述问题，本发明提供一种低压差线性稳压电路，包括：误差放大器、缓冲电路、PMOS调整晶体管、补偿电路、分压反馈电路和输出电路；

所述误差放大器，用于将所述分压反馈电路输出的分压电压与基准电压进行比较，并将比较结果放大后输出至所述缓冲电路；

所述缓冲电路，用于进行阻抗匹配以隔离误差放大器的输出阻抗节点与PMOS调整晶体管的栅极寄生电容节点，并在为接收到的比较结果提供驱动后，将所述比较结果输出至PMOS调整晶体管的栅极；

所述PMOS调整晶体管的源极连接电源电压，漏极作为低压差线性稳压电路的输出端；

所述分压反馈电路，用于对所述PMOS调整晶体管漏极的电压进行分压，并将分压电压反馈至误差放大器；

所述输出电路连接所述PMOS调整晶体管的漏极，用于减小输出电压纹波；

所述补偿电路的一端连接电源电压，另一端连接所述误差放大器的输出端，用于对所述低压差线性稳压电路进行补偿以使其稳定；

其中，所述误差放大器包括：尾电流源及输入差分对、PMOS共源共栅电流镜和NMOS恒流源偏置及折叠管；

所述尾电流源及输入差分对包括第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管；所述PMOS共源共栅电流镜包括第五PMOS管、第六PMOS管、第七PMOS管和第八PMOS管；所述NMOS恒流源偏置及折叠管包括第九NMOS管、第十NMOS管、第十一NMOS管和第十二NMOS管；

第一PMOS管的栅极连接第一偏置电压，源极连接电源电压，漏极连接第二PMOS管的源极；第二PMOS管的栅极连接第二偏置电压，漏极连接第三PMOS管和第四PMOS管的源极；第三PMOS管栅极的连接分压反馈电路输出的分压电压，漏极连接第十一NMOS管的漏极；第四PMOS管的栅极连接基准电压；漏极连接第十二NMOS管的漏极；第五PMOS管和第六PMOS管的栅极均连接第七PMOS管的漏极，第五PMOS管和第六PMOS管的源极连接电源电压，第五PMOS管的漏极连接第七PMOS管的源极；第六PMOS管的漏极连接第八PMOS管的源极；第七PMOS管和第八PMOS管的栅极均连接第二偏置电压，第七PMOS管的漏极连接第九NMOS管的漏极；第八PMOS管的漏极连接第十NMOS管的漏极，并作为所述误差放大器的输出端；第九NMOS管和第十管的栅极均连接第三偏置电压，第九NMOS管的源极连接第十一NMOS管的漏极，第十NMOS管的源极连接第十二NMOS管的漏极；第十一NMOS管和第十二NMOS管的栅极均接第四偏置电压，源极均接地GND；

所述第五PMOS管的宽长比与第六PMOS管的宽长比的比值、所述第七PMOS管的宽长比与第八PMOS管的宽长比的比值以及所述第九NMOS管与第十NMOS管的宽长比的比值均为1：K；其中，K为大于1的整数。

可选地，所述第五PMOS管的宽长比与第六PMOS管的宽长比的比值、所述第七PMOS管的宽长比与第八PMOS管的宽长比的比值以及所述第九NMOS管与第十NMOS管的宽长比的比值均为1：31；所述第十一NMOS管的宽长比与第十二NMOS管的宽长比的比值为7：22。

可选地，所述低压差线性稳压电路还包括第一前馈电容，所述第一前馈电容的一端连接所述第九NMOS管的源极，另一端连接所述第九NMOS管的漏极。

可选地，所述缓冲电路包括：第十三PMOS管和第十四PMOS管；

所述第十三PMOS管的源极连接电源电压，栅极连接第一偏置电压，漏极连接第十四PMOS管的源极，并作为所述缓冲电路的输出端；

所述第十四PMOS管的漏极接地，栅极连接误差放大器的输出端。

可选地，所述分压反馈电路包括：第一分压电阻和第二分压电阻；所述第一分压电阻的第一端连接所述PMOS调整晶体管的漏极，第二端连接第二分压电阻的第一端，并作为所述分压反馈电路的输出端输出分压电压；所述第二分压电阻的第二端接地。

可选地，所述分压反馈电路还包括第一电容，所述第一电容的一端连接所述PMOS调整晶体管的漏极，另一端连接第一分压电阻的第二端。

可选地，所述输出电路包括：等效串联电阻和输出电容；所述等效串联电阻的一端连接所述PMOS调整晶体管的漏极，另一端连接输出电容的一端；所述输出电容的另一端接地。

可选地，所述补偿电路包括：补偿电阻和补偿电容；所述补偿电容的一端连接电源电压，另一端连接所述补偿电阻的一端；所述补偿电阻的另一端连接误差放大器的输出端。

可选地，所述低压差线性稳压电路还包括：前馈电路和负载电流检测电路；

所述负载电流检测电路连接所述PMOS调整晶体管的栅极和前馈电路，用于检测负载电流，并基于负载电流的变化输出控制信号控制所述前馈电路的导通；

所述前馈电路的输入端连接所述误差放大器中第四PMOS管的漏极，控制端连接所述负载电流检测电路，输出端连接所述PMOS调整晶体管的栅极；所述前馈电路用于接收所述负载电流检测电路输出的控制信号，并在导通时将所述第四PMOS管漏极输出的信号输出至所述PMOS调整晶体管的栅极。

可选地，所述前馈电路包括：第十五PMOS管和第二前馈电容；所述第十五PMOS管的栅极连接所述负载电流检测电路的输出端，源极连接所述PMOS调整晶体管的栅极，漏极连接所述第二前馈电容的一端；所述第二前馈电容的另一端连接所述第四PMOS管的漏极。

可选地，所述负载电流检测电路包括：第十六PMOS管、第十七NMOS管、第十八NMOS管和第十九PMOS管；

所述第十六PMOS管的栅极连接第一偏置电压，源极连接电源电压，漏极连接所述第十七NMOS管的漏极，并作为所述负载电流检测电路的输出端；

所述第十七NMOS管的源极接地，栅极连接第十八NMOS管的栅极；

所述第十八NMOS管的源极接地，栅极与漏极相连并连接至第十九PMOS管的漏极；

所述第十九PMOS管的源极连接电源电压，栅极连接所述PMOS调整晶体管的栅极。

与现有技术相比，本发明技术方案至少具有以下优点：

误差放大器中第五PMOS管的宽长比与第六PMOS管的宽长比的比值、所述第七PMOS管的宽长比与第八PMOS管的宽长比的比值以及所述第九NMOS管与第十NMOS管的宽长比的比值均为1：K，且K为大于1的整数。这样，共源共栅电流镜中两路电流比例不再是1：1，不仅使得误差放大器输出节点对电源电压的电阻减小，而且由于电流放大技术（放大K倍）把从电流镜低阻点进入的电源干扰进行放大，因此使得误差放大器输出信号中包含的电源高频小信号干扰成分不会过分衰减，最后到达PMOS调整晶体管栅极的电源干扰信号能更好地随着电源电压变化而变化，进而使得低压差线性稳压电路的输出电压与电源电压的波动无关，这样，就提高了本技术方案中低压差线性稳压电路的电源抑制比。

可选方案中，所述低压差线性稳压电路还包括负载电流检测电路和前馈电路，所述负载电流检测电路用于检测负载电流的大小，并基于检测结果控制所述前馈电路的导通。所述前馈电路在导通后直接将误差放大器的输出结果输出至PMOS调整晶体管的栅极。也就是说，在负载电流变大后，误差放大器的输出结果可以跳过缓冲电路，而直接被传输至PMOS调整晶体管的栅极。这样就缩短了误差放大器的输出结果至PMOS调整晶体管的传输路径，从而可以减小到达所述PMOS调整晶体管栅极的电源干扰信号的衰减，进而提高该电路的电源抑制比。

可选方案中，所述低压差线性稳压电路还包括第一前馈电容，所述第一前馈电容的一端连接第九NMOS管的源极，另一端连接第九NMOS管的漏极。所述第一前馈电容可以在高频时直接将所述第九NMOS管短路掉，从而减小了信号通路对电源的阻抗，进而可以提高本发明低压差线性稳压电路在高频时的电源抑制比。

可选方案中，本发明采用RC零点补偿电路来替代现有技术中的米勒补偿电路。从而避免了现有技术中米勒补偿电路中的电容在高频时直接将电源干扰引入到LDO的输出端而恶化其电源抑制比的缺点，进而进一步提高了本发明低压差线性稳压电路的电源抑制比。

附图说明

图1是现有的一种LDO电路的示意图；

图2是本发明低压差线性稳压电路一实施方式的示意图；

图3是本发明低压差线性稳压电路一实施例的示意图；

图4是本发明低压差线性稳压电路在10mA负载情况下的增益相位曲线图；

图5是本发明低压差线性稳压电路在100mA负载情况下的增益相位曲线图；

图6是本发明低压差线性稳压电路在100mA负载下的电源抑制比特性图；

图7是本发明低压差线性稳压电路在10mA负载下的电源抑制比特性图；

图8是本发明低压差线性稳压电路在电源电压（VDDA）为3.3V时的负载调整率特性图；

图9是本发明低压差线性稳压电路在100mA负载下的线性调整率特性图。

具体实施方式

正如背景技术中所述，现有技术中的LDO电路抗电源干扰的能力差、电源抑制比低，不能为当前许多高速高性能的SOC提供干净可靠的直流电源。

本发明技术方案中，误差放大器的第五PMOS管的宽长比与第六PMOS管的宽长比的比值、所述第七PMOS管的宽长比与第八PMOS管的宽长比的比值以及所述第九NMOS管与第十NMOS管的宽长比的比值均为1：K，且K为大于1的整数。通过改变上述MOS管的宽长比之间的比值而有效地提高了本技术方案中低压差线性稳压电路的电源抑制比。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。

图2示出了本发明低压差线性稳压电路一实施方式的示意图。参考图2，所述低压差线性稳压电路包括：误差放大器10、缓冲电路20、PMOS调整晶体管MP1、补偿电路50、分压反馈电路60和输出电路70。

所述误差放大器10用于将所述分压反馈电路60输出的分压电压Vfb与基准电压Vbg进行比较，并将比较结果放大后输出至所述缓冲电路20。

具体地，所述误差放大器10包括：尾电流源及输入差分对101、PMOS共源共栅电流镜102和NMOS恒流源偏置及折叠管103。

其中，尾电流源及输入差分对101由第一PMOS管M1、第二PMOS管M2、第三PMOS管M3和第四PMOS管M4构成；PMOS共源共栅电流镜102由第五PMOS管M5、第六PMOS管M6、第七PMOS管M7和第八PMOS管M8构成；NMOS恒流源偏置及折叠管103由第九NMOS管M9、第十NMOS管M10、第十一NMOS管M11和第十二NMOS管M12构成。

第一PMOS管M1的栅极连接第一偏置电压Vb1，源极连接电源电压VDDA，漏极连接第二PMOS管M2的源极。

第二PMOS管M2的栅极连接第二偏置电压Vb2，漏极连接第三PMOS管M3和第四PMOS管M4的源极。

第三PMOS管M3栅极连接分压反馈电路60输出的分压电压Vfb，漏极连接第十一NMOS管M11的漏极。

第四PMOS管M4的栅极连接基准电压Vbg，所述基准电压Vbg与电源电压VDDA、温度及工艺都无关；漏极连接第十二NMOS管M12的漏极。

第五PMOS管M5和第六PMOS管M6的栅极均连接第七PMOS管M7的漏极，第五PMOS管M5和第六PMOS管M6的源极连接电源电压VDDA，第五PMOS管M5的漏极连接第七PMOS管M7的源极；第六PMOS管M6的漏极连接第八PMOS管M8的源极。

第七PMOS管M7和第八PMOS管M8的栅极均连接第二偏置电压Vb2，第七PMOS管M7的漏极连接第九NMOS管M9的漏极。

第八PMOS管M8的漏极连接第十NMOS管M10的漏极，并作为所述误差放大器10的输出端。

第九NMOS管M9和第十NMOS管M10的栅极均连接第三偏置电压Vb3，第九NMOS管M9的源极连接第十一NMOS管M11的漏极，第十NMOS管M10的源极连接第十二NMOS管M12的漏极。

第十一NMOS管M11和第十二NMOS管M12的栅极均连接第四偏置电压Vb4，源极均接地GND。

在本实施方式中，所述第五PMOS管M5的宽长比与第六PMOS管M6的宽长比的比值、所述第七PMOS管M7的宽长比与第八PMOS管M8的宽长比的比值以及所述第九NMOS管M9与第十NMOS管M10的宽长比的比值均为1：K；其中，K为大于1的整数。

发明人通过研究发现LDO电路的电源抑制比与误差放大器输出节点对电源电压VDDA的阻抗相关。

现有技术中LDO电路的误差放大器通常为折叠式共源共栅放大器，具体电路结构与本发明中误差放大器的结构相类似，不同之处仅在于：PMOS共源共栅电流镜中两路MOS管的电流比例为1：1，NMOS恒流源偏置及折叠管中两路MOS管的电流比例也为1：1。

传统的折叠式共源共栅放大器的PMOS共源共栅电流镜102、NMOS恒流源偏置及折叠管103的左右两路是对称的，也就是说，第五PMOS管M5、第六PMOS管M6、第七PMOS管M7、第八PMOS管M8、第九NMOS管M9、第十NMOS管M10、第十一NMOS管M11和第十二NMOS管M12的尺寸完全一样，从而使左右两路MOS管中的电流也一样。

这种电流比例为1：1的误差放大器输出节点对电源电压VDDA的电阻为

$r_{1\→\mathrm{vdda}}\≅g_{m8}\·r_{o8}\·r_{o6}---\left(1\right)$

上式中r_1→vdda表示误差放大器输出节点对电源VDDA看到的电阻，g_m8、r_o8、r_o6分别表示第八PMOS管M8的跨导、第八PMOS管M8输出电阻、第六PMOS管M6输出电阻。由于

$g_m={\mathrm{\μ}}_p\·C_{\mathrm{ox}}\frac{W}{L}(V_{\mathrm{gs}}-V_{\mathrm{thp}})---\left(2\right)$

$r_o=\frac{1}{\mathrm{\λI}}---\left(3\right)$

上述公式（2）和（3）中，μ_p、C_ox、W、L、V_thp、λ分别表示MOS管的迁移率、单位面积的栅氧电容、沟道宽度、沟道长度、阈值电压、沟道长度调制系数。

根据公式（1）~（3）可知，r_1→vdda很大，一般超过兆欧级。电源高频小信号干扰(或者说噪声)v_n通过第六PMOS管M6管和二极管连接的第五PMOS管M5管分别进入误差放大器。

由于r_1→vdda很大，通过第六PMOS管M6管进入误差放大器的电源高频小信号干扰几乎全部被衰减而无法到达误差放大器的输出端。而通过低阻连接的第五PMOS管M5管进入的电源高频小信号干扰v_n变成对应的小信号电流g_m5v_n，再经过第五PMOS管M5和第六PMOS管M6两路1：1的电流镜传递到误差放大器的输出端；最后再经过中间buffer级后会有一定程度的衰减，而且随着频率的升高衰减越多。

所以到达PMOS调整晶体管MP1的栅极信号电压无法跟踪电源（即PMOS调整晶体管MP1的源极）电压VDDA的变化，也就是说，PMOS调整晶体管MP1管的栅源电压V_gs不恒定（或者说电源电压VDDA到PMOS调整晶体管MP1的栅极电压的增益不为1），有一个差值Δv_gs。

所述差值Δv_gs是电源电压VDDA干扰v_n的函数(Δv_gs(v_n))。电源干扰v_n的频率越高，Δv_gs(v_n)越大，LDO输出电压Vout就随着电源电压VDDA的抖动而波动，导致其电源抑制比（PSRR）在中高频处快速下降至很低。

另一方面，很大的r_1→vdda数值也导致误差放大器的输出极点位于较低的频率，PSRR同样受到该极点影响。这是因为，该极点频率越低，PSRR下降的就越早。一般该极点都在1KHz附近，所以PSRR就在1KHz处即以20dB/10倍频程滚降。

受上述两方面影响，使用普通的折叠式共源共栅放大器作为误差放大器的LDO的PSRR在中高频段（100K～10MHz）下降严重，在1MHz频率附近大多都低于20dB，特别是在负载电流较大时。

发明人基于上述研究，对本发明LDO电路采用的误差放大器进行了调整，打破了现有技术中折叠式共源共栅放大器中共源共栅左右两路电流1：1的比例，将共源共栅电流镜比例设为1：K（K为大于1的整数），具体的电流比例可以根据具体应用要求而设定。

由于流过MOS管的电流与MOS管的尺寸（或者说宽长比）成正比例关系，因此较佳地，可以将图3中所示的第五PMOS管M5的宽长比与第六PMOS管M6的宽长比之间的比值设置为1：31；将第七PMOS管M7的宽长比与第八PMOS管M8的宽长比之间的比值设置为1：31；将第九NMOS管M9的宽长比与第十NMOS管M10的宽长比之间的比值也设置为1：31；将第十一NMOS管M11的宽长比与第十二NMOS管M12的宽长比之间的比值设置为7：22。

当然，上述关于各MOS管的宽长比之间的比值的设定仅为举例说明，其不应限制本发明的保护范围。

在本发明中，根据公式（1）~（3）可知，r_1→vdda将会随之减小K倍。电源高频小信号干扰v_n分别从第六PMOS管M6管和二极管连接的第五PMOS管M5管进入误差放大器，由第六PMOS管M6管进入的干扰量会增大K倍；由低阻的第五PMOS管M5管进入的干扰量变成小信号电流g_m5v_n，再经第六PMOS管M6镜像放大K倍变成K·g_m5v_n。

因此出现在误差放大器输出节点的电源高频小信号干扰就不会有过多的衰减，最后到达PMOS调整晶体管MP1栅极的干扰信号就会更好地随电源电压VDDA变化而变化，即Δv_gs≈0。

PMOS调整晶体管MP1的栅源电压V_gs也就会趋于恒定而与电源电压VDDA的相关性减弱K倍（也就是说，电源电压VDDA到PMOS调整晶体管MP1的栅极电压的增益接近1）。

LDO输出电压Vout就与VDDA的波动v_n无关，LDO输出电压的PSRR在中高频段就会得以提高。同理，也由于r_1→vdda的下降，误差放大器的输出节点对应的极点频率有一定的升高，从而使得PSRR开始滚降点得以向高频推移，从而进一步提高了LDO的PSRR。

另外，本发明误差放大器10由于使用了1：K的共源共栅电流镜，误差放大器的slew rate（转换速率）得到很大提高，这使得在负载电流瞬间大突变时对误差放大器10输出节点的寄生电容充放电速度得到加快，因此新型折叠式共源共栅误差放大器的发明不仅提高了LDO电路的电源抑制比而且还提高了LDO电路的瞬态响应速度。

继续参考图2，所述缓冲电路20，用于对所述低压差线性稳压电路进行阻抗匹配以隔离误差放大器10的输出阻抗节点与PMOS调整晶体管MP1的栅极寄生电容节点，并在为接收到的比较结果提供驱动后，将所述比较结果输出至PMOS调整晶体管MP1的栅极。

具体地，参考图3，所述缓冲电路20为源极跟随器，包括：第十三PMOS管M13和第十四PMOS管M14。

所述第十三PMOS管M13的源极连接电源电压VDDA，栅极连接第一偏置电压Vb1，漏极连接第十四PMOS管M14的源极，并作为所述缓冲电路20的输出端。所述第十四PMOS管M14的漏极接地GND，栅极连接误差放大器10的输出端，即第八PMOS管M8的漏极。

在本实施例中，所述缓冲电路20作为低压差线性稳压电路的中间缓冲级，主要用于提供较好的阻抗匹配以及为PMOS调整晶体管MP1提供较大的驱动能力。所述缓冲电路20与现有技术低压差线性稳压电路的中间buffer级相类似，故在此不再赘述。

所述PMOS调整晶体管MP1的源极连接电源电压VDDA，漏极作为所述低压差线性稳压电路的输出端。

所述输出电路70用于减小输出电压Vout的纹波。

具体地，所述输出电路70包括输出电容CL和等效串联电阻RL。所述等效串联电阻RL的一端连接所述PMOS调整晶体管MP1的漏极，另一端连接所述输出电容CL的一端；所述输出电容CL的另一端接地GND。

与图1中所示的输出电路相类似，本实施方式中输出电路70不仅可以减小由于负载突变时导致的输出电压纹波，而且还能为系统的负反馈环路提供一个高频零点。

所述分压反馈电路60连接在所述PMOS调整晶体管MP1的漏极和地GND之间，并将分压电压Vfb反馈至误差放大器10的一端（即图2中所示的第三PMOS管M3的栅极）。

具体地，所述分压反馈电路60为分压单元，包括：第一分压电阻R1和第二分压电阻R2。

所述第一分压电阻R1的第一端连接所述PMOS调整晶体管MP1的漏极；第二端连接第二分压电阻R2的第一端，并作为所述分压反馈电路60的输出端，将分压电压Vfb反馈至误差放大器10。具体地，在本实施例中，所述分压电压Vfb被误差放大器10中第三PMOS管M3的栅极接收。所述第二分压电阻R2的第二端接地。

所述分压反馈电路60的结构与工作原理与图1所示的反馈网络相类似，故在此不再赘述。

继续参考图2，在本实施方式中，所述分压反馈电路60还包括第一电容C3。所述第一电容C3的一端连接所述PMOS调整晶体管MP1的漏极，另一端连接第一分压电阻R1的第二端。所述第一电容C3可以用于降低电路中的噪声，并提高电路的增益裕度。

所述补偿电路50的第一端连接电源电压VDDA，另一端连接误差放大器10的输出端。

具体地，图2所示的低压差线性稳压电路存在两个靠得比较近的极点，一个极点位于误差放大器10的输出端，另一个极点位于该电路的输出端，即所述PMOS调整晶体管MP1的漏极。所述补偿电路50的作用在于使得系统的带宽内反馈环路只有一个主极点，以保证在各种条件下反馈环路都是稳定的。

所述补偿电路50可以是米勒补偿电路。与图1中所示的结构与连接方式相类似，所述米勒补偿电路的一端连接误差放大器10的输出端，另一端连接PMOS调整晶体管MP1的漏极，其工作原理为本领域技术人员所熟知，故在此不再赘述。

但是，发明人通过研究发现，图1所示的是米勒补偿电路工作在高频段时，所述米勒补偿电容Cc会把PMOS调整晶体管MP的栅漏近似短接，而所述PMOS调整晶体管MP1的栅极电压与源极电压（即电源电压VDDA）又有较强的跟随作用，所以电源的干扰噪声可以直接经过米勒补偿电容Cc传到低压差线性稳压电路的输出端。这样就导致传统的LDO在高频处（尤其是1MHz附近及以上）的PSRR很低，从而使得图1所示LDO电路的抗中高频电源干扰能力很差，无法为当今一些高速高性能能SOC（如监控摄像头芯片中像素阵列）提供干净可靠的直流电源。

较佳地，所述补偿电路50还可以为零点补偿电路。参考图3所示，所述补偿电路50包括补偿电阻Rz和补偿电容Cz。所述补偿电容Cz的一端连接电源电压VDDA，另一端连接所述补偿电阻Rz的一端，所述补偿电阻Rz的另一端连接误差放大器10的输出端，即第八PMOS管M8的漏极。

与米勒补偿电路不同，图3所示的零点补偿电路的作用在于抵消误差放大器10输出端的极点，进而使电路处于稳定状态，提高电路的相位裕度。采用图3所示的零点补偿电路有效地避免了在高频时将电源干扰直接引入电路输出端的缺陷，从而提高了电路的电源抑制比。

继续参考图2，本实施方式中，所述低压差线性稳压电路还可以包括负载电流检测电路40和前馈电路30。

所述负载电流检测电路40连接所述PMOS调整晶体管MP1的栅极和前馈电路30，用于检测负载电流，并基于负载电流的变化输出控制信号控制所述前馈电路30的导通。

所述前馈电路30的输入端连接所述误差放大器10中第四PMOS管M4的漏极，控制端连接所述负载电流检测电路40，输出端连接所述PMOS调整晶体管MP1的栅极。所述前馈电路30用于接收所述负载电流检测电路40输出的控制信号，并在导通时将所述第四PMOS管M4漏极输出的信号输出至所述PMOS调整晶体管MP1的栅极。

具体地，所述前馈电路30随着负载电流的变大而导通，当所述前馈电路30导通后，其将直接将第四PMOS管漏极输出的结果中的高频成分输出至PMOS调整晶体管MP1，从而使得第四PMOS管漏极输出的比较结果绕过缓冲电路20。这样，可以减小到达所述PMOS调整晶体管MP1栅极的电源干扰信号的衰减，进而提高本发明低压差线性稳压电路在大电流负载时的高频电源抑制比。

图3示出了本发明低压差线性稳压电路一实施例的示意图。参考图3，在本实施例中，所述负载电流检测电路40包括第十六PMOS管M16、第十七NMOS管M17、第十八NMOS管M18和第十九PMOS管M19。

所述第十六PMOS管的栅极连接第一偏置电压Vb1，源极连接电源电压VDDA，漏极连接所述第十七NMOS管M17的漏极。

所述第十七NMOS管M17的源极接地，栅极连接第十八NMOS管M18的栅极。

所述第十八NMOS管M18的源极接地，栅极与漏极相连并连接至第十九PMOS管M19的漏极。

所述第十九PMOS管M19的源极连接电源电压VDDA，栅极连接所述PMOS调整晶体管MP1的栅极。

继续参考图3，所述前馈电路30包括第十五PMOS管M15和第二前馈电容C2。所述第十五PMOS管M15的栅极连接所述第十六PMOS管M16的漏极，源极连接所述PMOS调整晶体管MP1的栅极，漏极连接所述第二前馈电容C2的一端。所述第二前馈电容C2的另一端连接误差放大器10中第四PMOS管M4的漏极。

本实施例中，所述前馈电路30与缓冲电路20（源极跟随器）并联。所述前馈电路30中的第十五PMOS管M15在负载电流逐渐变大时导通，并且所述第二前馈电容C2在高频时会呈现短路特性，从而可以将第四PMOS管漏极输出的结果直接输出至PMOS调整晶体管MP1的栅极，而不用再经过缓冲电路20。这样可以大大缩短信号传递路径，从而减小了到达所述PMOS调整晶体管MP1栅极的电源干扰信号的衰减，因此可以提高LDO电路在大电流负载时的高频电源抑制比。

参考图2和图3，在其他实施例中，所述低压差线性稳压电路还可以包括第一前馈电容C1，所述第一前馈电容C1的一端连接误差放大器10中第九NMOS管M9的漏极，另一端连接第九NMOS管M9的源极。

所述第一前馈电容C1与所述第九NMOS管M9并联，其在高频时会呈现出短路特性，也就是说，当LDO电路工作在高频时所述第一前馈电容C1会将所述第九NMOS管M9短路掉，从而减小信号通路对电源电压VDDA的阻抗，进而提高了LDO电路在中小负载时的电源抑制比。

发明人对本发明的低压差线性稳压电路基于韩国Dongbu 0.18μm CIS工艺进行了实验仿真，具体地仿真结果如图4~图9所示。

图4是本发明低压差线性稳压电路在10mA负载情况下的增益相位曲线图。其中，输出电路70中的等效串联电阻RL的阻值为0.1Ω。

参考图4中所示的N0~N3点可以得出，本发明技术方案的低压差线性稳压电路在负载电流IL为10mA的情况下的相位裕度为77.88deg，增益裕度为-36.32dB。

图5是本发明低压差线性稳压电路在100mA负载情况下的增益相位曲线图。其中，输出电路70中的等效串联电阻RL的阻值为0.1Ω。

参考图5中所示的N4~N7点可以得出，本发明技术方案的低压差线性稳压电路在负载电流IL为100mA的情况下的相位裕度为76.53deg，增益裕度为-22.59dB。

通过图4和图5可以看出，本发明技术方案的低压差线性稳压电路的增益裕度和相位裕度很大，从而可以保证电路的性能稳定。

图6是本发明低压差线性稳压电路在100mA负载下的电源抑制比特性图。

参考图6的N8点~N11点，当本发明技术方案的低压差线性稳压电路的工作频率在1KHz时，其电源抑制比（PSRR）为-120.0dB；在100KHz时，其电源抑制比为-101.4dB；在1MHz时，其电源抑制比为-63.7dB；在10MHz时，其电源抑制比为-34.27dB。

图7是本发明低压差线性稳压电路在10mA负载下的电源抑制比特性图。

参考图7的N12点~N15点，当本发明低压差线性稳压电路的工作频率在1KHz时，其电源抑制比为-102.1dB；在100KHz时，其电源抑制比为-66.23dB；在1MHz时，其电源抑制比为-63.17dB；在10MHz时，其电源抑制比为-52.54dB。

由图6和图7可以看出，本发明技术方案的低压差线性稳压电路在1KHz~10MHz频率内的电源抑制比都比较高，从而提高了本发明LDO电路在中高频时的性能。

图8是本发明低压差线性稳压电路在电源电压（VDDA）为3.3V时的负载调整率特性图。

参考图8中的N16点，当负载电流IL从0mA变为100mA时，本发明技术方案中低压差线性稳压电路的输出电压的变化值非常小，大约只有58.6μV。换句话说，本发明技术方案中低压差线性稳压电路在电源电压（VDDA）为3.3V时的负载调整率为0.586μV/mA。

图9是本发明低压差线性稳压电路在100mA负载下的线性调整率特性图。

参考图9中所示的N17点和N18点可知，当输入电压从3.2V变化到3.7V时，输出电压变化了50.3μV，即本发明的LDO的线性调整率为0.1006mv/V。这说明，本发明技术方案中低压差线性稳压电路的线性调整率非常好。

由上述仿真结果可得到本发明技术方案的低压差线性稳压电路的主要性能指标。为了更加清楚、显著的表现本发明电路的性能优势，发明人还将本发明与相关LDO设计进行比较，如表1所示。

其中第三列为本发明的主要性能指标，第一列为Mohammad Al-Shyoukh等人采用米勒补偿和缓冲级输出阻抗衰减技术设计的性能指标，第二列为KaeWong等人采用四级放大器和米勒补偿设计的性能指标。通过对比可知本发明在电源抑制比（PSRR）、负载调整率、线性调整率等方面都有显著的提高。

表1

通过表1中的对比可以看出，本发明技术方案的低压差线性稳压电路在电源抑制比（PSRR）、负载调整率、线性调整率等方面都有显著的提高。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (11)

1.一种低压差线性稳压电路，其特征在于，包括：误差放大器、缓冲电路、PMOS调整晶体管、补偿电路、分压反馈电路和输出电路；

所述误差放大器，用于将所述分压反馈电路输出的分压电压与基准电压进行比较，并将比较结果放大后输出至所述缓冲电路；

所述缓冲电路，用于进行阻抗匹配以隔离误差放大器的输出阻抗节点与PMOS调整晶体管的栅极寄生电容节点，并在为接收到的比较结果提供驱动后，将所述比较结果输出至PMOS调整晶体管的栅极；

所述PMOS调整晶体管的源极连接电源电压，漏极作为低压差线性稳压电路的输出端；

所述分压反馈电路，用于对所述PMOS调整晶体管漏极的电压进行分压，并将分压电压反馈至误差放大器；

所述输出电路连接所述PMOS调整晶体管的漏极，用于减小输出电压纹波；

所述补偿电路的一端连接电源电压，另一端连接所述误差放大器的输出端，用于对所述低压差线性稳压电路进行补偿以使其稳定；

其中，所述误差放大器包括：尾电流源及输入差分对、PMOS共源共栅电流镜和NMOS恒流源偏置及折叠管；

所述尾电流源及输入差分对包括第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管；所述PMOS共源共栅电流镜包括第五PMOS管、第六PMOS管、第七PMOS管和第八PMOS管；所述NMOS恒流源偏置及折叠管包括第九NMOS管、第十NMOS管、第十一NMOS管和第十二NMOS管；

第一PMOS管的栅极连接第一偏置电压，源极连接电源电压，漏极连接第二PMOS管的源极；第二PMOS管的栅极连接第二偏置电压，漏极连接第三PMOS管和第四PMOS管的源极；第三PMOS管栅极的连接分压反馈电路输出的分压电压，漏极连接第十一NMOS管的漏极；第四PMOS管的栅极连接基准电压；漏极连接第十二NMOS管的漏极；第五PMOS管和第六PMOS管的栅极均连接第七PMOS管的漏极，第五PMOS管和第六PMOS管的源极连接电源电压，第五PMOS管的漏极连接第七PMOS管的源极；第六PMOS管的漏极连接第八PMOS管的源极；第七PMOS管和第八PMOS管的栅极均连接第二偏置电压，第七PMOS管的漏极连接第九NMOS管的漏极；第八PMOS管的漏极连接第十NMOS管的漏极，并作为所述误差放大器的输出端；第九NMOS管和第十管的栅极均连接第三偏置电压，第九NMOS管的源极连接第十一NMOS管的漏极，第十NMOS管的源极连接第十二NMOS管的漏极；第十一NMOS管和第十二NMOS管的栅极均接第四偏置电压，源极均接地GND；

所述第五PMOS管的宽长比与第六PMOS管的宽长比的比值、所述第七PMOS管的宽长比与第八PMOS管的宽长比的比值以及所述第九NMOS管与第十NMOS管的宽长比的比值均为1：K；其中，K为大于1的整数。

2.如权利要求1所述的低压差线性稳压电路，其特征在于，所述第五PMOS管的宽长比与第六PMOS管的宽长比的比值、所述第七PMOS管的宽长比与第八PMOS管的宽长比的比值以及所述第九NMOS管与第十NMOS管的宽长比的比值均为1：31；所述第十一NMOS管的宽长比与第十二NMOS管的宽长比的比值为7：22。

3.如权利要求1所述的低压差线性稳压电路，其特征在于，所述低压差线性稳压电路还包括第一前馈电容，所述第一前馈电容的一端连接所述第九NMOS管的源极，另一端连接所述第九NMOS管的漏极。

4.如权利要求1所述的低压差线性稳压电路，其特征在于，所述缓冲电路包括：第十三PMOS管和第十四PMOS管；

所述第十三PMOS管的源极连接电源电压，栅极连接第一偏置电压，漏极连接第十四PMOS管的源极，并作为所述缓冲电路的输出端；

所述第十四PMOS管的漏极接地，栅极连接误差放大器的输出端。

5.如权利要求1所述的低压差线性稳压电路，其特征在于，所述分压反馈电路包括：第一分压电阻和第二分压电阻；所述第一分压电阻的第一端连接所述PMOS调整晶体管的漏极，第二端连接第二分压电阻的第一端，并作为所述分压反馈电路的输出端输出分压电压；所述第二分压电阻的第二端接地。

6.如权利要求5所述的低压差线性稳压电路，其特征在于，所述分压反馈电路还包括第一电容，所述第一电容的一端连接所述PMOS调整晶体管的漏极，另一端连接第一分压电阻的第二端。

7.如权利要求1所述的低压差线性稳压电路，其特征在于，所述输出电路包括：等效串联电阻和输出电容；所述等效串联电阻的一端连接所述PMOS调整晶体管的漏极，另一端连接输出电容的一端；所述输出电容的另一端接地。

8.如权利要求1所述的低压差线性稳压电路，其特征在于，所述补偿电路包括：补偿电阻和补偿电容；所述补偿电容的一端连接电源电压，另一端连接所述补偿电阻的一端；所述补偿电阻的另一端连接误差放大器的输出端。

9.如权利要求1所述的低压差线性稳压电路，其特征在于，所述低压差线性稳压电路还包括：前馈电路和负载电流检测电路；

所述负载电流检测电路连接所述PMOS调整晶体管的栅极和前馈电路，用于检测负载电流，并基于负载电流的变化输出控制信号控制所述前馈电路的导通；

所述前馈电路的输入端连接所述误差放大器中第四PMOS管的漏极，控制端连接所述负载电流检测电路，输出端连接所述PMOS调整晶体管的栅极；所述前馈电路用于接收所述负载电流检测电路输出的控制信号，并在导通时将所述第四PMOS管漏极输出的信号输出至所述PMOS调整晶体管的栅极。

10.如权利要求9所述的低压差线性稳压电路，其特征在于，所述前馈电路包括：第十五PMOS管和第二前馈电容；所述第十五PMOS管的栅极连接所述负载电流检测电路的输出端，源极连接所述PMOS调整晶体管的栅极，漏极连接所述第二电容的一端；所述第二前馈电容的另一端连接所述第四PMOS管的漏极。

11.如权利要求9所述的低压差线性稳压电路，其特征在于，所述负载电流检测电路包括：第十六PMOS管、第十七NMOS管、第十八NMOS管和第十九PMOS管；

所述第十六PMOS管的栅极连接第一偏置电压，源极连接电源电压，漏极连接所述第十七NMOS管的漏极，并作为所述负载电流检测电路的输出端；

所述第十七NMOS管的源极接地，栅极连接第十八NMOS管的栅极；

所述第十八NMOS管的源极接地，栅极与漏极相连并连接至第十九PMOS管的漏极；

所述第十九PMOS管的源极连接电源电压，栅极连接所述PMOS调整晶体管的栅极。

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