CN104777871A - 一种低压差线性稳压器 - Google Patents

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李富华
金岩
胡成煜
顾益俊
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Abstract

本发明公开了一种低压差线性稳压器，包括：由第一运放AMP1和第二运放AMP2级联构成的误差放大器；第一运放调整管MK1；第二运放调整管MK2；输出调整管MP；第一反馈电阻RF1和第二反馈电阻RF2；由电容CM和可变电阻RM串联构成的密勒补偿电路。本发明采用CM和RM构成的密勒补偿电路代替缓冲器，避免了现有技术中在驱动相同负载情况下需要更大的MP，导致芯片面积增大的问题；同时，通过MK1、MK2反馈负载电流至误差放大器偏置电流来调整误差放大器的偏置电流，在不需要额外的辅助电路的情况下，也能提高瞬态响应性能，以此实现了在保证LDO性能指标的前提下，减小芯片的设计复杂度和面积，降低成本的目的。

Description

一种低压差线性稳压器
技术领域
本发明涉及模拟集成电路设计技术领域，特别是涉及一种低压差线性稳压器。
背景技术
与传统稳压器相比，低压差线性稳压器(Low Dropout Regulator，LDO)具有功耗更低，噪声更小等优点。LDO的结构复杂且工作状态多变，为保障LDO稳定地工作，通常需要增加补偿电路和辅助电路。
在现有技术中，典型的LDO结构如图1所示，包括误差放大器、输出调整管、反馈电阻以及补偿电路和辅助电路。补偿电路由缓冲器、串联的可变电阻Rz和电容Cz组成，缓冲器将误差放大器输出极点分裂为两个较高频极点，串接的电阻RZ和电容CZ形成零点，该零点跟随输出极点变化且相互抵消，使系统稳定。同时，利用辅助电路加快电路响应速度，提高LDO的负载瞬态性能。
但是，由于上述LDO增加了缓冲器，使调整管的栅控制信号摆幅减小，在驱动相同负载的情况下，需要更大的调整管，导致芯片面积增大；并且，上述辅助电路通常由比较器和充放电电路等组成，增加了LDO电路的复杂度，进而增加了芯片的面积和成本。
基于此，亟需一种低压差线性稳压器，能够在保证LDO性能指标的前提下，减小芯片的设计复杂度和面积，降低成本。
发明内容
有鉴于此，本发明提供了一种低压差线性稳压器，以实现在保证LDO性能指标的前提下，减小芯片的设计复杂度和面积，降低成本的目的。
为解决上述技术问题，本发明提供一种低压差线性稳压器，包括：
由第一运放AMP1和第二运放AMP2级联构成的误差放大器；
第一运放调整管MK1；
第二运放调整管MK2；
输出调整管MP；
第一反馈电阻RF1和第二反馈电阻RF2；
由电容CM和可变电阻RM串联构成的密勒补偿电路；
输出电阻负载RL和输出电容负载CL；
其中，
所述第一运放调整管MK1、第二运放调整管MK2及输出调整管MP为PMOS管；
所述第一运放AMP1的同相输入端与外部基准电压VREF相连，反相输入端与所述第一反馈电阻RF1和第二反馈电阻RF2相连，偏置电流端与所述第一运放调整管MK1的漏端相连；
所述第二运放AMP2的输出端与所述输出调整管MP的栅端相连，偏置电流端与所述第二运放调整管MK2的漏端相连；
所述第一运放调整管MK1的栅端与所述输出调整管Mp的栅端相连，源端与电源VDD相连；
所述第二运放调整管MK2的栅端与所述输出调整管Mp的栅端相连，源端与所述电源VDD相连；
所述第一反馈电阻RF1和第二反馈电阻RF2串联接在所述输出调整管Mp的漏端和地之间；
所述输出调整管Mp的源端与所述电源VDD相连；
所述输出电阻负载RL和输出电容负载CL接在输出端和地之间；
所述电容CM和可变电阻RM串联接在所述第二运放AMP2的输入端和输出端之间。
上述低压差线性稳压器中，优选的，所述可变电阻RM具体为第一NMOS管M9，所述第一NMOS管M9的源端与所述输出调整管Mp的栅端相连，漏端与所述电容CM相连，栅端与所述电源VDD相连。
上述低压差线性稳压器中，优选的，所述第一运放AMP1包括：
第二PMOS管M2、第三PMOS管M3、第四PMOS管M4、第二NMOS管M5及第三NMOS管M6；
其中，所述第三PMOS管M3的栅端作为所述第一运放AMP1的同相输入端与所述外部基准电压VREF相连，漏端与所述第二NMOS管M5的漏端、栅端均相连，源端与所述第二PMOS管M2的漏端、所述第四PMOS管M4的源端均相连且作为所述第一运放AMP1的偏置电流端与所述第一运放调整管MK1的漏端相连；
所述第二PMOS管M2的源端与所述电源VDD相连；
所述第四PMOS管M4的栅端作为所述第一运放AMP1的反相输入端与所述第一反馈电阻RF1和第二反馈电阻RF2相连，漏端与所述第三NMOS管M6的漏端相连且作为所述第一运放AMP1的输出端与所述电容CM相连；
所述第三NMOS管M6的源端、所述第二NMOS管M5的源端均与地相连。
上述低压差线性稳压器中，优选的，所述第二运放AMP2包括：
第五PMOS管M7和第四NMOS管M8；
其中，所述第四NMOS管M8的栅端作为所述第二运放AMP2的输入端与所述电容CM相连，漏端与所述第五PMOS管M7的漏端、所述输出调整管Mp的栅端均相连且作为所述第二运放AMP2的输出端与所述可变电阻RM相连，源端与地相连；
所述第五PMOS管M7的源端与所述电源VDD相连。
以上本发明提供的低压差线性稳压器中，引入电容CM和可变电阻RM构成的密勒补偿电路来取代现有技术中缓冲器，通过利用密勒效应将第一运放AMP1的输出端极点推向低频，将第二运放AMP2的输出端极点推向高频，可以起到缓冲器极点分离的效果，进而电容CM和可变电阻RM形成的零点跟随输出极点变化，抵消了输出极点，保证电路的稳定性，有效解决了现有技术中缓冲器引起的输出调整管MP的栅控制信号摆幅减小的问题，进而避免了现有技术中在驱动相同负载情况下需要更大的输出调整管MP，导致芯片面积增大的问题；
为了简化辅助电路，降低电路的复杂度，同时，通过第一运放调整管MK1、第二运放调整管MK2分别调整第一运放AMP1和第二运放AMP2的偏置电流，偏置电流越大，误差放大器的摆率越大。当负载电流快速增大时，第一运放调整管MK1、第二运放调整管MK2上偏置电流增大，这样增大了误差放大器每一级的偏置电流，提高了误差放大器的摆率；第一运放AMP1的偏置电流的增大也提高了误差放大器的带宽，通过摆率和带宽的提高使得整个系统响应速度提高，因此可以在不需要额外的辅助电路的情况下，提高了瞬态响应性能；
综上，本发明上述技术方案采用电容CM和可变电阻RM构成的密勒补偿电路代替现有技术中的缓冲器，避免了现有技术中在驱动相同负载情况下需要更大的输出调整管MP，导致芯片面积增大的问题；同时，在不需要额外的辅助电路的情况下，也能提高瞬态响应性能，以此实现了在保证LDO性能指标的前提下，减小芯片的设计复杂度和面积，降低成本的目的。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中低压差线性稳压器的电路结构示意图；
图2为本发明提供的一种低压差线性稳压器的一种电路结构示意图；
图3为本发明提供的基于图2的一种低压差线性稳压器的电路结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的核心是提供一种低压差线性稳压器，以实现在保证LDO性能指标的前提下，减小芯片的设计复杂度和面积，降低成本的目的。
为了使本技术领域的人员更好地理解本发明方案，下面结合附图和具体实施方式对本发明作进一步的详细说明。
参考图2，示出了本发明提供的一种低压差线性稳压器的一种电路结构示意图，该低压差线性稳压器具体可以包括如下步骤：
由第一运放AMP1和第二运放AMP2级联构成的误差放大器；
第一运放调整管MK1；
第二运放调整管MK2；
输出调整管MP；
第一反馈电阻RF1和第二反馈电阻RF2；
由电容CM和可变电阻RM串联构成的密勒补偿电路；
输出电阻负载RL和输出电容负载CL；
其中，
第一运放调整管MK1、第二运放调整管MK2及输出调整管MP为PMOS管；
第一运放AMP1的同相输入端与外部基准电压VREF相连，反相输入端与第一反馈电阻RF1和第二反馈电阻RF2相连，偏置电流端与第一运放调整管MK1的漏端相连；
第二运放AMP2的输出端与输出调整管MP的栅端相连，偏置电流端与第二运放调整管MK2的漏端相连；
第一运放调整管MK1的栅端与输出调整管Mp的栅端相连，源端与电源VDD相连；
第二运放调整管MK2的栅端与输出调整管Mp的栅端相连，源端与电源VDD相连；
第一反馈电阻RF1和第二反馈电阻RF2串联接在输出调整管Mp的漏端和地之间；
输出调整管Mp的源端与电源VDD相连；
输出电阻负载RL和输出电容负载CL接在输出端和地之间；
电容CM和可变电阻RM串联接在第二运放AMP2的输入端和输出端之间。
本发明中，可变电阻RM具体为第一NMOS管M9，第一NMOS管M9的源端与输出调整管Mp的栅端相连，漏端与电容CM相连，栅端与电源VDD相连。实际应用中，RM为工作在深线性区NMOS管(即第一NMOS管M9)，第一NMOS管M9受输出调整管Mp栅压控制等效为可变电阻，其等效电阻跟随负载变化，通过电容CM和第一NMOS管M9构成密勒补偿取代了原先的缓冲器进行极点分离，可变电阻RM和电容CM形成可变零点抵消输出极点，保证电路的稳定性。
以上本发明提供的低压差线性稳压器中，为了解决现有技术中缓冲器引起的输出调整管MP的栅控制信号摆幅减小的问题，引入了电容CM和可变电阻RM构成的密勒补偿电路来取代现有技术中缓冲器，通过利用密勒效应将第一运放AMP1的输出端极点推向低频，将第二运放AMP2的输出端极点推向高频，可以起到缓冲器极点分离的效果，进而电容CM和可变电阻RM形成的零点跟随输出极点变化，抵消了输出极点，保证电路的稳定性，有效解决了现有技术中缓冲器引起的输出调整管MP的栅控制信号摆幅减小的问题，进而避免了现有技术中在驱动相同负载情况下需要更大的输出调整管MP，导致芯片面积增大的问题；
为了简化辅助电路，降低电路的复杂度，同时，通过第一运放调整管MK1、第二运放调整管MK2分别调整第一运放AMP1和第二运放AMP2的偏置电流，偏置电流越大，误差放大器的摆率越大。
实际应用中，第一运放调整管MK1、第二运放调整管MK2与输出调整管Mp的电流比分别为1：K1和1：K2，将其分别反馈到第一运放AMP1和第二运放AMP2的偏置电流端。
当负载电流快速增大时，第一运放调整管MK1、第二运放调整管MK2上偏置电流增大，误差放大器输出电压降低，这样增大了误差放大器每一级的偏置电流，提高了误差放大器的摆率；第一运放AMP1的偏置电流的增大也提高了误差放大器的带宽，通过摆率和带宽的提高使得整个系统响应速度提高，因此可以在不需要额外的辅助电路的情况下，提高了瞬态响应性能；
综上，本发明上述技术方案采用电容CM和可变电阻RM构成的密勒补偿电路代替现有技术中的缓冲器，避免了现有技术中在驱动相同负载情况下需要更大的输出调整管MP，导致芯片面积增大的问题；同时，通过第一运放调整管MK1、第二运放调整管MK2反馈负载电流至误差放大器的偏置电流来调整误差放大器的偏置电流，在不需要额外的辅助电路的情况下，也能提高瞬态响应性能，以此实现了在保证LDO性能指标的前提下，减小芯片的设计复杂度和面积，降低成本的目的。
在实际应用中，需要外部基准电流源IBIAS、第一PMOS管M1为第一运放AMP1和第二运放AMP2提供偏置基准电流；
参考图3，示出了本发明提供的基于图2的一种低压差线性稳压器的电路结构示意图，在实际应用中，具体地，第一运放AMP1(也就是误差放大器的第一级)可以包括：
第二PMOS管M2、第三PMOS管M3、第四PMOS管M4、第二NMOS管M5及第三NMOS管M6；
其中，第一PMOS管M1的源端与电源VDD相连，漏端与外部基准电流源IBIAS相连，栅端与第二PMOS管M2的栅端相连，且漏端与栅端相连，以形成第一镜像电流源；
第三PMOS管M3的栅端作为第一运放AMP1的同相输入端与外部基准电压VREF相连，漏端与第二NMOS管M5的漏端、栅端均相连，源端与第二PMOS管M2的漏端、第四PMOS管M4的源端均相连且作为第一运放AMP1的偏置电流端与第一运放调整管MK1的漏端相连；
第二PMOS管M2的源端与电源VDD相连；
第四PMOS管M4的栅端作为第一运放AMP1的反相输入端与第一反馈电阻RF1和第二反馈电阻RF2相连，漏端与第三NMOS管M6的漏端相连且作为第一运放AMP1的输出端与电容CM相连；
第三NMOS管M6的源端、第二NMOS管M5的源端均与地相连。
本发明中，第二运放AMP2(也就是误差放大器的第二级)可以包括：
第五PMOS管M7和第四NMOS管M8；
其中，第一PMOS管M1的栅端与第五PMOS管M7的栅端相连，以形成第二镜像电流源；
第四NMOS管M8的栅端作为第二运放AMP2的输入端与电容CM相连，漏端与第五PMOS管M7的漏端、输出调整管Mp的栅端均相连且作为第二运放AMP2的输出端与可变电阻RM相连，源端与地相连；
第五PMOS管M7的源端与电源VDD相连。
以上对本发明所提供的一种低压差线性稳压器进行了详细介绍。本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。

Claims (4)

1.一种低压差线性稳压器，其特征在于，包括：
由第一运放AMP1和第二运放AMP2级联构成的误差放大器；
第一运放调整管MK1；
第二运放调整管MK2；
输出调整管MP；
第一反馈电阻RF1和第二反馈电阻RF2；
由电容CM和可变电阻RM串联构成的密勒补偿电路；
输出电阻负载RL和输出电容负载CL；
其中，
所述第一运放调整管MK1、第二运放调整管MK2及输出调整管MP为PMOS管；
所述第一运放AMP1的同相输入端与外部基准电压VREF相连，反相输入端与所述第一反馈电阻RF1和第二反馈电阻RF2相连，偏置电流端与所述第一运放调整管MK1的漏端相连；
所述第二运放AMP2的输出端与所述输出调整管MP的栅端相连，偏置电流端与所述第二运放调整管MK2的漏端相连；
所述第一运放调整管MK1的栅端与所述输出调整管Mp的栅端相连，源端与电源VDD相连；
所述第二运放调整管MK2的栅端与所述输出调整管Mp的栅端相连，源端与所述电源VDD相连；
所述第一反馈电阻RF1和第二反馈电阻RF2串联接在所述输出调整管Mp的漏端和地之间；
所述输出调整管Mp的源端与所述电源VDD相连；
所述输出电阻负载RL和输出电容负载CL接在输出端和地之间；
所述电容CM和可变电阻RM串联接在所述第二运放AMP2的输入端和输出端之间。
2.如权利要求1所述的低压差线性稳压器，其特征在于，所述可变电阻RM具体为第一NMOS管M9，所述第一NMOS管M9的源端与所述输出调整管Mp的栅端相连，漏端与所述电容CM相连，栅端与所述电源VDD相连。
3.如权利要求2所述的低压差线性稳压器，其特征在于，所述第一运放AMP1包括：
第二PMOS管M2、第三PMOS管M3、第四PMOS管M4、第二NMOS管M5及第三NMOS管M6；
其中，所述第三PMOS管M3的栅端作为所述第一运放AMP1的同相输入端与所述外部基准电压VREF相连，漏端与所述第二NMOS管M5的漏端、栅端均相连，源端与所述第二PMOS管M2的漏端、所述第四PMOS管M4的源端均相连且作为所述第一运放AMP1的偏置电流端与所述第一运放调整管MK1的漏端相连；
所述第二PMOS管M2的源端与所述电源VDD相连；
所述第四PMOS管M4的栅端作为所述第一运放AMP1的反相输入端与所述第一反馈电阻RF1和第二反馈电阻RF2相连，漏端与所述第三NMOS管M6的漏端相连且作为所述第一运放AMP1的输出端与所述电容CM相连；
所述第三NMOS管M6的源端、所述第二NMOS管M5的源端均与地相连。
4.如权利要求3所述的低压差线性稳压器，其特征在于，所述第二运放AMP2包括：
第五PMOS管M7和第四NMOS管M8；
其中，
所述第四NMOS管M8的栅端作为所述第二运放AMP2的输入端与所述电容CM相连，漏端与所述第五PMOS管M7的漏端、所述输出调整管Mp的栅端均相连且作为所述第二运放AMP2的输出端与所述可变电阻RM相连，源端与地相连；
所述第五PMOS管M7的源端与所述电源VDD相连。
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