CN106774590A - 一种高稳定性高电源噪声抑制比的低压差线性稳压电路 - Google Patents

一种高稳定性高电源噪声抑制比的低压差线性稳压电路 Download PDF

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冯晓龙
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Abstract

该发明公开了一种高稳定性高电源噪声抑制比的低压差线性稳压电路，涉及集成电路领域，特别是一种低压差线性稳压电路。通过采用密勒补偿，将误差放大器的两个极点分裂开来，再通过片外电容的等效电阻(ESR)产生的零点，补偿掉极点分离后的误差放大器的主极点。这样，整个线性稳压器环路表现为一个单级点系统特性，从而实现比传统低压差线性稳压器较高的稳定性。为了在任何负载大小下都能实现较高的PSRR，本发明通过对第二级运放结构的改进，使得误差放大器的PSRR中AddEA始终相当趋近于1，且不受负载电流的影响，来实现高的低压差线性稳压器环路PSRR。

Description

一种高稳定性高电源噪声抑制比的低压差线性稳压电路
技术领域
本发明涉及集成电路领域，特别是一种低压差线性稳压电路。
背景技术
随着电子技术的广泛应用，使得人们的生产与生活变得越来越便捷高效，然而这也对电子系统提出了更高的性能要求。由于任何电子系统都需要电源为其提供电流，而更高的性能要求往往意味着更高的功耗，更低的噪声。图2为最简单的传统LDO结构，为了能够保持环路稳定性，只能采用一级运放作为误差放大器，通过片外电容的ESR零点补偿次主极点。但是只用一级运放作为误差放大器的LDO环路增益相对较低，LDO的输出电压的精度和电源抑制比都很低，整体性能不是很好。如果采用多级放大器作为误差放大器，则增加的极点会使得环路稳定性设计变得更加复杂。因此，现有的低压差线性稳压器在带载能力和电源噪声抑制方面无法做到最佳的折中，往往会有所偏重，因此，低压差线性稳压器的整体性能有待提升。
发明内容
本发明所要解决的问题是提供一种大带载能力(典型供电电流值300mA以上)、高稳定性、高电源噪声抑制比的低压差线性稳压电路。
本发明为解决上述技术问题所采用的技术方案一种高稳定性高电源噪声抑制比的低压差线性稳压电路，如图4，该稳压电路包括：误差放大器、调整电路；
所述误差放大器包括第一级放大器和第二级放大器；第一级放大器为传统的五管差分运算放大器；第二级放大器包括3个场效应晶体管：第一PMOS管(M1)、第一NMOS管(M2)和第二NMOS管(M3)、1个电阻(R1)、1个电容(C1)；其中第一PMOS管(M1)、第一NMOS管(M2)和第二NMOS管(M3)依次串联；所述第一PMOS管(M1)的源极接电源(VDD)，栅极接第一级运算放大器的输出(Vo1)；所述第一NMOS管(M2)的栅极接偏置电压(Vb2)；所述第二NMOS管(M3)的栅极接偏置电压(Vb1)，源极接地(VSS)；所述电阻(R1)和电容(C1)串联后并联于第一PMOS管(M1)的栅极与漏极两端，所述第一PMOS管(M1)和第一NMOS管(M2)的共接点为第二级运算放大器的输出(Vo2)；
所述调整电路包括：第二PMOS管(M4)、反馈电阻R2、R3和负载电阻RL；所述第二PMOS管(M4)的源极接电源(VDD)，栅极接第二级运算放大器的输出(Vo2)，漏极依次串联反馈电阻R2、R3后接地(VSS)；所述反馈电阻R2、R3的共接点连接第一级放大器的反馈输入(Vfb)；所述负载电阻RL并联于反馈电阻R2、R3两端；所述第二PMOS管(M4)与反馈电阻R2的共接点为调整电路的输出。
本发明通过采用密勒补偿，将误差放大器的两个极点分裂开来，再通过片外电容的等效电阻(ESR)产生的零点，补偿掉极点分离后的误差放大器的主极点。这样，整个线性稳压器环路表现为一个单级点系统特性，从而实现比传统低压差线性稳压器较高的稳定性。为了在任何负载大小下都能实现较高的PSRR，本发明通过对第二级运放结构的改进，使得误差放大器的PSRR中AddEA始终相当趋近于1，且不受负载电流的影响，来实现高的低压差线性稳压器环路PSRR。
附图说明
图1为本申请的低压差线性稳压器零极点示意图；
图2为本申请的一种低压差线性稳压器的结构示意图。
图3为本申请的一种低压差线性稳压器环路示意图。
图4为本申请的一种具体的低压差线性稳压器电路。
图5为本申请的一种“A”型运放示意图。
图6为本申的一种PMOS管输入共源级运放示意图。
具体实施方式
首先，低压差线性稳压器环路稳定性的实现：
在传统的输出电流为300mA以上的低压差线性稳压器应用中，绝大部分需要使用片外电容稳压。使用片外电容稳压的低压差线性稳压器，通常环路的主极点为输出极点。且轻载和重载时该极点位置变化很大，在轻载时该主极点位置最靠后，此时整个环路稳定性最差。为了实现较高的环路增益，误差放大器需要做两级运放，这样误差放大器就会有两个极点。所以整个低压差线性稳压器环路会有三个极点，环路的零极点如图1所示。p1为主极点，即输出极点。p2为次极点，即误差放大器的主极点。p3为第三极点，即误差放大器的次主极点。
由于不可能直接把运放的两个极点都做到环路的单位增益带宽之外，且这两个极点本身又靠的比较近，因此本发明首先采用密勒补偿，将误差放大器的两个极点分裂开来，误差放大器的主极点放在环路单位增益带宽之内，次主极点分裂到低压差线性稳压器环路单位增益带宽之外。误差放大器分离前后极点如图1所示，p′2为分离后的误差放大器的主极点，p′3为分离后的误差放大器的次主极点。
其次，本发明通过片外电容的ESR产生的零点即z1，补偿掉极点分离后的误差放大器的主极点即p′2。这样，如图1所示，整个线性稳压器环路表现为一个单级点系统特性，具有很高的稳定性。
其次，高电源噪声抑制比的实现：
PSRRloop表示低压差线性稳压器输出端的电源噪声抑制比。本领域内的技术人员应当了解PSRRloop的值越小，说明电源噪声对线性稳压器输出的影响越小，线性稳压器的电源噪声抑制能力越强。
对于低压差线性稳压器环路，如图2，AddEA为运放电源抑制比；AEA为运放增益。Addpower为power MOS电源抑制比；Apower为power MOS增益。
环路PSRR为：
对于power MOS，如图3中的Mpower：
将(2)、(3)带入(1)中有：
由于通常运放的PSRR：AddEA要么略小于1或者远大于1。当AddEA很接近于1时，环路的PSRR有一个极限值：这是比环路增益:略大的一个值。故而通常增大环路增益能提高环路的PSRR性能。而若能满足则此时(4)式的分子趋近于0，能得到无穷大的电源抑制比。但由于power管的gm和go与负载大小有关，不是一个恒定值，因此(6)式不可能始终满足。
为了在任何负载大小下都能实现较高的PSRR，本发明通过对第二级运放结构的改进，使得误差放大器的PSRR中AddEA始终相当趋近于1，且不受负载电流的影响，来实现高的低压差线性稳压器环路PSRR。
最终的实现方案如图4所示。
第一级运放为采用PMOS管作负载的“A”型运放，为方便后续分析，我们将PMOS电流镜作为负载的误差放大器称为“A”型，将NMOS电流镜作为负载的误差放大器称为“B”型。为了更清楚的说明本发明中误差放大器的结构，特附“A”型运放结构图，如图5。第二级运放采用PMOS共源极结构。对于PMOS管作负载的运放，其输出端vo1的PSRR约为1。当第一级运放输出端PSRR为1时，PMOS共源极结构运放的输出端PSRR约为P管和N管阻抗之比。即对图6中PMOS管作负载的运放，有如下推导公式：
传统的PMOS共源极结构放大器没有图4中虚线所示的M3管，此时低频下，误差放大器的输出端电源抑制比：
(7)式中ro2为PMOS管输出阻抗，ro4为NMOS管输出阻抗。AddEA是介于0到1之间的一个值。
为了使AddEA更加接近于1，本发明在误差放大器第二级处增加了M3管。增加M3管之后：
(8)式中ro3为M3管的输出阻抗，gm3为M3管的跨导。此时gm3ro3ro2是远大于ro4的一个值。故(8)式中的AddEA是相当趋近于1的一个值。从而实现(5)式中第一项趋近于0，实现整个线性稳压器环路的高PSRR.
且增加M3管之后，能略微增大环路增益，使得环路PSRR进一步提升。
本发明实施方式涉及一种大带载能力、高稳定性、高电源噪声抑制比的低压差线性稳压器电路。具体的说，如图4所示，包括误差放大器、调整电路。所述误差放大器包括第一级放大器和第二级放大器。第一级放大器为5管差分运算放大器，通过合理设计，由片外电容的等效电阻所引起的零点可以补偿所述的误差放大器的第一级运放的次主极点，并使次主极点消失。第二级放大器包括3个场效应晶体管，M2为PMOS，M3和M4组成共源共栅结构，通过合理调整MOS管的宽长比，使第二级共源级放大器的第三极点位于单位增益带宽外。这样可以使所述误差放大器在单位增益带宽内仅有一个极点，从而使所述的低压差线性稳压电路具有较高的稳定性。第一级放大器和第二级放大器之间有密勒补偿电路，将误差放大器的运放的两个极点分裂开来，运放的主极点放在环路单位增益带宽之内，次主极点分裂到环路单位增益带宽之外。
如图4所示，所述调整电路包括一个PMOS管和两个串联的电阻。串联电阻为误差放大器提供反馈电压。

Claims (1)

1.一种高稳定性高电源噪声抑制比的低压差线性稳压电路，该稳压电路包括：误差放大器、调整电路；
所述误差放大器包括第一级放大器和第二级放大器；第一级放大器为传统的五管差分运算放大器；第二级放大器包括3个场效应晶体管：第一PMOS管(M1)、第一NMOS管(M2)和第二NMOS管(M3)、1个电阻(R1)、1个电容(C1)；其中第一PMOS管(M1)、第一NMOS管(M2)和第二NMOS管(M3)依次串联；所述第一PMOS管(M1)的源极接电源(VDD)，栅极接第一级运算放大器的输出(Vo1)；所述第一NMOS管(M2)的栅极接偏置电压(Vb2)；所述第二NMOS管(M3)的栅极接偏置电压(Vb1)，源极接地(VSS)；所述电阻(R1)和电容(C1)串联后并联于第一PMOS管(M1)的栅极与漏极两端，所述第一PMOS管(M1)和第一NMOS管(M2)的共接点为第二级运算放大器的输出(Vo2)；
所述调整电路包括：第二PMOS管(M4)、反馈电阻R2、R3和负载电阻RL；所述第二PMOS管(M4)的源极接电源(VDD)，栅极接第二级运算放大器的输出(Vo2)，漏极依次串联反馈电阻R2、R3后接地(VSS)；所述反馈电阻R2、R3的共接点连接第一级放大器的反馈输入(Vfb)；所述负载电阻RL并联于反馈电阻R2、R3两端；所述第二PMOS管(M4)与反馈电阻R2的共接点为调整电路的输出。
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