KR20120073832A

KR20120073832A - 고 슬루율과 고 단위 이득 대역폭을 가지는 저 드롭아웃 레귤레이터

Info

Publication number: KR20120073832A
Application number: KR1020100135717A
Authority: KR
Inventors: 김지훈; 나준호; 고영훈; 장영신; 이상국; 김재완; 최정민
Original assignee: 주식회사 실리콘웍스
Priority date: 2010-12-27
Filing date: 2010-12-27
Publication date: 2012-07-05
Also published as: KR101238173B1

Abstract

본 발명은 저 드롭아웃 레귤레이터에서 단위 이득 대역폭과 슬루율의 상충관계를 제거하여 슬루율과 단위 이득 대역폭을 동시에 향상시킬 수 있도록 한 기술에 관한 것이다.
이를 위해 캐스코드 에러 증폭기에 의해 증폭된 전압에 따라 패스 트랜지스터의 구동을 제어하기 위하여 그 패스 트랜지스터의 부스팅전류를 접지단자 측으로 흘려보낼 때, 입력 커패시턴스가 LDO 피드백 루프의 단위 이득 대역폭에 영향을 주지 않는 모스트랜지스터를 구비한다.

Description

고 슬루율과 고 단위 이득 대역폭을 가지는 저 드롭아웃 레귤레이터{A Low Dropout Regulator with High Slew Rate Current and High Unity-Gain Bandwidth}

본 발명은 저 드롭아웃 레귤레이터의 구동기술에 관한 것으로, 특히 저 드롭아웃 레귤레이터에서 단위 이득 대역폭과 슬루율의 상충관계를 제거하여 슬루율과 단위 이득 대역폭을 동시에 향상시킬 수 있도록 한 고 슬루율과 고 단위 이득 대역폭을 가지는 저 드롭아웃 레귤레이터에 관한 것이다.

저 드롭아웃(LDO: Low Dropout Regulator) 레귤레이터는 입력 전원보다 낮은 레벨의 출력 전원을 제공하고, 입력전원이 불안정하더라도 안정된 출력전원을 제공한다.

도 1은 종래의 저 드롭아웃 레귤레이터를 간략하게 나타낸 회로도로서 이에 도시한 바와 같이, 에러증폭기(AMP), 패스트랜지스터(MP), 출력전압분압용 저항(R1,R2) 및 출력 커패시터(Co)를 포함한다.

LDO 레귤레이터의 기본적인 동작은 부하 전류(I_L)의 크기를 조절하기 위하여 출력전압분압용 저항(R1,R2)에 의해 분배된 출력전압과 밴드갭 기준 전압(V_ref) 사이의 에러전압(Verror)을 피드백하여 에러 증폭기(AMP)를 통하여 증폭한 후 패스트랜지스터(MP)의 게이트 전압을 조절하는 것을 기반으로 한다.

일반적으로, 드롭아웃 전압이 낮은 상황에서 높은 부하 전류를 공급하기 위하여 상기 패스트랜지스터(MP)는 매우 큰 것이 사용되는데, 이는 그 패스트랜지스터(MP)의 입력 커패시턴스 역시 매우 크다는 것을 의미한다.

상기 에러 증폭기(AMP)의 출력 저항 역시 매우 크므로, 이 에러 증폭기(AMP)의 출력단에 위치하는 극점(pole)은 낮은 주파수 대역에 위치하게 된다. 만약 출력 커패시터(Co)에 의해 형성된 주극점과 에러 증폭기(AMP)의 출력단에 위치한 부극점 모두가 LDO 루프의 단위이득주파수보다 낮은 주파수 대역에 위치하게 된다면 루프 안정성은 보장될 수 없다.

이를 감안하여, 에러 증폭기(AMP)의 출력단과 패스트랜지스터(MP)의 입력단 사이에 버퍼를 추가하여 LDO 레귤레이터의 안정성을 향상시키는 방법이 사용되고 있다. 버퍼의 입력 커패시턴스와 출력 저항이 모두 충분히 작다면 LDO 레귤레이터의 출력단에 위치한 주극점을 제외한 버퍼의 입력단과 출력단에 존재하는 부극점을 단위 이득 주파수 보다 높은 대역에 효과적으로 위치시킬 수 있다.

미국 등록 특허(US, 7656224)(명칭: Power efficient dynamically biased buffer for low drop out regulators)와 IEEE 논문(Mohammad Al-Shyoukh, Hoi Lee, and Raul Perez, "A transient-enhanced low-quiescent current low-dropout regulator with buffer impedance attenuation," IEEE J. Solid-State Circuits, vol. 42, no. 8, pp. 1732-1742, Aug. 2007)에서는 LDO 레귤레이터의 고성능과 루프 안정성 모두를 보장하기 위한 BIA(BIA: Buffer Impedance Attenuation) 기술이 제안되었다. 상기 BIA 기술은 주극점을 제외한 모든 부극점을 단위 이득 주파수 보다 높은 대역에 위치시킬 수 있게 한다.

도 2는 BIA 기술이 적용된 종래의 저 드롭아웃 레귤레이터의 회로도로서 이에 도시한 바와 같이, 모스트랜지스터(Mb),(M1-M8)를 구비한 에러 증폭기(21); 모스트랜지스터(M9-M15), 바이폴라 트랜지스터(Q16) 및 보상 커패시터(Cc)를 구비한 구비한 버퍼(22); 패스트랜지스터(MP); 출력전압분압용 저항(R1,R2), 출력 커패시터(Co) 및 부하저항(R_L)을 구비한 출력부(23)로 구성된다.

버퍼(22)의 출력 저항은 모스트랜지스터(P채널 MOS FET)(M13)과 바이폴라 트랜지스터(BJT)(Q16)로 형성되는 네거티브 피드백에 의해 매우 작아지게 되고 [수학식1]로 표현 된다.

여기서, gm13은 상기 모스트랜지스터(M13)의 트랜스컨덕턴스, β는 상기 바이폴라 트랜지스터(Q16)의 전류 이득, gm15는 모스트랜지스터(P채널 MOS FET)(M15)의 트랜스컨덕턴스를 의미한다.

LDO 레귤레이터(20)의 출력 저항은 출력 전류가 증가함에 따라서 작아지게 되고 이는 주극점 또한 증가하게 됨을 의미한다. 따라서, 모든 부극점 또한 단위 이득 주파수보다 높은 곳에 위치하기 위하여 주극점과 마찬가지로 증가하여야 한다. 출력 전류가 최소일 때 제2노드 전압(N2)은 매우 높으므로 모스트랜지스터(P채널 MOS FET)(M10)와 상기 모스트랜지스터(M15)는 오프되어 있다.

출력 전류가 증가하면서 상기 제2노드 전압(N2)이 하강되므로 상기 모스트랜지스터(M10),(M15)를 통해 흐르는 전류량은 증가하게 되고, 이렇게 흐르는 전류는 상기 모스트랜지스터(M13)와 상기 바이폴라 트랜지스터(Q16)에 흘러 들어간다. 이에 의해, 상기 모스트랜지스터(M13)의 트랜스컨덕턴스가 상승되어 출력 전류가 증가함에 따라서 버퍼(22)의 출력 저항이 작아지게 된다. 이와 같은 BIA 기술에 의해 버퍼(22)의 출력 저항은 매우 작아지므로 이의 출력단에서 형성되는 부극점은 단위 이득 주파수보다 높은 대역에 위치하게 된다.

상기 버퍼(22)의 출력단에 존재하는 부극점은 BIA 기술에 의해 무시할 수 있으므로 LDO 레귤레이터는 이극점 시스템으로 간주될 수 있다. 도 2에서 상기 버퍼(22)의 입출력단 사이에 연결된 보상 커패시터(Cc)는 LDO 레귤레이터(20)의 출력단에 위치한 주극점과 버퍼(22)의 입력단에 위치한 부극점을 멀리 떨어뜨리기 위한 밀러 주파수 보상 방법을 위해 사용되었다. 상기 보상 커패시터(Cc)의 용량이 충분히 큰 경우 부극점은 LDO 루프의 단위 이득 주파수 보다 높은 곳으로 밀려나게 된다. 이 때 충분한 위상 마진을 가지기 위한 보상 커패시터(Cc)의 최소 용량은 버퍼(22)의 입력 커패시턴스에 비례한다. 만약, 상기 버퍼(22)의 입력 커패시턴스가 증가하면 보상 커패시터(Cc)의 용량 역시 증가해야 하는데, 이에 의해 LDO 루프의 단위 이득 주파수가 감소된다.

일반적인 LDO 레귤레이터(20)의 과도 응답 특성은 최대 출력전압 변동과 관련되어 있다. 다시 말해서, 최대 출력전압 변동이 작을수록 과도 응답 특성이 뛰어나게 되는데, 이 과도 응답 특성은 LDO 루프의 응답 속도가 빨라질수록 좋아진다.

LDO 루프의 응답 시간은 LDO 루프의 단위 이득 주파수가 클수록, 슬루율 전류가 클수록 짧아지게 된다. 도 2와 같은 LDO 레귤레이터(20)의 슬루율 전류는 모스트랜지스터(M13)와 바이폴라 트랜지스터(Q16)의 드레인 전류의 합과 모스트랜지스터(P채널 MOS FET)(M12)와 모스트랜지스터(M15)의 드레인 전류의 합의 차와 같다.

슬루율 전류를 증가시키기 위해서는 상기 모스트랜지스터(M13)를 통해 흐르는 전류와 바이폴라 트랜지스터(Q16)를 통해 흐르는 전류의 변화율을 증가시켜야 한다. 이를 위해서는 모스트랜지스터(M13)의 트랜스컨덕턴스를 증가시켜야 한다. 특히, 출력 전류가 최대에서 최소로 변할 때에는 상기 모스트랜지스터(M13)가 순간적으로 오프되므로 이의 트랜스컨덕턴스가 0에 가까워 지게 된다.

상기 모스트랜지스터(M13)를 충분히 오랫동안 동작시키기 위해서는 큰 전류를 흘려줄 수 있는 충분한 오버드라이브 전압과 큰 W/L(트랜지스터 채널 폭과 길이 비율)이 필요하지만 모스트랜지스터(N채널 MOS FET)(M6)와 모스트랜지스터(N채널 MOS FET)(M8)의 포화 조건 때문에 오버드라이브 전압은 충분히 커질 수 없고 W/L의 증가는 버퍼(22)의 입력 커패시턴스를 증가시킨다. 이와 같은 버퍼(22)의 입력 커패시턴스의 증가는 보상 커패시터(Cc)의 크기를 증가시켜 LDO 루프의 단위 이득 대역폭의 감소를 야기한다.

따라서, 도 2와 같은 종래의 LDO 레귤레이터는 슬루율 전류와 단위 이득 대역폭이 서로 상충관계에 있으므로 이들을 동시에 증가시켜 과도 응답 특성을 최대화 하는 데에 어려움이 있다.

따라서, 본 발명의 목적은 입력 커패시턴스가 LDO 피드백 루프의 단위 이득 대역폭에 영향을 주지 않는 모스트랜지스터를 통해 패스 트랜지스터의 부스팅전류를 흘려보냄으로써, 슬루율 전류와 단위 이득 대역폭 모두 동시에 증가되어 과도 응답 특성을 개선할 수 있도록 하는데 있다.

본 발명의 목적들은 앞에서 언급한 목적으로 제한되지 않는다. 본 발명의 다른 목적 및 장점들은 아래 설명에 의해 더욱 분명하게 이해될 것이다.

상기와 같은 목적을 달성하기 위한 본 발명은, 출력단으로부터 피드백되는 에러전압을 증폭하는 캐스코드 에러 증폭기; 상기 캐스코드 에러 증폭기에 의해 증폭된 전압에 따라 패스 트랜지스터의 구동을 제어하기 위하여 그 패스 트랜지스터의 부스팅전류를 접지단자 측으로 흘려보내되, 입력 커패시턴스가 LDO 피드백 루프의 단위 이득 대역폭에 영향을 주지 않는 모스트랜지스터를 구비한 버퍼; 상기 패스트랜지스터의 구동에 따른 출력전압을 발생하고, 출력전압분압용 저항으로 상기 출력전압을 분배하여 상기 에러전압을 발생하는 출력부를 구비한다.

본 발명은 저 드롭아웃 레귤레이터에서 패스 트랜지스터의 부스팅전류를 접지단자 측으로 흘려보낼 때, 입력 커패시턴스가 LDO 피드백 루프의 단위 이득 대역폭에 영향을 주지 않는 모스트랜지스터를 통해 흘려보냄으로써, 슬루율 전류와 단위 이득 대역폭간의 상충관계가 없으므로 슬루율 전류와 단위 이득 대역폭 모두 동시에 증가되어 과도 응답 특성을 개선할 수 있는 효과가 있다.

도 1은 종래의 저 드롭아웃 레귤레이터를 간략하게 나타낸 회로도이다.
도 2는 종래의 저 드롭아웃 레귤레이터의 회로도이다.
도 3은 본 발명에 의한 고 슬루율과 고 단위 이득 대역폭을 가지는 저 드롭아웃 레귤레이터의 회로도이다.
도 4a 및 도 4b는 종래 및 본 발명의 LDO 레귤레이터에 대한 각종 특성을 측정한 결과를 나타낸 표이다.
도 5a 및 도 5b는 종래 및 본 발명의 LDO 루프의 단위 이득 주파수를 나타낸 그래프이다.
도 6a 및 도 6b는 종래 및 본 발명의 LDO 레귤레이터의 △Vtr을 나타낸 파형도이다.
도 7a 및 도 7b는 종래 및 본 발명의 LDO 레귤레이터의 라인 레귤레이션을 나타낸 파형도이다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.

도 3은 본 발명에 의한 저 드롭아웃 레귤레이터의 회로도로서 이에 도시한 바와 같이, 캐스코드 에러 증폭기(31), 버퍼(32), 패스트랜지스터(MP) 및 출력부(33)를 구비한다.

상기 캐스코드 에러 증폭기(31)는 일측 단자에 입력전압(Vin)이 공급되고, 게이트에 일정 바이어스전압(Vb)이 공급되는 모스트랜지스터(Mb); 일측 단자가 상기 모스트랜지스터(Mb)의 타측 단자에 접속되고, 게이트에 밴드갭 기준전압(Vref)이 공급되는 모스트랜지스터(M1); 상기 모스트랜지스터(M1)와 차동결합되어 출력단으로부터 피드백되는 에러전압(Verror)을 차동증폭하는 모스트랜지스터(M2); 일측 단자에 상기 입력전압(Vin)이 공급되고, 게이트가 서로 공통접속된 모스트랜지스터(M3),(M4); 일측 단자가 상기 모스트랜지스터(M3),(M4)의 타측 단자에 각기 접속되고, 게이트가 서로 공통 접속되며, 타측 단자가 상기 모스트랜지스터(M2),(M1)의 타측 단자와 각기 접속된 모스트랜지스터(M5),(M6); 일측 단자가 상기 모스트랜지스터(M5),(M6)의 타측 단자에 각기 접속되고, 게이트가 서로 공통 접속되며, 타측 단자가 접지단자에 접속된 모스트랜지스터(M7),(M8)를 포함한다.

상기 버퍼(32)는 일측 단자에 상기 입력전압(Vin)이 공급되고, 게이트에 일정 바이어스전압(Vb2)이 공급되는 모스트랜지스터(M12); 일측 단자가 상기 모스트랜지스터(M12)의 타측 단자, 모스트랜지스터(M15)의 타측 단자, 모스트랜지스터(M16)의 일측 단자 및 자신의 바디에 공통 접속되고, 그 공통 접속점이 상기 버퍼의 출력단에 접속된 모스트랜지스터(M13); 일측 단자가 상기 모스트랜지스터(M13)의 타측 단자에 접속되고, 게이트에 일정 바이어스전압(Vb3)이 공급되며, 타측 단자가 접지단자에 접속된 모스트랜지스터(M14); 일측 단자에 상기 입력전압(Vin)이 공급되고, 타측 단자와 게이트가 상기 패스트랜지스터(MP)의 게이트와 공통 접속되어 그 공통접속점이 상기 모스트랜지스터(M13)의 타측 단자에 접속된 모스트랜지스터(M15); 일측 단자가 상기 모스트랜지스터(M15)의 타측 단자에 접속되고, 게이트가 상기 모스트랜지스터(M14)의 일측 단자에 접속되며, 타측 단자가 접지단자에 접속된 모스트랜지스터(M16); 상기 모스트랜지스터(M6)의 타측 단자와 상기 패스트랜지스터(MP)의 타측 단자의 사이에 접속된 보상 커패시터(Cc)를 포함한다.

상기 출력부(33)는 상기 패스트랜지스터(MP)의 타측 단자와 출력전압(V_out)의 공통 접속점과 접지단자의 사이에 병렬접속된 출력전압분압용 저항(R1,R2), 출력 커패시터(Co), 출력 저항(RL)을 포함한다.

캐스코드 에러 증폭기(31)의 모스트랜지스터(P채널 MOS FET)(M1)의 게이트에 밴드갭 기준전압(Vref)이 인가되고, 출력전압분압용 저항(R1,R2)에 의해 분배된 에러전압(Verror)이 상기 모스트랜지스터(M1)와 차동결합된 모스트랜지스터(P채널 MOS FET)(M2)의 게이트에 인가된다. 상기 모스트랜지스터(M1),(M2)에 의해 차동증폭된 전압이 버퍼(32)를 통해 패스트랜지스터(MP)의 게이트에 공급되고, 상기 패스트랜지스터(MP)의 동작에 따라 출력전압(V_out)이 발생된다.

따라서, LDO 레귤레이터(30)의 출력전압(V_out)은 상기 밴드갭 기준전압(Vref)의 크기와 출력전압분압용 저항(R1,R2)의 비율에 의해 다음의 [수학식 2]와 같이 결정된다.

그러나, 상기 캐스코드 에러 증폭기(31)의 이득이 무한대가 아니므로 오차가 존재하게 된다. 상기 LDO 레귤레이터(30)의 과도 응답 특성을 설명하면 다음과 같다.

출력부(33)의 부하(RL)에 흐르는 출력전류가 갑자기 최소에서 최대로 변할 때 이에 대응하여 상기 패스트랜지스터(MP)가 바로 충분한 전류를 바로 공급할 수 없으므로 그 출력 전류는 출력 커패시터(Co)를 통해 공급된다. 이때, 상기 출력전압(V_out)은 상기 출력 커패시터(Co)로부터 공급된 전류량에 비례하여 낮아지게 된다. 상기 낮아진 출력전압은 에러전압(Verror)으로서 상기 출력전압분압용 저항(R1,R2)에 의해 분배된 후 캐스코드 에러 증폭기(31)의 모스트랜지스터(M2)의 게이트에 전달된다.

이렇게 전달되는 에러전압(Verror)은 상기 설명에서와 같이 캐스코드 에러 증폭기(31)의 상기 모스트랜지스터(M1),(M2)에 의해 차동증폭된다. 상기 모스트랜지스터(M1),(M2)의 드레인은 게이트가 공통접속된 모스트랜지스터(N채널 MOS FET)(M5,M6)의 소스에 각기 접속되어 있다. 그런데, 입력전압(V_in)의 단자는 게이트가 공통접속된 3쌍의 모스트랜지스터(M3,4M),(M5,M6),(M7,M8)를 각기 통해 접지단자에 연결되어 있다. 상기 모스트랜지스터(M3,4M)는 P채널 MOS FET이고, 상기 모스트랜지스터(M7,M8)는 N채널 MOS FET이다. 그리고, 상기 모스트랜지스터(M4,M6)의 드레인 공통접속점인 제1노드(N1)가 모스트랜지스터(P채널 MOS FET)(M13)의 게이트에 접속되어 있다.

따라서, 상기 모스트랜지스터(M1),(M2)의 에러신호 증폭에 의해 상기 모스트랜지스터(M13)의 게이트전압이 낮아지게 된다. 이에 따라, 상기 모스트랜지스터(M13)의 소스-게이트간의 전압이 높아지므로 이 모스트랜지스터(M13)의 드레인전류가 이전보다 더 많이 흐르게 된다. 상기 증가된 모스트랜지스터(M13)의 드레인전류에 상응되게 모스트랜지스터(N채널 MOS FET)(M16)의 게이트전압이 상승되므로 이 모스트랜지스터(M16)의 드레인전류도 이전에 비하여 더 많이 흐르게 된다.

상기와 같은 과정을 통해 순간적으로 상승된 상기 모스트랜지스터(M13),(M16)의 전류는 상기 패스트랜지스터(MP)의 입력 커패시턴스로부터 우선적으로 공급된다. 이에 따라, 상기 패스트랜지스터(MP)의 게이트전압이 낮아져 출력노드인 제3노드(N3)에 충분한 전류를 공급할 수 있게 된다. 상기 제3노드(N3)에 공급되는 전류의 일부는 출력 커패시터(Co)로 공급되어 출력전압(V_out)이 다시 높아지므로 상기 에러전압(Verror)은 작아지게 된다.

출력부(33)의 부하(RL)에 흐르는 출력전류가 상기와 반대로 갑자기 최대에서 최소로 변할 때 상기 패스트랜지스터(MP)가 공급하던 전류는 모두 상기 출력 커패시터(Co)에 충전된다. 따라서 상기 패스트랜지스터(MP)로부터 공급되는 전류량만큼 출력전압(V_out)이 상승 된다. 상기와 같이 상승된 출력전압은 에러전압(Verror)으로서 상기 출력전압분압용 저항(R1,R2)에 의해 분배된 후 캐스코드 에러 증폭기(31)의 모스트랜지스터(M2)의 게이트에 전달된다.

이렇게 전달되는 에러전압(Verror)은 상기 캐스코드 에러 증폭기(31)의 상기 모스트랜지스터(M1),(M2)에 의해 차동증폭된다. 이때, 상기 모스트랜지스터(M1),(M2)의 에러신호 증폭에 의해 상기 모스트랜지스터(M13)의 게이트전압이 높아지게 된다. 이에 따라, 상기 모스트랜지스터(M13)의 소스-게이트간의 전압이 낮아지므로 이 모스트랜지스터(M13)가 턴오프된다. 이때, 모스트랜지스터(N채널 MOS FET)(M14)로 흘러야할 전류는 모스트랜지스터(N채널 MOS FET)(M16)의 입력 커패시턴스로부터 공급된다. 이에 따라,상기 모스트랜지스터(M16)의 게이트전압이 낮아져 그 모스트랜지스터(M16)도 턴오프된다.

따라서, 순간적으로 모스트랜지스터(P채널 MOS FET)(M12,M15)로부터 공급되던 전류는 상기 패스트랜지스터(MP)의 입력 커패시턴스로 공급된다. 이에 따라, 상기 패스트랜지스터(MP)의 게이트전압이 상승되어 그 패스트랜지스터(MP)가 턴오프되고, 이로 인하여 이로부터 출력전류가 공급되지 않는다. 이에 의하여, 상기 출력전압분압용 저항(R1,R2)에 흘러야 할 전류는 상기 출력 커패시터(Co)로 공급되어 출력전압(V_out)이 낮아지므로 상기 에러 신호는 작아지게 된다.

과도 응답 특성에서 나타나는 최대 출력전압 변동을 줄이기 위해서는 상기 출력전압분압용 저항(R1,R2)의 접점으로부터 시작되는 LDO 피드백 루프의 응답 속도를 빠르게 해야 하는데, 이는 단위 이득 대역폭과 슬루율 전류를 증가시키는 것에 의해 달성된다. 본 발명에 따른 버퍼(32)의 출력 저항은 다음의 [수학식3]과 같이 표현 된다.

여기서, 'gm16'는 모스트랜지스터(M16)의 트랜스컨덕턴스, 'gm13'는 모스트랜지스터(M13)의 트랜스컨덕턴스, 'ro13'은 모스트랜지스터(M13)의 출력 저항, gm15는 상기 모스트랜지스터(M15)의 트랜스컨덕턴스를 의미한다. 상기 [수학식3]에서 'ro13 x gm13'은 모스트랜지스터(M13)의 드레인 전류에 반비례 하므로 이 모스트랜지스터(M13)의 드레인 전류는 작게 유지되어야 한다.

상기 부하(RL)에 흐르는 출력전류가 증가하는 것에 대응하여 버퍼(32)의 출력 저항을 작게 만들어 주기 위해서는 상기 모스트랜지스터(M16)의 트랜스컨덕턴스를 증가시켜야 한다. 이를 위해, 상기 출력 전류가 증가하였을 때 상기 모스트랜지스터(M15)를 통해 부스팅된 전류는 상기 모스트랜지스터(M16)을 통해 흘러야 한다.

이에 비하여, 도 2와 같은 종래 LDO 레귤레이터(20)에 있어서는 상기 모스트랜지스터(M15)를 통해 부스팅된 전류는 모스트랜지스터(M13)를 통해 흘려 보내므로, 그 모스트랜지스터(M13)의 트랜스컨덕턴스를 증가시켜 주어야 한다.

LDO 레귤레이터(30)의 슬루율 전류는 모스트랜지스터(M13),(M16)의 드레인 전류(I13),(I16)의 합과 모스트랜지스터(M12),(M15)의 드레인 전류의 합의 차와 같다. 슬루율 전류를 증가시키기 위해서는 상기 모스트랜지스터(M13),(M16)의 드레인 전류(I13),(I16)의 변화율을 증가시켜야 하고, 이를 위해서는 상기 모스트랜지스터(M16)의 트랜스컨덕턴스를 증가시켜야 한다.

종래의 LDO 레귤레이터(20)와 달리 본 발명의 LDO 레귤레이터(30)에서는 상기 모스트랜지스터(M16)의 입력 커패시턴스는 LDO 피드백 루프의 단위 이득 대역폭에 영향을 주지 않으므로 이 모스트랜지스터(M16)의 W/L 비율은 충분히 증가 될 수 있다.

더구나, 상기 모스트랜지스터(M13)의 드레인 전류(I13)가 작게 유지되므로 그 모스트랜지스터(M13)의 W/L 비율 역시 최소화 될 수 있다. 이는 보상 커패시터(Cc)의 크기를 감소시킴으로써 LDO 피드백 루프의 단위 이득 대역폭을 최대화 할 수 있음을 의미한다.

따라서, 본 발명의 LDO 레귤레이터(30)는 슬루율 전류와 단위 이득 대역폭간의 상충관계가 없으므로 슬루율 전류와 단위 이득 대역폭 모두 동시에 증가되어 과도 응답 특성을 개선할 수 있게 된다.

도 4 내지 도 7은 종래의 LDO 레귤레이터(20)와 본 발명의 LDO 레귤레이터(30)에 대한 각종 측정 결과를 나타낸 것으로, 이에 대하여 비교 설명하면 다음과 같다.

먼저, 도 4a는 종래의 LDO 레귤레이터의 각종 특성을 측정한 결과를 나타낸 표로서, 최대출력전류: 200mA, 출력 커패시터 : 1μF, 출력전류가 0일 때 LDO 레귤레이터의 소모 전류 : 20μA, 출력 전류가 최대일 때 LDO 레귤레이터의 소모 전류 : 340μA, 드롭아웃 전압 : 0.2V, 출력 전류가 변할 때 출력 전압의 변동을 나타내는 로드 레귤레이션 : 34mV, 입력전압이 변할 때 출력 전압의 변동을 나타내는 라인 레귤레이션 : 2mV/V, PSRR(0-20kHz) : 45dB 이상, 출력 전류가 변할 때 최대 출력 전압 변동을 나타내는 과도 응답 특성 : 1.1% 미만, 칩 면적 : 0.264

_,공정 : 0.35μm CMOS 이다.

이에 비하여 도 4b는 본 발명의 LDO 레귤레이터의 각종 특성을 측정한 결과를 나타낸 표로서, 최대출력전류: 200mA, 출력 커패시터 : 1μF, 출력전류가 0일 때 LDO 레귤레이터의 소모 전류 : 7.63μA, 출력 전류가 최대일 때 LDO 레귤레이터의 소모 전류 : 924μA, 드롭아웃 전압 : 0.2V, 로드 레귤레이션 : 7.8mV, 라인 레귤레이션 : 1mV/V, PSRR(0-20kHz) : 50dB 이상, 과도 응답 특성 : 10.5mV, 칩 면적 : 0.063

_,공정 : 0.18μm high voltage CMOS 이다.

여기서, 종래의 LDO 레귤레이터에 비하여 본 발명의 LDO 레귤레이터은 로드 레귤레이션 및 라인 레귤레이션이 우수한 것을 학인할 수 있으며, 특히 과도 응답 특성이 우수한 것을 확인할 수 있다.

도 5a는 종래의 LDO 루프의 UGF(단위 이득 주파수)를 나타낸 것이고, 도 5b는 본 발명의 LDO 루프의 UGF를 나타낸 것이다. UGF가 높을수록 과도 응답 특성이 좋아지는데, 본 발명에 의한 LDO 루프의 UGF가 종래의 LDO 루프의 UGF에 비하여 높은 것을 확인할 수 있다. 그 이유는 상대적으로 작은 보상 커패시터(Cc)를 사용하였기 때문이다.

도 6a는 종래의 LDO 레귤레이터의 △Vtr을 나타낸 것이고, 도 6b는 본 발명의 LDO 레귤레이터의 △Vtr를 나타낸 것이다. △Vtr(출력 전류가 갑자기 변할 때의 최대 출력 전압 변동값, 작을수록 좋음)은 과도 응답 특성을나타내는 지표로서, 종래 LDO 레귤레이터에서는 출력 전류가 0에서 200mA까지 변할 때 출력 전압이 순간적으로 65mV까지 변하는 것에 비하여 본 발명의 LDO 레귤레이터에서는 10.5mV까지 변하는 것을 확인할 수 있었다. 단, 종래 LDO 레귤레이터는 출력 전압이 3.15V일 때의 측정 결과이고, 본 발명의 LDO 레귤레이터는 출력 전압이 3.3V일 때의 측정 결과이다.

도 7a는 종래의 LDO 레귤레이터의 라인 레귤레이션을 나타낸 것이고, 도 7b는 본 발명의 LDO 레귤레이터의 라인 레귤레이션을 나타낸 것이다. 라인 레귤레이션이란 입력 전압의 변화 대 출력 전압의 변화를 나타낸 것으로, 이 값이 작을수록 좋다. 입력 전압이 3.5V에서 4.5V로 변할 때, 종래 LDO 레귤레이터의 경우 출력 전압이 3mV 변화된 것에 비하여, 본 발명의 LDO 레귤레이터에서는 출력전압이 1mV 변한 것을 확인할 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 본 발명의 권리범위가 이에 한정되는 것이 아니라 다음의 청구범위에서 정의하는 본 발명의 기본 개념을 바탕으로 보다 다양한 실시예로 구현될 수 있으며, 이러한 실시예들 또한 본 발명의 권리범위에 속하는 것이다.

30 : LDO 레귤레이터 31 : 에러 증폭기
32 : 버퍼 33 : 출력부

Claims

출력단으로부터 피드백되는 에러전압을 증폭하는 캐스코드 에러 증폭기;
상기 캐스코드 에러 증폭기에 의해 증폭된 전압에 따라 패스 트랜지스터의 구동을 제어하기 위하여 그 패스 트랜지스터의 부스팅전류를 접지단자 측으로 흘려보내되,
입력 커패시턴스가 LDO 피드백 루프의 단위 이득 대역폭에 영향을 주지 않는 모스트랜지스터를 구비한 버퍼;
상기 패스트랜지스터의 구동에 따른 출력전압을 발생하고, 출력전압분압용 저항으로 상기 출력전압을 분배하여 상기 에러전압을 발생하는 출력부를 포함하여 구성한 것을 특징으로 하는 고 슬루율과 고 단위 이득 대역폭을 가지는 저 드롭아웃 레귤레이터.
제1항에 있어서, 버퍼는
일측 단자에 상기 입력전압(Vin)이 공급되고, 게이트에 일정 바이어스전압(Vb2)이 공급되는 모스트랜지스터(M12);
일측 단자가 상기 모스트랜지스터(M12)의 타측 단자, 모스트랜지스터(M15)의 타측 단자, 모스트랜지스터(M16)의 일측 단자 및 자신의 바디에 공통 접속되고, 그 공통 접속점이 상기 버퍼의 출력단에 접속된 모스트랜지스터(M13);
일측 단자가 상기 모스트랜지스터(M13)의 타측 단자에 접속되고, 게이트에 일정 바이어스전압(Vb3)이 공급되며, 타측 단자가 접지단자에 접속된 모스트랜지스터(M14);
일측 단자에 상기 입력전압(Vin)이 공급되고, 타측 단자와 게이트가 상기 패스트랜지스터(MP)의 게이트와 공통 접속되어 그 공통접속점이 상기 모스트랜지스터(M13)의 타측 단자에 접속된 모스트랜지스터(M15);
일측 단자가 상기 모스트랜지스터(M15)의 타측 단자에 접속되고, 게이트가 상기 모스트랜지스터(M14)의 일측 단자에 접속되며, 타측 단자가 접지단자에 접속된 모스트랜지스터(M16)를 포함하여 구성된 것을 특징으로 하는 고 슬루율과 고 단위 이득 대역폭을 가지는 저 드롭아웃 레귤레이터.
제2항에 있어서, 버퍼의 출력 저항은 다음의 [수학식]으로 표현되는 것을 것을 특징으로 하는 고 슬루율과 고 단위 이득 대역폭을 가지는 저 드롭아웃 레귤레이터.

여기서, gm16 : 모스트랜지스터(M16)의 트랜스컨덕턴스, gm13: 모스트랜지스터(M13)의 트랜스컨덕턴스, ro13 : 모스트랜지스터(M13)의 출력 저항, gm15 : 모스트랜지스터(M15)의 트랜스컨덕턴스
제2항에 있어서, 모스트랜지스터(M15)를 통해 부스팅된 전류는 상기 모스트랜지스터(M16)을 통해 흐르는 것을 특징으로 하는 고 슬루율과 고 단위 이득 대역폭을 가지는 저 드롭아웃 레귤레이터.
제2항에 있어서, 모스트랜지스터(M16)의 입력 커패시턴스는 LDO 피드백 루프의 단위 이득 대역폭에 영향을 주지 않는 것을 특징으로 하는 고 슬루율과 고 단위 이득 대역폭을 가지는 저 드롭아웃 레귤레이터.
제2항에 있어서, 저 드롭아웃 레귤레이터의 슬루율 전류는 모스트랜지스터(M13),(M16)의 드레인 전류의 합과 모스트랜지스터(M12),(M15)의 드레인 전류의 합의 차와 같은 것을 특징으로 하는 고 슬루율과 고 단위 이득 대역폭을 가지는 저 드롭아웃 레귤레이터.