KR20090028282A - 저전압 강하 레귤레이터 - Google Patents

저전압 강하 레귤레이터 Download PDF

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배창호
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Abstract

본 발명에 따른 저전압 강하 레귤레이터는 출력부하를 구동하기 위한 출력전류를 공급하는 패스 트랜지스터를 포함하는 출력부 및 상기 패스 트랜지스터의 동작영역에 따라 피드백 루프 이득을 제어하여 상기 출력부하에 인가되는 출력전압을 일정하게 하는 가변 이득 증폭부를 포함한다.
본 발명에 따르면, 저전압강하 레귤레이터의 출력의 정확성과 과도(transient) 특성이 향상되는 등의 효과가 있다.
저전압 강하 레귤레이터, 트랜스컨덕턴스, 패스 트랜지스터, 선형(triode), 포화(saturation)

Description

저전압 강하 레귤레이터{LOW VOLTAGE DROP OUT REGULATOR}
본 발명은 전압 레귤레이터에 관한 것이며, 보다 구체적으로 입력전압에 대응하는 안정적인 출력전압을 생성하기 위한 저전압 강하 레귤레이터에 관한 것이다.
일반적으로 저전압강하 레귤레이터를 구현하는데 있어서 입력전압이 변하거나 출력부하의 크기가 변할 경우 출력부하를 구동하는 전류를 공급하는 패스 트랜지스터(Pass Transistor)의 동작영역이 선형(triode)영역 및 포화(saturation)영역을 넘나들 수 있다. 패스 트랜지스터의 동작영역이 선형(triode) 영역으로 빠지게 되면 피드백루프 이득이 감소하여 출력의 정확성이 줄어들고, 대역폭(bandwidth)의 감소로 출력의 과도(transient) 특성이 악화된다. 한편, 선형(triode)영역에 덜 빠지게 하기 위해 패스 트랜지스터(Pass Transistor)의 사이즈를 늘리는 경우, 레귤레이터의 면적상승을 초래한다. 또한 패스 트랜지스터(Pass Transistor)의 동작영역이 포화(saturation) 영역으로 빠지게 되면 피드백루프 이득이 증가하여 보상의 안정도에 위협을 주게 된다.
도 1은 종래의 저전압강하 레귤레이터를 나타낸 도면이다. 도 1에 도시된 종래의 저전압강하 레귤레이터는 선형 레귤레이터이며, 항상 전원전압보다 낮은 출력 전압을 생성한다. 따라서 전원전압과 출력전압의 차이가 전력 손실로 이어져, 효율보다는 싸고 안정적인 출력 전압을 요하는 응용분야에서 주로 사용된다.
도 1을 참조하면, 종래의 저전압강하 레귤레이터에는 출력부하를 구동하기 위해 전류를 공급해주는 패스 트랜지스터(Pass TR)와, 출력의 전압 레벨을 원하는 값으로 유지하기 위한 피드백 네트워크가 포함된다. 일반적으로 저전압강하 레귤레이터에서는 입력 전압(Vin)을 고정된 기준 전압으로 형성하여 항상 고정된 출력 전압을 유지하게 한다. 또한 원하는 출력 전압 레벨을 기준전압과의 비율에 의해 형성시키기 위해서 피드백 팩터(feedback factor)를 이루는 분할저항 R1과 R2의 비율을 사용하게 된다. 그리고 원하는 출력 전압 레벨의 정확성을 높이기 위해 네거티브 피드백 루프 이득을 키워주기 위한 증폭기(ap)가 피드백 루프 내에 들어가게 된다.
도 2는 도 1의 종래의 저전압강하 레귤레이터에 포함되는 구성 요소인 앰프와 패스 트랜지스터(Pass TR)의 구체적인 회로를 도시한 것이다.
도 2를 참조하면, 피모스 차동 입력단(1)의 게이트로 정(+)/부(-) 입력신호가 인가되고, 반영 경로(2)를 통하여 피모스 차동 입력단(1)의 출력 전류 크기에 대응하는 크기의 반영전류가 유동되고, 출력단(30)에 의해 반영 경로(2)의 노드 S의 전위에 대응하는 출력전압이 생성된다.
이러한 종래의 저전압강하 레귤레이터는 피모스 차동 출력이 커런트 미러(current mirror) 구조로 되어 반영 경로(2)의 전류에 영향을 주고, 반영 경로(2) 상에서 보다 전원 전압단(VBATT)에 가까운 노드 S에서 출력전압을 도출함으로 써, 비교적 높은 전원전압 및 비교적 낮은 입력전압 환경에서 증폭동작을 한다.
이러한 종래의 저전압 레귤레이터는 입력전압 또는 출력부하가 변하는 경우 출력의 정확성과 과도 특성 등이 저하되는 문제점이 있다.
이를 보다 구체적으로 설명하면 다음과 같다.
먼저 입력전압이 고정된 전압이 아니고 여러 단계의 레벨로 변하고 부하조건은 고정되어 있는 경우, 입력전압이 높을 경우에는 출력전압이 커지게 되어 정해진 출력부하에 대해서 출력전류가 증가하게 된다. 증가된 출력전류를 공급하기 위해서 패스 트랜지스터(Pass TR)의 게이트가 낮은 레벨로 내려가게 되고 패스 트랜지스터(Pass TR)의 동작영역이 선형(triode) 영역에 빠지면서 피드백 루프이득이 급격히 낮아져 출력 전압이 원하는 레벨에서 큰 오차를 보이게 된다. 이는 정확한 레귤레이션을 보장할 수 없게 되는 문제점을 발생시킨다. 그리고 대역폭(bandwidth)도 급격히 줄게 되어 과도(transient) 특성에 악영향을 미치게 된다. 또한 패스 트랜지스터(Pass TR)가 선형(triode)영역에 덜 빠지게 하기 위해서는 상당히 큰 사이즈의 패스 트랜지스터(Pass TR)가 요구되는데 이것은 반도체 칩 내부 사이즈의 증가를 초래하여 상품가치를 떨어뜨리게 된다. 또한 고정된 부하에 대하여 입력전압이 낮을 경우에는 패스 트랜지스터(Pass TR)가 포화(saturation)영역에서 동작하게 되고 높은 피드백 루프 이득을 이루어서 안정된 보상을 위협하는 문제점이 있다.
다음으로 저전압 강하 레귤레이터의 입력전압이 고정되어 있고 부하가 변하는 경우, 부하가 커져서 헤비(heavy) 부하 상태가 되면 출력전류가 증가하게 된다. 이 경우에도 증가된 출력전류를 공급하기 위해서 패스 트랜지스터(Pass Transistor)가 선형(triode)영역에 빠지게 되고 앞에서 언급한 피드백 루프이득의 감소, 대역폭(Bandwidth) 감소와 같은 문제점들이 발생하게 된다. 부하의 크기가 작아져서 라이트(light) 부하 상태가 되면 출력전류가 감소하게 된다. 이 경우에는 패스 트랜지스터(Pass TR)가 포화(saturation)영역에서 동작하게 되고 높은 피드백 루프 이득을 이루어서 앞에서 언급한 안정된 보상을 위협하는 문제점을 발생시키게 된다.
본 발명은 입력전압 또는 출력부하의 크기의 변화로 인한 저전압 강하 레귤레이터의 출력의 정확도 및 과도 특성의 저하를 방지하는 것을 과제로 한다.
또한 본 발명은 작은 칩면적 상에 구현할 수 있는 저전압 강하 레귤레이터를 제공하는 것을 과제로 한다.
이러한 과제를 해결하기위한 본 발명에 따른 저전압 강하 레귤레이터는 출력부하를 구동하기 위한 출력전류를 공급하는 패스 트랜지스터를 포함하는 출력부 및 상기 패스 트랜지스터의 동작영역에 따라 피드백 루프 이득을 제어하여 상기 출력부하에 인가되는 출력전압을 일정하게 하는 가변 이득 증폭부를 포함한다.
상기 가변 이득 증폭부는 차동 입력신호를 입력받는 피모스 차동 입력부와, 상기 피모스 차동 입력부의 출력전류에 대응하는 반영전류를 유동시키는 제1 반영 경로부와, 상기 패스 트랜지스터의 동작영역을 감지하는 동작영역 감지부와, 상기 동작영역 감지부로부터의 동작영역 감지신호에 따라 상기 반영전류의 트랜스컨덕턴스를 제어하는 트랜스컨덕턴스 제어부 및 상기 반영전류와 상기 트랜스컨덕턴스가 제어된 반영전류를 입력받아 상기 출력부를 제어하는 출력제어신호를 생성하는 제2 반영 경로부를 포함하는 것이 바람직하다.
상기 피모스 차동 입력부는 소오스들이 하이 레벨의 전압원측의 제1 전류 소오스에 공통 연결되고 게이트들에 상기 차동 입력신호가 입력되는 제1 및 제2 피모 스 트랜지스터를 포함하는 것이 바람직하다.
상기 제1 반영 경로부는 드레인과 게이트가 상기 제1 피모스 트랜지스터의 드레인에 공통 연결되고 소오스가 로우 레벨의 전압원에 연결된 제1 엔모스 트랜지스터와, 드레인과 게이트가 상기 제2 피모스 트랜지스터의 드레인에 공통 연결되고 소오스가 상기 로우 레벨의 전압원에 연결된 제2 엔모스 트랜지스터와, 게이트들이 상기 제1 엔모스 트랜지스터의 게이트에 공통 연결되고 소오스들이 상기 로우 레벨의 전압원에 공통 연결된 제3 및 제4 엔모스 트랜지스터 및 게이트들이 상기 제2 엔모스 트랜지스터의 게이트에 공통 연결되고 소오스들이 상기 로우 레벨의 전압원에 공통 연결된 제5 및 제6 엔모스 트랜지스터를 포함하는 것이 바람직하다.
상기 동작영역 감지부는 소오스가 상기 하이 레벨의 전압원측의 제2 전류 소오스에 연결되고 게이트가 상기 패스 트랜지스터의 게이트에 연결된 제3 피모스 트랜지스터와, 소오스가 상기 제3 피모스 트랜지스터의 소오스에 연결된 제4 피모스 트랜지스터와, 게이트와 드레인이 상기 제4 피모스 트랜지스터의 게이트에 공통 연결되고 소오스가 상기 패스 트랜지스터의 드레인에 연결된 제5 피모스 트랜지스터와, 드레인이 상기 제3 피모스 트랜지스터의 드레인에 연결되고 소오스가 상기 로우 레벨의 전압원에 연결된 제7 엔모스 트랜지스터 및 드레인이 상기 제4 피모스 트랜지스터의 드레인에 연결되고 소오스가 상기 로우 레벨의 전압원에 연결되고 게이트가 상기 제7 엔모스 트랜지스터의 게이트에 연결된 제8 엔모스 트랜지스터를 포함하는 것이 바람직하다.
상기 동작 영역 감지부는 상기 제7 엔모스 트랜지스터의 드레인과 게이트 사 이에 설치된 제1 저항 및 상기 제8 엔모스 트랜지스터의 드레인과 게이트 사이에 설치된 제2 저항을 더 포함하는 것이 바람직하다.
상기 트랜스컨덕턴스 제어부는 게이트들이 상기 제3 피모스 트랜지스터의 드레인에 공통 연결된 제9, 제10 엔모스 트랜지스터 및 게이트들이 상기 제4 피모스 트랜지스터의 드레인에 공통 연결된 제11, 제12 엔모스 트랜지스터를 포함하고, 상기 제9, 제11 엔모스 트랜지스터의 소오스들은 상기 제5 엔모스 트랜지스터의 드레인에 공통 연결되고, 상기 제10, 제12 엔모스 트랜지스터의 소오스들은 상기 제3 엔모스 트랜지스터의 드레인에 공통 연결되고, 상기 제9, 제12 엔모스 트랜지스터의 드레인들은 상기 제6 엔모스 트랜지스터의 드레인에 공통 연결되고, 상기 제10, 제11 엔모스 트랜지스터의 드레인들은 상기 제4 엔모스 트랜지스터의 드레인에 공통 연결되는 것이 바람직하다.
상기 제2 반영 경로부는 소오스들이 상기 하이 레벨의 전압원에 공통 연결되고 게이트들이 서로 연결된 제6, 제7 피모스 트랜지스터와, 소오스가 상기 제6 피모스 트랜지스터의 드레인에 연결되고 드레인이 상기 제6 피모스 트랜지스터의 게이트에 연결된 제8 피모스 트랜지스터와, 소오스가 상기 제7 피모스 트랜지스터의 드레인에 연결되고 게이트가 상기 제8 피모스 트랜지스터의 게이트에 연결된 제9 피모스 트랜지스터와, 드레인이 상기 제8 피모스 트랜지스터의 드레인에 연결되고 소오스가 상기 제6 엔모스 트랜지스터의 드레인에 연결된 제13 엔모스 트랜지스터 및 드레인이 상기 제9 피모스 트랜지스터의 드레인에 연결되고 소오스가 상기 제4 엔모스 트랜지스터의 드레인에 연결되고 게이트가 상기 제13 엔모스 트랜지스터의 게이트에 연결된 제14 엔모스 트랜지스터를 포함하는 것이 바람직하다.
상기 출력부는 소오스가 상기 하이 레벨의 전압원에 연결되고 게이트가 상기 제9 피모스 트랜지스터의 드레인에 연결되고 드레인이 상기 로우 레벨의 전압원측에 연결된 제10 피모스 트랜지스터를 더 포함하고, 상기 패스 트랜지스터의 소오스는 상기 하이 레벨의 전압원에 연결되고 상기 패스 트랜지스터의 게이트는 상기 제10 피모스 트랜지스터의 드레인에 연결되고 상기 패스 트랜지스터의 드레인은 상기 제5 피모스 트랜지스터의 소오스에 연결되는 것이 바람직하다.
상기 출력부는 상기 제10 피모스 트랜지스터의 게이트와 드레인 사이에 직렬 연결된 제1 커패시터와 제3 저항을 더 포함하는 것이 바람직하다.
본 발명에 따르면, 저전압강하 레귤레이터의 출력의 정확성과 과도(transient) 특성이 향상되는 효과가 있다.
또한 집적도의 향상으로 저전압강하 레귤레이터를 작은 칩 면적상에 구현하는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다.
도 3은 본 발명의 일 실시 예에 따른 저전압 강하 레귤레이터를 나타낸 도면이다.
도 3을 참조하면, 본 발명의 일 실시 예에 따른 저전압 강하 레귤레이터는 출 력부(10) 및 가변 이득 증폭부(20)를 포함한다.
출력부(10)는 출력부하를 구동하기 위한 출력전류를 공급하는 패스 트랜지스터(PT)와 패스 트랜지스터의 게이트를 구동하며 추가적인 이득을 얻기 위한 반전 이득을 갖는 제2 증폭기(ap2)를 포함한다.
가변 이득 증폭부(20)는 패스 트랜지스터(PT)의 동작영역에 따라 피드백 루프 이득을 제어하여 출력부하에 인가되는 출력전압을 일정하게 한다. 이러한 가변 이득 증폭부(20)는 네거티브 피드백 루프 이득을 키워주기 위한 제1 증폭기(ap1)와 함께 이득(Gain)을 조절하기 위한 이득 조절기(Gain control)가 결합된 구조를 갖는다.
분할 저항부(30)에 포함된 분할저항 R1과 R2는 피드백 팩터(feedback factor)를 이룬다.
도 4는 본 발명의 일 실시 예에 따른 저전압강하 레귤레이터를 구체적으로 나타낸 회로도이다.
도 4를 참조하면, 본 발명의 일 실시 예에 따른 저전압강하 레귤레이터에 포함된 가변 이득 증폭부(20)는 차동 입력신호를 입력받는 피모스 차동 입력부(21)와, 피모스 차동 입력부(21)의 출력전류에 대응하는 반영전류를 유동시키는 제1 반영 경로부(22)와, 패스 트랜지스터의 동작영역을 감지하는 동작영역 감지부(23)와, 동작영역 감지부(23)로부터의 동작영역 감지신호에 따라 반영전류의 트랜스컨덕턴스를 제어하는 트랜스컨덕턴스 제어부(24) 및 제1 반영 경로부(22)와 트랜스컨덕턴스 제어부(24)에서 제어된 반영전류를 입력받아 출력부를 제어하는 출력제어신호를 생성하는 제2 반영 경로부(25)를 포함한다.
본 발명의 일 실시 예에 따른 저전압강하 레귤레이터에 따르면, 피모스 차동 입력부(21)와, 제1 및 제2 반영 경로부(22, 25)가 하나의 미러드 증폭기(mirrored amplifier)의 형태로써 제1 증폭기(a1)를 나타내며, 첫 번째 이득 증폭을 한다. 또한 출력부(10)에서는 제2 증폭기(ap2)를 거치면서 두 번째 이득 증폭을 하고, 패스 트랜지스터를 거치면서 세 번째 이득 증폭을 한다. 이에 따라, 전체적으로 쓰리 스테이지(three stage)의 이득 증폭을 한다.
피모스 차동 입력부(21)는 소정의 전류를 공급하기 위한 제1 전류원(Is1)에 연결된 2개의 피모스 트랜지스터를 포함하여 구성될 수 있다. 보다 구체적으로 피모스 차동 입력부(21)는 소오스들이 하이 레벨의 전압원(VBATT)측의 제1 전류 소오스(Is1)에 공통 연결되고 게이트들에 차동 입력신호가 입력되는 제1 및 제2 피모스 트랜지스터(P1, P2)를 포함하여 구성될 수 있다. 이와 같이 2개의 피모스 트랜지스터를 사용함으로써 비교적 낮은 전압 레벨의 입력신호를 인가 받을 수 있다.
제1 반영 경로부(22)는 제1 내지 제6 엔모스 트랜지스터(N1 내지 N6)를 포함하여 구성될 수 있다.
제1 엔모스 트랜지스터(N1)의 드레인과 게이트는 제1 피모스 트랜지스터(P1)의 드레인에 공통 연결되고, 제1 엔모스 트랜지스터(N1)의 소오스는 로우 레벨의 전압원에 연결된다. 제2 엔모스 트랜지스터(N2)의 드레인과 게이트는 제2 피모스 트랜지스터(P2)의 드레인에 공통 연결되고, 제2 엔모스 트랜지스터(N2)의 소오스는 로우 레벨의 전압원에 연결된다. 제3 및 제4 엔모스 트랜지스터(N3, N4)의 게이트들은 제1 엔모스 트랜지스터(N1)의 게이트에 공통 연결되고, 제3 및 제4 엔모스 트랜지스터(N3, N4)의 소오스들은 로우 레벨의 전압원에 공통 연결된다. 제5 및 제6 엔모스 트랜지스터(N5, N6)의 게이트들은 제2 엔모스 트랜지스터(N2)의 게이트에 공통 연결되고, 제5 및 제6 엔모스 트랜지스터(N5, N6)의 소오스들은 로우 레벨의 전압원에 공통 연결된다.
제1, 제2 엔모스 트랜지스터(N1, N2)는 제1, 제2 피모스 트랜지스터(P1, P2)의 출력전류에 크기에 대응하는 유동 경로를 만든다. 제5 트랜지스터(N5)는 제3 노드(Q3)의 전위에 대응하는 전류를 제8 노드(Q8)에 유동시키고, 제3 트랜지스터(N3)는 제2 노드(Q2)의 전위에 대응하는 전류를 제9 노드(Q9)에 유동시킨다. 제6 트랜지스터(N6)는 제3 노드(Q3)의 전위에 대응하는 전류를 제4 노드(Q4)에 유동시키고, 제4 트랜지스터(N4)는 제2 노드(Q2)의 전위에 대응하는 전류를 제5 노드(Q5)에 유동시킨다.
동작영역 감지부(23)는 제3 내지 제5 피모스 트랜지스터(P3 내지 P5), 제7 및 제8 엔모스 트랜지스터(N7, N8)를 포함하여 구성될 수 있다.
제3 피모스 트랜지스터(P3)의 소오스는 하이 레벨의 전압원(VBATT)측의 제2 전류 소오스(Is2)에 연결되고, 제3 피모스 트랜지스터(P3)의 게이트는 패스 트랜지스터(PT)의 게이트에 연결된다. 제4 피모스 트랜지스터(P4)의 소오스는 제3 피모스 트랜지스터(P3)의 소오스에 연결된다. 제5 피모스 트랜지스터(P5)의 게이트와 드레 인은 제4 피모스 트랜지스터(P4)의 게이트에 공통 연결되고, 제5 피모스 트랜지스터(P5)의 소오스는 패스 트랜지스터(PT)의 드레인에 연결된다. 제7 엔모스 트랜지스터(N7)의 드레인은 제3 피모스 트랜지스터(P3)의 드레인에 연결되고, 제7 엔모스 트랜지스터(N7)의 소오스는 로우 레벨의 전압원에 연결된다. 제8 엔모스 트랜지스터(N8)의 드레인은 제4 피모스 트랜지스터(P4)의 드레인에 연결되고, 제8 엔모스 트랜지스터(N8)의 소오스는 로우 레벨의 전압원에 연결되고, 제8 엔모스 트랜지스터(N8)의 게이트는 제7 엔모스 트랜지스터(N7)의 게이트에 연결된다.
제3, 제4 피모스 트랜지스터(P3, P4)는 하이레벨의 전압원(Vbatt)에 연결된 제2 전류 소오스(Is2)로부터 바이어스 전류를 공급 받으면서 차동 동작한다. 제5 피모스 트랜지스터(P5)는 패스 트랜지스터(PT)의 드레인 노드인 제17 노드(Q17)에서 하나의 다이오드 드롭을 나타내는 기능을 한다. 상기 다이오드 드롭은 패스 트랜지스터(PT)의 문턱 전압을 모사한 값이다. 제7, 제8 엔모스 트랜지스터(N7, N8)는 제3, 제4 피모스 트랜지스터(P3, P4)로부터 발생하는 출력전류에 대해 차동 출력 전위를 얻기 위한 기능을 한다.
동작영역 감지부(23)는 제7 엔모스 트랜지스터(N7)의 드레인과 게이트 사이에 설치된 제1 저항(R1)과 제8 엔모스 트랜지스터(N8)의 드레인과 게이트 사이에 설치된 제2 저항(R2)을 더 포함할 수 있다.
제1 및 제2 저항(R1, R2)은 제14 노드(Q14) 및 제15 노드(Q15)의 커먼 모드 전압(common mode voltage)을 잡아주기 위한 커먼 모드 피드백(common mode feedback)으로써 작용한다.
트랜스컨덕턴스 제어부(24)는 제9 내지 제12 엔모스 트랜지스터(N9 내지 N12)를 포함하여 구성될 수 있다.
제9, 제10 엔모스 트랜지스터(N9, N10)의 게이트들은 제3 피모스 트랜지스터(P3)의 드레인에 공통 연결되고, 제11, 제12 엔모스 트랜지스터(N11, N12)의 게이트들은 제4 피모스 트랜지스터(P4)의 드레인에 공통 연결되고, 제9, 제11 엔모스 트랜지스터(N9, N11)의 소오스들은 제5 엔모스 트랜지스터(N5)의 드레인에 공통 연결되고, 제10, 제12 엔모스 트랜지스터(N10, N12)의 소오스들은 제3 엔모스 트랜지스터(N3)의 드레인에 공통 연결되고, 제9, 제12 엔모스 트랜지스터(N9, N12)의 드레인들은 제6 엔모스 트랜지스터(N6)의 드레인에 공통 연결되고, 제10, 제11 엔모스 트랜지스터(N10, N11)의 드레인들은 제4 엔모스 트랜지스터(N4)의 드레인에 공통 연결된다.
제9, 제11 엔모스 트랜지스터(N9, N11)의 소오스들은 제1, 제2 피모스 트랜지스터(P1, P2)로부터의 전류를 반영하는 제8 노드(Q8)에 연결되어 구성되고, 제10, 제12 엔모스 트랜지스터(N10, N12)의 소오스들은 제1, 제2 피모스 트랜지스터(P1, P2)로부터의 전류를 반영하는 제9 노드(Q9)에 연결되어 구성된다.
동작영역 감지부(23)에 연결된 제7 노드(Q7)의 전위에 대응하는 신호가 제9, 제10 엔모스 트랜지스터(N9, N10)의 게이트에 공급되어 반영전류를 제어한다. 또한 동작영역 감지부(23)에 연결된 제6 노드(Q6)의 전위에 대응하는 신호가 제11, 제12 엔모스 트랜지스터(N11, N12)의 게이트에 공급되어 반영전류를 제어한다.
제2 반영 경로부(25)는 제6 내지 제9 피모스 트랜지스터(P6 내지 P9), 제13 및 제14 엔모스 트랜지스터(N13, N14)를 포함하여 구성될 수 있다.
제6, 제7 피모스 트랜지스터(P6, P7)의 소오스들은 하이 레벨의 전압원(VBATT)에 공통 연결되고, 제6, 제7 피모스 트랜지스터(P6, P7)의 게이트들은 서로 연결된다. 제8 피모스 트랜지스터(P8)의 소오스는 제6 피모스 트랜지스터(P6)의 드레인에 연결되고, 제8 피모스 트랜지스터(P8)의 드레인은 제6 피모스 트랜지스터(P6)의 게이트에 연결된다. 제9 피모스 트랜지스터(P9)의 소오스는 제7 피모스 트랜지스터(P7)의 드레인에 연결되고, 제9 피모스 트랜지스터(P9)의 게이트는 제8 피모스 트랜지스터(P8)의 게이트에 연결된다. 제13 엔모스 트랜지스터(N13)의 드레인은 제8 피모스 트랜지스터(P8)의 드레인에 연결되고, 제13 엔모스 트랜지스터(N13)의 소오스는 제6 엔모스 트랜지스터(N6)의 드레인에 연결된다. 제14 엔모스 트랜지스터(N14)의 드레인은 제9 피모스 트랜지스터(P9)의 드레인에 연결되고, 제14 엔모스 트랜지스터(N14)의 소오스는 제4 엔모스 트랜지스터(N4)의 드레인에 연결되고, 제14 엔모스 트랜지스터(N14)의 게이트는 제13 엔모스 트랜지스터(N13)의 게이트에 연결된다.
이와 같이, 제6, 제7 피모스 트랜지스터(P6, P7)의 게이트들이 서로 연결되고, 제6, 제7 피모스 트랜지스터(P6, P7)의 소오스들이 하이레벨의 전압원(VBATT)에 연결되고, 제10 노드(Q10)가 제8 피모스 트랜지스터(P8)의 드레인에 연결됨으로써, 와이드 스윙(wide swing)을 이루면서 커런트 미러(current mirror)가 형성된다.
제8, 제9 피모스 트랜지스터(P8, P9)는 제6, 제7 피모스 트랜지스터(P6, P7) 에 대해서 캐스코드(cascode)를 형성하면서 게이트들이 서로 연결되어 제1 바이어스 전압(Bias1)으로 바이어싱된다.
제13, 제14 엔모스 트랜지스터(N13, N14)는 제6, 제4 엔모스 트랜지스터(N6, N4)에 대하여 캐스코드를 형성하고, 제8, 제9 피모스 트랜지스터(P8, P9)와 함께 제11 노드(Q11)의 임피던스를 키워주워 첫번째 스테이지(first stage)의 증폭 이득을 높여주며, 게이트들이 서로 연결되고 제2 바이어스 전압(Bias2)으로 바이어스 전압이 잡힌다.
출력부는 제10 피모스 트랜지스터(P10)와, 제1 커패시터(C1) 및 제3 저항(R3)으로 구성되는 제2 증폭기(ap2)와 패스 트랜지스터(PT)를 포함하여 구성될 수 있다.
제10 피모스 트랜지스터(P10)의 소오스는 하이 레벨의 전압원(VBATT)에 연결되고, 제10 피모스 트랜지스터(P10)의 게이트는 제9 피모스 트랜지스터(P9)의 드레인에 연결되고, 제10 피모스 트랜지스터(P10)의 드레인은 로우 레벨의 전압원에 연결된 제4 전류 소오스(Is4)에 연결된다. 패스 트랜지스터(PT)의 소오스는 하이 레벨의 전압원(VBATT)에 연결되고, 패스 트랜지스터(PT)의 게이트는 제10 피모스 트랜지스터(P10)의 드레인에 연결되고, 패스 트랜지스터(PT)의 드레인은 제5 피모스 트랜지스터(P5)의 소오스에 연결된다. 제10 피모스 트랜지스터(P10)의 게이트와 드레인 사이에는 제1 커패시터(C1)와 제3 저항(R3)이 직렬 연결된다.
제10 피모스 트랜지스터(P10)는 두 번째 이득 증폭 작용을 한다. 패스 트랜지 스터(PT)는 출력단자인 제17 노드(Q17)에 연결된 부하에 출력전류를 공급한다. 제1 커패시터(C1)와 제1 저항(R1)은 패스 트랜지스터(PT)의 게이트에서 형성되는 폴(pole)과 파지티브 제로(positive zero)를 밀러 보상(Miller compensation)의 폴 스플리팅(pole splitting)개념을 사용하여 보다 높은 주파수로 이동시켜서 보상을 하기위한 것이다.
이하에서는 이러한 본 발명의 일 실시 예에 따른 저전압강하 레귤레이터의 동작을 구체적으로 설명한다.
먼저 본 발명의 일 실시 예에 따른 저전압강하 레귤레이터의 입력전압(Vin)이 제1 피모스(P1)에 인가되는 경우의 동작을 설명한다.
입력전압(Vin)이 인가되지 않는 초기에, 제1 전류원(Is1)으로부터 차동 입력 쌍을 이루는 제1, 제2 피모스(P1, P2)로 동일한 양의 전류가 흐른다. 이 후 입력전압(Vin)이 인가되는 경우에, 제2 피모스 트랜지스터(P2)로 보다 많은 전류가 흐르게 되고 제1 피모스 트랜지스터(P1)로는 보다 적은 전류가 흐르게 된다. 이에 따라, 제3 노드(Q3)의 전위가 높아지고 제2 노드(Q2)의 전위가 낮아진다. 한편 제2 반영 경로부(25)에 포함된 제6, 제7 피모스 트랜지스터(P6, P7)는 서로 전류 미러 관계를 유지하고 있다. 이에 따라, 제1, 제2 피모스(P1, P2)에 입력이 없는 경우, 제6, 제7 피모스 트랜지스터(P6, P7)에 동일한 전류가 흐른다. 이 후 입력전압(Vin)이 인가되면, 제3 노드(Q3)의 전위가 높아지고 제2 노드(Q2)의 전위가 낮아지므로, 제6 엔모스 트랜지스터(N6)에는 많은 전류가 흐르고 제4 엔모스 트랜지스터(N4)에는 적은 전류가 흐르게 된다. 그리고 제10 노드(Q10)의 전위는 낮아지게 되어서 제11 노드(Q11)의 전위는 높아지게 된다. 제11 노드(Q11)의 전위가 높아지므로 초기에 제4 전류원(Is4)과 동일한 전류가 흐르던 제10 피모스 트랜지스터(P10)의 전류가 줄게 되고 제12 노드(Q12)의 전위는 낮아진다. 이로 인하여 출력전압(Vout)은 입력전압(Vin)의 피드백 팩터(feedback factor)에 비례하여 생성된다.
다음으로, 입력전압(Vin)이 여러 단계의 레벨로 변하며 출력부하는 고정되어 있는 경우의 동작을 설명한다.
(1) 먼저 입력전압(Vin)이 높을 경우, 출력전압이 커지게 되어 정해진 출력부하에 대해서 출력전류가 증가한다. 증가된 출력전류를 공급하기 위해서 패스 트랜지스터(PT)의 게이트가 낮은 레벨로 내려가게 되고 패스 트랜지스터(PT)의 동작영역이 선형(triode) 영역에 빠지게 된다. 여기서 제5 피모스 트랜지스터(P5)는 패스 트랜지스터(PT)의 문턱 전압(Vth)을 모델링하기 위한 다이오드로 이용되었다. 따라서 패스 트랜지스터(PT)의 VSG-Vth > VSD가 된다. 따라서, 패스 트랜지스터(PT)가 선형(triode) 영역에 들어가게 되면 제3 피모스 트랜지스터(P3)의 게이트 전압이 제4 피모스 트랜지스터(P4)의 게이트 전압보다 낮아지게 된다. 이에 따라 제7 노드(Q7)의 전위가 올라가게 되고 제6 노드(Q6)의 전위는 내려가게 되어서 제9, 제10 엔모스트랜지스터(N9, N10)는 켜주게 되고, 제11, 제12 엔모스 트랜지스터(N11, N12)는 꺼주게 된다. 입력전압(Vin)에 의해 높아진 제3 노드(Q3)의 전위가 제5 엔모스 트랜지스터(N5)의 게이트에 인가되어서 제5 엔모스 트랜지스터(N5)에 흐르는 유동전류가 증가된 경우, 증가된 유동전류는 턴온된 제9 엔모스 트랜지스터(N9)를 통해 흐르게 되어 제4 노드(Q4)의 전위를 더욱 낮추게 된다. 또한 입력전압(Vin)에 의해 낮아진 제2 노드(Q2)의 전위가 제3 엔모스 트랜지스터(N3)의 게이트에 인가되어서 제3 엔모스 트랜지스터(N3)에 흐르는 유동전류가 감소된 경우, 감소된 유동전류는 턴온된 제10 엔모스 트랜지스터(N10)를 통해 흐르게 되어 제5 노드(Q5)의 전위를 더욱 높이게 된다. 더욱 낮아진 제4 노드(Q4)의 전위와 더욱 높아진 제5 노드(Q5)의 전위는 결국 제11 노드(Q11)의 전위를 더욱 높여 주어서 첫 번째 스테이지의 증폭 이득을 높여주게 된다. 결과적으로 입력전압(Vin)에 의해 형성된 출력전류를 트랜스컨덕턴스 제어부(24)에 의해서 트랜스컨덕턴스 성분을 인 페이즈(in phase)로 첫 번째 스테이지의 앰프의 출력에 합산(summing) 하면서 이득을 증가시키게 되고 전체 피드백 루프 이득을 증가시키게 된다.
(2) 다음으로 입력전압(Vin)이 낮은 경우, 출력전압이 작게 되어 정해진 출력부하에 대해서 출력전류가 감소하게 된다. 감소된 출력전류를 공급하기 위해서 패스 트랜지스터(PT)의 게이트가 높은 레벨로 올라가게 되고 패스 트랜지스터(PT)의 동작영역이 포화(saturation) 영역에 빠지게 된다. 따라서 패스 트랜지스터(PT)의 VSG-Vth < VSD가 된다. 따라서 패스 트랜지스터(PT)가 포화(saturation) 영역에 들어가게 되면 제3 피모스 트랜지스터(P3)의 게이트 전압이 제4 피모스 트랜지스터(P4)의 게이트 전압보다 높아지게 된다. 이에 따라 제7 노드(Q7)의 전위가 내려가게 되고 제6 노드(Q6)의 전위는 올라가게 되어서 제9, 제10 엔모스 트랜지스터(N9, N10)를 꺼주게 되고, 제11, 제12 엔모스(N11, N12)는 켜주게 된다. 입력전압(Vin)에 의해 높아진 제3 노드(Q3)의 전위가 제5 엔모스 트랜지스터(N5)의 게이 트에 인가되어서 제5 엔모스 트랜지스터(N5)에 흐르는 유동전류가 증가된 경우, 증가된 유동전류는 턴온된 제11 엔모스 트랜지스터(N11)를 통해 흐르게 되어 제5 노드(Q5)의 전위를 더욱 낮추게 된다. 또한 입력전압(Vin)에 의해 낮아진 제2 노드(Q2)의 전위가 제3 엔모스 트랜지스터(N3)의 게이트에 인가되어서 제3 엔모스 트랜지스터(N3)에 흐르는 유동전류가 감소된 경우, 감소된 유동전류는 턴온된 제12 엔모스 트랜지스터(N12)를 통해 흐르게 되어 제4 노드(Q4)의 전위를 더욱 높이게 된다. 더욱 낮아진 제5 노드(Q5)의 전위와 더욱 높아진 제4 노드(Q4)의 전위는 결국 제11 노드(Q11)의 전위를 더욱 낮게 해주어서 첫 번째 스테이지의 증폭 이득을 낮게 만들어 준다. 결과적으로 입력전압(Vin)에 의해 형성된 출력전류를 트랜스컨덕턴스 제어부(24)에 의해서 트랜스컨덕턴스 성분을 180도 out of phase로 첫 번째 스테이지의 앰프의 출력에 합산(summing) 하면서 이득을 감소시키게 되고 전체 피드백 루프이득이 감소하게 된다.
다음으로 입력전압(Vin)이 고정되어 있고 출력부하가 바뀌는 경우의 동작을 설명한다.
출력부하의 크기가 커서 헤비(heavy) 부하 상태가 되는 경우에는 출력전류가 증가하게 된다. 이 경우에도 증가된 출력 전류를 공급하게 위해서 패스 트랜지스터(PT)가 선형(triode) 영역에 빠지게 되고 앞에서 언급 하였듯이 패스 트랜지스터(PT)의 동작영역을 감지하기 위한 동작영역 감지부(23)와 트랜스컨덕턴스 제어부(24)에 의한 작용에 의해서 피드백 루프이득이 증가하게 된다.
출력부하의 크기가 작아서 라이트(light) 부하 상태가 되는 경우에는 출력전 류가 감소하게 된다. 이 경우에는 패스 트랜지스터(PT)가 포화(saturation) 영역에서 동작하게 되고 앞에서 언급 하였듯이 패스 트랜지스터(PT)의 동작영역을 감지하기 위한 동작영역 감지부(23)와 트랜스컨덕턴스 제어부(24)에 의한 작용에 의해서 피드백 루프 이득이 감소하게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 저전압 강하 레귤레이터를 도시한 블록도이다.
도 2는 도 1의 종래의 저전압강하 레귤레이터에 포함되는 구성 요소인 앰프와 패스 트랜지스터의 구체적인 회로를 도시한 도면이다.
도 3은 본 발명의 일 실시 예에 따른 저전압 강하 레귤레이터를 나타낸 도면이다.
도 4는 도 3을 구체적으로 나타낸 회로도이다.
***** 도면의 주요부분에 대한 부호의 설명 *****
10: 출력부
20: 가변 이득 제어부
21: 피모스 차동 입력부
22: 제1 반영 경로부
23: 동작영역 감지부
24: 트랜스컨덕턴스 제어부
25: 제2 반영 경로부
PT: 패스 트랜지스터

Claims (10)

  1. 출력부하를 구동하기 위한 출력전류를 공급하는 패스 트랜지스터를 포함하는 출력부; 및
    상기 패스 트랜지스터의 동작영역에 따라 피드백 루프 이득을 제어하여 상기 출력부하에 인가되는 출력전압을 일정하게 하는 가변 이득 증폭부를 포함하는, 저전압 강하 레귤레이터.
  2. 제1 항에 있어서,
    상기 가변 이득 증폭부는
    차동 입력신호를 입력받는 피모스 차동 입력부;
    상기 피모스 차동 입력부의 출력전류에 대응하는 반영전류를 유동시키는 제1 반영 경로부;
    상기 패스 트랜지스터의 동작영역을 감지하는 동작영역 감지부;
    상기 동작영역 감지부로부터의 동작영역 감지신호에 따라 상기 반영전류의 트랜스컨덕턴스를 제어하는 트랜스컨덕턴스 제어부; 및
    상기 반영전류와 상기 트랜스컨덕턴스 제어부에서 제어된 반영전류를 입력받아 상기 출력부를 제어하는 출력제어신호를 생성하는 제2 반영 경로부를 포함하는, 저전압 강하 레귤레이터.
  3. 제2 항에 있어서,
    상기 피모스 차동 입력부는
    소오스들이 하이 레벨의 전압원측의 제1 전류 소오스에 공통 연결되고 게이트들에 상기 차동 입력신호가 입력되는 제1 및 제2 피모스 트랜지스터를 포함하는, 저전압 강하 레귤레이터.
  4. 제3 항에 있어서,
    상기 제1 반영 경로부는
    드레인과 게이트가 상기 제1 피모스 트랜지스터의 드레인에 공통 연결되고 소오스가 로우 레벨의 전압원에 연결된 제1 엔모스 트랜지스터;
    드레인과 게이트가 상기 제2 피모스 트랜지스터의 드레인에 공통 연결되고 소오스가 상기 로우 레벨의 전압원에 연결된 제2 엔모스 트랜지스터;
    게이트들이 상기 제1 엔모스 트랜지스터의 게이트에 공통 연결되고 소오스들이 상기 로우 레벨의 전압원에 공통 연결된 제3 및 제4 엔모스 트랜지스터; 및
    게이트들이 상기 제2 엔모스 트랜지스터의 게이트에 공통 연결되고 소오스들이 상기 로우 레벨의 전압원에 공통 연결된 제5 및 제6 엔모스 트랜지스터를 포함하는, 저전압 강하 레귤레이터.
  5. 제4 항에 있어서,
    상기 동작영역 감지부는
    소오스가 상기 하이 레벨의 전압원측의 제2 전류 소오스에 연결되고 게이트가 상기 패스 트랜지스터의 게이트에 연결된 제3 피모스 트랜지스터;
    소오스가 상기 제3 피모스 트랜지스터의 소오스에 연결된 제4 피모스 트랜지스터;
    게이트와 드레인이 상기 제4 피모스 트랜지스터의 게이트에 공통 연결되고 소오스가 상기 패스 트랜지스터의 드레인에 연결된 제5 피모스 트랜지스터;
    드레인이 상기 제3 피모스 트랜지스터의 드레인에 연결되고 소오스가 상기 로우 레벨의 전압원에 연결된 제7 엔모스 트랜지스터; 및
    드레인이 상기 제4 피모스 트랜지스터의 드레인에 연결되고 소오스가 상기 로우 레벨의 전압원에 연결되고 게이트가 상기 제7 엔모스 트랜지스터의 게이트에 연결된 제8 엔모스 트랜지스터를 포함하는, 저전압 강하 레귤레이터.
  6. 제5 항에 있어서,
    상기 동작 영역 감지부는
    상기 제7 엔모스 트랜지스터의 드레인과 게이트 사이에 설치된 제1 저항; 및
    상기 제8 엔모스 트랜지스터의 드레인과 게이트 사이에 설치된 제2 저항을 더 포함하는, 저전압 강하 레귤레이터.
  7. 제5 항에 있어서,
    상기 트랜스컨덕턴스 제어부는
    게이트들이 상기 제3 피모스 트랜지스터의 드레인에 공통 연결된 제9, 제10 엔모스 트랜지스터; 및
    게이트들이 상기 제4 피모스 트랜지스터의 드레인에 공통 연결된 제11, 제12 엔모스 트랜지스터를 포함하고,
    상기 제9, 제11 엔모스 트랜지스터의 소오스들은 상기 제5 엔모스 트랜지스터의 드레인에 공통 연결되고,
    상기 제10, 제12 엔모스 트랜지스터의 소오스들은 상기 제3 엔모스 트랜지스터의 드레인에 공통 연결되고,
    상기 제9, 제12 엔모스 트랜지스터의 드레인들은 상기 제6 엔모스 트랜지스터의 드레인에 공통 연결되고,
    상기 제10, 제11 엔모스 트랜지스터의 드레인들은 상기 제4 엔모스 트랜지스터의 드레인에 공통 연결된, 저전압 강하 레귤레이터.
  8. 제7 항에 있어서,
    상기 제2 반영 경로부는
    소오스들이 상기 하이 레벨의 전압원에 공통 연결되고 게이트들이 서로 연결된 제6, 제7 피모스 트랜지스터;
    소오스가 상기 제6 피모스 트랜지스터의 드레인에 연결되고 드레인이 상기 제6 피모스 트랜지스터의 게이트에 연결된 제8 피모스 트랜지스터;
    소오스가 상기 제7 피모스 트랜지스터의 드레인에 연결되고 게이트가 상기 제 8 피모스 트랜지스터의 게이트에 연결된 제9 피모스 트랜지스터;
    드레인이 상기 제8 피모스 트랜지스터의 드레인에 연결되고 소오스가 상기 제6 엔모스 트랜지스터의 드레인에 연결된 제13 엔모스 트랜지스터; 및
    드레인이 상기 제9 피모스 트랜지스터의 드레인에 연결되고 소오스가 상기 제4 엔모스 트랜지스터의 드레인에 연결되고 게이트가 상기 제13 엔모스 트랜지스터의 게이트에 연결된 제14 엔모스 트랜지스터를 포함하는, 저전압 강하 레귤레이터.
  9. 제8 항에 있어서,
    상기 출력부는
    소오스가 상기 하이 레벨의 전압원에 연결되고 게이트가 상기 제9 피모스 트랜지스터의 드레인에 연결되고 드레인이 상기 로우 레벨의 전압원측에 연결된 제10 피모스 트랜지스터를 더 포함하고,
    상기 패스 트랜지스터의 소오스는 상기 하이 레벨의 전압원에 연결되고 상기 패스 트랜지스터의 게이트는 상기 제10 피모스 트랜지스터의 드레인에 연결되고 상기 패스 트랜지스터의 드레인은 상기 제5 피모스 트랜지스터의 소오스에 연결된, 저전압 강하 레귤레이터.
  10. 제9 항에 있어서,
    상기 출력부는
    상기 제10 피모스 트랜지스터의 게이트와 드레인 사이에 직렬 연결된 제1 커 패시터와 제3 저항을 더 포함하는, 저전압 강하 레귤레이터.
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