KR101382721B1 - 출력전압 감지회로를 가지는 저 드롭 아웃 전압 레귤레이터 - Google Patents

출력전압 감지회로를 가지는 저 드롭 아웃 전압 레귤레이터 Download PDF

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Abstract

출력전압의 변동에 대해 에러 엠프를 사용하지 않고, 빠르게 출력전압의 변동을 보상할 수 있는 저 드롭 아웃 전압 레귤레이터가 개시된다. 출력전압과 파워 트랜지스터의 게이트 단자 사이에는 하향 출력전압 감지부 또는 상향 출력전압 감지부가 연결되고, 하향 출력전압 감지부는 출력전압의 감소를 감지하고, 하향 트랜지스터를 턴온시킨다. 턴온되 하향 트랜지스터에 의해 파워 트랜지스터의 게이트 단자의 전압은 감소하고, 출력전압은 상승한다. 따라서, 출력전압의 변동은 빠르게 보상된다. 또한, 상향 출력전압 감지부는 출력전압의 증가를 빠르게 상쇄한다.

Description

출력전압 감지회로를 가지는 저 드롭 아웃 전압 레귤레이터{Low Drop-out Voltage Regulator of having Output Voltage Detector}
본 발명은 전압 레귤레이터에 관한 것으로, 더욱 상세하게는 출력전압의 변화를 빠르게 감지하여 안정된 동작 특성을 확보할 수 있는 저 드롭 아웃 레귤레이터에 관한 것이다.
전압 레귤레이터는 입력전압의 변동에도 불구하고 일정한 레벨의 전압을 생성하는 소자이다. 전압 레귤레이터는 입력전압이 가지는 레벨에 비해 낮은 레벨을 구현하면서, 입력전압이 가지는 레벨이 변동을 최소화하거나, 일정한 레벨을 형성한다. 따라서, 전압 레귤레이터는 전압 다운 컨버터의 일종으로 이해된다.
다양한 종류의 전압 레귤레이터들 중에서 입력전압과 출력전압의 차이가 작은 소자가 있다. 이를 저 드롭 아웃 전압 레귤레이터라 지칭한다. 통상의 전압 레귤레이터는 입력전압이 2V 정도 강하된 출력전압을 가진다. 반면, 저 드롭 아웃 전압 레귤레이터는 입력전압과 출력전압이 1V 미만의 차이를 가지는 특성을 가진다.
도 1은 종래 기술에 따라 통상의 전압 레귤레이터를 도시한 회로도이다.
도 1을 참조하면 기준전압 Vref는 에러 엠프(110)의 음의 입력단에 인가된다. 파워 트랜지스터 QX는 PMOS이며, 소스 단자에는 입력전압 Vin이 인가된다. 또한, 드레인 단자에는 2개의 분압저항들 R1 및 R2가 피드백 요소(120)로 구비된다. 분압저항들 R1 및 R2로부터 추출된 피드백 전압 Vfb는 에러 엠프(110)의 양의 입력단에 인가된다.
상기 도 1에서 에러 엠프(110)에는 양의 전원전압 VDD가 공급된다. 입력전압도 VDD 레벨을 중심으로 다소의 변동을 가진다. 따라서, 에러 엠프(110)의 출력은 VDD 레벨 이하로 설정되는 특징을 가진다. 또한, 출력전압 Vout의 최대치는 에러 엠프(110)의 출력신호에 의해 상기 파워 트랜지스터 QX가 트라이오드 영역에서 동작할 경우의 값으로 제한되는 특징이 있다.
또한, 피드백 전압 Vfb 및 기준전압 Vref가 공급되는 에러 엠프(110)는 내부에 지연회로를 가진다. 이는 입력되는 피드백 전압 Vfb와 기준전압 Vref의 매칭을 위해 구비된다. 또한, 입력의 변화 등에 대한 타이밍 매칭을 위해서도 응답시간의 지연동작은 필수적이라 할 수 있다.
따라서, 에러 엠프(110)의 응답시간은 통상의 엠프에 비해 느린 응답특성을 가진다.
만일, 에러 엠프(110)가 빠른 응답시간을 가지도록 설계하는 경우, 입력전압 Vin의 변화에 대해 빠른 응답특성의 확보는 가능할 것이나, 에러 엠프(110)가 가지는 이득의 선형성이 저해되는 문제가 발생한다. 따라서, 정확한 부궤환 동작에 의한 전압의 레귤레이팅 기능의 확보가 곤란한 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는 출력전압을 감지하고, 별도의 경로를 통해 빠른 응답특성을 가지는 저 드롭 아웃 전압 레귤레이터를 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명은, 기준신호 및 궤환전압의 차이를 증폭하기 위한 에러 엠프; 게이트 단자가 상기 에러 엠프의 출력단에 연결되고, 소스 단자를 통해 입력전압을 공급받아 구동전류를 발생하기 위한 파워 트랜지스터; 상기 파워 트랜지스터의 드레인 단자에 연결되고, 저항을 통해 출력전압을 형성하고, 상기 궤환전압을 형성하기 위한 궤환부; 및 상기 출력전압과 상기 파워 트랜지스터의 게이트 단자 사이에 연결되고, 상기 출력전압의 감소를 감지하여 상기 파워 트랜지스터의 게이트 단자를 흐르는 하향 전류를 발생하여, 상기 출력전압의 감소를 상쇄시키기 위한 하향 출력전압 감지부를 포함하는 저 드롭 아웃 전압 레귤레이터를 제공한다.
상술한 본 발명에 따르면, 출력전압과 파워 트랜지스터 사이에는 하향 출력전압 감지부 또는 상향 출력전압 감지부가 구비된다. 각각의 출력전압 감지부는 공통 소스 증폭기 및 스위칭 트랜지스터를 가진다. 스위칭 트랜지스터에 의해 전류미러는 동작을 개시하고, 출력전압의 변동은 보상된다. 출력전압의 변동은 공통 소스 증폭기에 입력되어 높은 이득과 고주파 특성을 이용하여 빠르게 출력전압의 변동을 피드백한다. 또한, 피드백 결과는 에러 엠프에 입력되지 않고, 파워 트랜지스터의 게이트 단자에 입력되어 파워 트랜지스터의 구동전류를 직접 제어한다. 따라서, 출력전압의 변화는 빠른 응답특성을 통해 피드백되고, 변화량은 상쇄될 수 있다. 즉, 출력신호의 변화가 에러 엠프로 피드백되어 에러 엠프가 소정의 지연시간을 가지고, 파워 트랜지스터의 게이트 전압을 제어하기 이전에 하향 출력전압 감지부 또는 상향 출력전압 감지부의 동작을 통해 파워 트랜지스터의 게이트 전압의 제어가 이루어진다.
상술한 본 발명은 예측치 않은 높은 주파수의 고조파 성분이 포함된 출력전압의 변화에 대해 하향 출력전압 감지부 또는 상향 출력전압 감지부가 빠른 응답특성으로 동작하여 출력전압의 변동을 상쇄시킨다. 이후의 타이밍에서 에러 엠프에 의한 부궤환 동작에 의해 출력전압의 변화는 완전한 정상상태로 진입할 수 있다. 따라서, 에러 엠프를 통한 부궤환 없이도 빠른 피드백을 통한 출력전압의 안정화를 구현할 수 있다.
도 1은 종래 기술에 따라 통상의 전압 레귤레이터를 도시한 회로도이다.
도 2는 본 발명의 바람직한 실시예에 따라 출력전압을 감지하는 저 드롭 아웃 전압 레귤레이터를 도시한 블록도이다.
도 3은 본 발명의 바람직한 실시예에 따라 상기 도 2에 도시된 블록도를 구체화한 회로도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
실시예
도 2는 본 발명의 바람직한 실시예에 따라 출력전압을 감지하는 저 드롭 아웃 전압 레귤레이터를 도시한 블록도이다.
도 2를 참조하면, 전압 레귤레이터는 에러 엠프(210), 파워 트랜지스터 MP, 궤환부(220), 하향 출력전압 감지부(310) 및 상향 출력전압 감지부(320)를 가진다.
에러 엠프(210)의 음의 입력단에는 기준전압 Vref가 인가되고, 양의 입력단에는 궤환전압 Vfb가 인가된다. 에러 엠프(210)의 출력신호는 파워 트랜지스터 MP의 게이트 단자에 인가된다.
파워 트랜지스터 MP의 소스 단자에는 입력전압 Vin이 인가된다. 또한, 드레인 단자에는 출력전압 Vout이 생성되고, 궤환부(220)가 연결된다.
궤환부(220)는 적어도 2개의 궤환저항 R1 및 R2를 가진다. 궤환저항 R1 및 파워 드랜지스터 MP 사이의 노드에는 출력전압 Vout이 형성된다. 직렬 연결된 궤환저항 R1 및 R2 사이에 분기된 경로는 궤환전압 Vfb가 형성되고, 에러 엠프(210)의 양의 입력단에 연결된다.
하향 출력전압 감지부(310)는 하향 트랜지스터 MND 및 하향전압 감지부(311)를 가진다. 하향 트랜지스터 MND의 드레인 단자는 에러 엠프(210)의 출력단 또는 파워 트랜지스터 MP의 게이트 단자에 연결된다. 하향 트랜지스터 MND의 게이트 단자는 하향전압 감지부(311)에 연결된다. 하향전압 감지부(311)는 출력전압 Vout을 수신한다.
상향 출력전압 감지부(320)는 상향 트랜지스터 MPU 및 상향전압 감지부(321)를 가진다. 상향 트랜지스터 MPU의 소스 단자는 입력전압 Vin에 연결되고, 드레인 단자는 에러 엠프(210)의 출력단 또는 파워 트랜지스터 MP의 게이트 단자에 연결된다. 또한, 상향 트랜지스터 MPU의 게이트 단자는 상향전압 감지부(321)에 연결된다. 상기 상향전압 감지부(321)는 상향 트랜지스터 MPU와 출력전압 Vout 사이에 연결된다.
전압 레귤레이터의 출력단에 연결된 출력부하(230) 등을 통해 출력전류 I_load가 갑가지 증가하거나, 다양한 원인에 의해 출력전압 Vout의 레벨이 감소하는 경우, 하향 출력전압 감지부(310)는 출력전압 Vout의 레벨의 감소를 감지하고, 이를 피드백하여 파워 트랜지스터 MP의 게이트 단자의 전압의 변동으로 유도한다. 즉, 출력전압 Vout의 레벨이 감소하면, 하향전압 감지부(311)는 이를 감지하고, 하향 트랜지스터 MND를 턴온한다. 턴온된 하향 트랜지스터 MND에 의해 하향 전류 Idw가 발생한다. 따라서, 파워 트랜지스터 MP의 게이트 단자의 전압은 감소한다. 파워 트랜지스터 MP의 소스-게이트 전압 Vsg는 증가하고, 파워 트랜지스터 MP의 구동전류 Idr은 증가한다. 구동전류 Idr의 증가는 궤환부(220)를 흐르는 전류의 증가와 등가이므로, 출력전압 Vout은 상승한다. 따라서, 출력전압 Vout의 변동은 빠르게 회복된다.
또한, 전압 레귤레이터의 출력신호 Vout이 증가하는 경우, 상향 출력전압 감지부(320)는 출력전압 Vout의 레벨의 증가를 감지하고, 이를 피드백하여 파워 트랜지스터 MP의 게이트 단자의 전압의 변동을 유도한다. 만일, 출력전압 Vout의 레벨이 증가하면, 상향전압 감지부(321)는 이를 감지하고, 상향 트랜지스터 MPU를 턴온한다. 따라서, 턴온된 상향 트랜지스터 MPU에 의해 상향 전류 Iup가 발생한다. 따라서, 파워 트랜지스터 MP의 게이트 단자의 전압은 증가하며, 파워 트랜지스터 MP의 구동전류 Idr은 감소한다. 구동전류 Idr의 감소는 궤환부(220)를 흐르는 전류의 감소와 등가이므로, 출력전압 Vout은 하강한다. 따라서, 출력전압 Vout의 변동은 빠르게 회복된다.
상술한 도 2의 동작에서 하향 트랜지스터 MND의 소스 단자는 접지에 연결되는 것으로 도시되나, 이는 하나의 실시예에 불과한 것이다. 즉, 턴온시 하향 트랜지스터 MND에 의해 파워 트랜지스터 MP의 게이트 단자의 전압을 하강시킬 수 있는 전원이라면, 접지 이외의 다른 수단의 채용이 얼마든지 가능하다 할 것이다. 또한, 상향 트랜지스터 MPU의 소스 단자는 입력전압 Vin에 연결된 것으로 도시되나, 턴온시 파워 트랜지스터 MP의 게이트 단자의 전압을 상승시킬 수 있는 전원이라면, 입력전압 Vin 이외의 다른 수단의 채용도 가능하다 할 것이다.
도 3은 본 발명의 바람직한 실시예에 따라 상기 도 2에 도시된 블록도를 구체화한 회로도이다.
도 3을 참조하면, 하향전압 감지부(311)는 2개의 전류 미러들이 연결된 구성을 가진다.
출력전압 Vout은 하향 커패시터 CA에 연결되고, 하향 커패시터 CA는 출력전압 Vout의 직류성분을 제거하고, 교류성분만을 추출하여 이를 제1 하향전류 미러(313)에 공급한다.
제1 하향전류 미러(313)는 2개의 바이어스에 의해 바이어스 전류가 결정되며, 포함된 모든 트랜지스터들은 포화영역에서 동작하게 된다. 제1 바이어스 Vb1은 트랜지스터 QP1 및 QP2의 게이트 단자에 인가된다. 트랜지스터 QP1 및 QP2의 소스 단자는 입력전압 Vin에 연결된다. 제1 바이어스 Vb1에 의해 트랜지스터 QP1 및 QP2의 소스-드레인 전류는 결정된다. 또한, 트랜지스터 QP1 및 QP2의 드레인 단자에는 트랜지스터 QN1 및 QN2의 드레인 단자가 연결된다. 특히, 트랜지스터 QN2의 게이트 단자는 드레인 단자와 연결된 다이오드 연결 구조를 가지므로 2개의 NMOS 트랜지스터 QN1 및 QN2는 포화영역에서 동작한다. 또한, 트랜지스터 QN1의 소스 단자는 트랜지스터 QN3의 드레인 단자에 연결되고, 트랜지스터 QN2의 소스 단자는 트랜지스터 QN4의 드레인 단자에 연결된다. 트랜지스터 QN3 및 QN4의 게이트 단자들은 상호연결된 구조를 가지며 제2 바이어스 Vb2가 인가된다. 바이어스의 설정시, 트랜지스터 QP1 및 QP2를 통해 발생되는 전류와 트랜지스터 QN3 및 QN4에 의해 발생되는 전류는 서로 동일하여야 한다. 따라서, 2개의 바이어스는 정밀하게 조절될 필요가 있다.
소신호 모델링에서 제1 하향전류 미러(313)는 공통 게이트 증폭기의 구성을 가진다. 즉, 트랜지스터 QN1을 통한 공통 게이트 구성이 이루어지며, 이득은 공통 소스 증폭기와 유사한 정도로 매우 높은 값을 가진다. 다만, 신호의 반전은 없다. 또한, 공통 게이트 증폭기의 구성은 소신호 등가회로에서 내부의 귀환 커패시턴스가 존재하지 않으므로 밀러효과(Miller Effect)가 발생하지 않는다. 따라서, 고대역 주파수에서의 차단주파수는 공통 소스 증폭기에 비해 매우 높은 값을 가진다. 이는 공통 게이트 증폭기가 매우 빠른 응답특성을 가지며, 고대역의 입력에 대해서도 일정한 이득으로 정상동작할 수 있음을 의미한다.
또한, 하향 트랜지스터 MND 및 트랜지스터 QS2는 다른 전류 미러를 구성한다. 다이오드 연결된 트랜지스터 QS2의 드레인 단자에는 하향 스위칭 트랜지스터 QS1이 연결된다. 하향 스위칭 트랜지스터 QS1의 게이트 단자에는 제1 하향전류 미러(313)의 출력신호인 VA가 인가된다.
예컨대, 출력전압 Vout의 레벨이 갑자기 감소하면, 직류성분은 하향 커패시터 CA에 의해 필터링되고, 교류성분만 공통 게이트 증폭기의 구성을 가지는 트랜지스터 QN1의 소스 단자에 인가된다. 공통 게이트는 높은 이득을 가지고 신호의 반전이 없으므로, 트랜지스터 QN1의 드레인 단자에서의 전압 VA는 하강하는 특성을 가진다. 높은 이득으로 하강된 전압 VA에 의해 하향 스위칭 트랜지스터 QS1은 턴온된다. 따라서, 하향 트랜지스터 MND 및 트랜지스터 QS2는 통상의 전류미러링 동작을 개시할 수 있다. 전류 미러링 동작에 의해 하향 전류 Idw가 발생하고, 파워 트랜지스터 MP의 게이트 단자의 전압은 감소한다. 따라서, 파워 트랜지스터 MP의 소스-게이트 사이의 전압은 증가하고, 구동전류 Idr은 상승한다. 또한, 궤환부(220)의 저항에 따른 전압인 출력전압 Vout도 상승한다. 이를 통해 초기 출력전압 Vout의 하강은 보상된다.
상술한 동작은 주요한 부궤환 경로인 궤환부(220) 및 에러 엠프(210)를 통한 경로보다 빠르게 진행된다. 따라서, 출력전압 Vout의 변동에 따른 빠른 보상이 달성된다.
만일, 출력전압 Vout이 상승하는 경우, 하향전압 감지부(313)는 동작을 중지한다. 이는 하향 커패시터 VA에 의해 전달되는 교류 성분의 레벨이 증가하고, 이득을 가지고, VA값이 증가하는 것으로 나타난다. VA의 증가에 의해 하향 스위칭 트랜지스터 QS1은 오프된다. 따라서, 전류 미러를 구성하는 하향 트랜지스터 MND 및 트랜지스터 QS2는 오프된다. 결국, 하향 출력전압 감지부(310)는 출력전압 Vout이 감소하는 경우에만 동작을 수행하는 특성을 가진다.
상향 출력전압 감지부(320)는 상향 트랜지스터 MPU 및 상향전압 감지부(321)를 가진다.
상향전압 감지부(321)는 상향 커패시터 CB 및 2개의 전류 미러들을 가진다.
상향 커패시터 CB는 출력전압 Vout과 제2 전류 미러(323) 사이에 연결된다. 상향 커패시터 CB를 통해 출력전압 Vout의 직류성분은 제거되고, 교류성분만이 제2 전류 미러(323)로 입력된다.
제2 전류 미러(323)는 2개의 바이어스에 의해 전류 미러의 동작을 수행하며, PMOS 트랜지스터들 QP3, QP4, QP5 및 QP6, NMOS 트랜지스터인 QN5 및 QN6 의 6개의 트랜지스터들은 포화영역에서 동작한다.
트랜지스터 QP3 및 QP4의 게이트 단자들은 서로 연결되고, 제1 바이어스 Vb1에 의해 바이어싱된다. 또한, 트랜지스터 QP5의 소스 단자는 트랜지스터 QP3의 드레인 단자에 연결되며, 트랜지스터 QP6의 소스 단자는 트랜지스터 QP4의 드레인 단자에 연결된다. 또한, 트랜지스터 QP6은 다이오드 연결된 구조를 통해 포화영역에서 동작한다.
제2 바이어스 Vb2는 게이트가 공통연결된 트랜지스터 QN5 및 QN6에 공급된다. 제2 전류 미러(323)의 출력 VB는 트랜지스터 QP5의 드레인 단자 및 트랜지스터 QN5의 드레인 단자에서 형성되고, 상향 스위칭 트랜지스터 QS3의 게이트 단자에 인가된다.
다른 전류 미러는 상향 트랜지스터 MPU 및 트랜지스터 QS4를 가진다. 또한, 트랜지스터 QS4는 다이오드 연결되고, 상향 스위칭 트랜지스터 QS3의 드레인 단자에 연결된다.
만일, 출력전압 Vout의 레벨이 증가하는 경우, 상향 출력전압 감지부(320)가 동작을 개시한다. 출력전압 Vout의 레벨의 증가는 상향 커패시터 CB를 통해 제2 전류 미러(323)에 전달된다. 트랜지스터 QP5는 공통 게이트 증폭기의 구성을 가진다. 전술한 바대로 높은 전압 이득과 높은 차단 주파수 특성을 가지며, 신호의 반전이 없는 특성이 나타난다. 따라서, 공통 게이트 증폭기의 입력이 증가하면, 그 출력 레벨도 증폭된 상태로 증가된다.
따라서, 제2 전류 미러(323)의 출력 VB의 레벨은 소정의 이득을 가지고 증가한다. 따라서, 상향 스위칭 트랜지스터 QS3은 턴온되고, 다른 전류 미러를 구성하는 상향 트랜지스터 MPU 및 트랜지스터 QS4는 동작을 개시한다. 따라서, 상향 트랜지스터 MPU를 통한 상향 전류 Iup가 형성되고, 에러 엠프(210)의 출력단 또는 파워 트랜지스터 MP의 게이트 단자의 전압은 상승한다.
파워 트랜지스터 MP의 게이트 단자의 전압이 상승하면, 구동전류 Idr은 감소한다. 따라서, 출력전압 Vout의 레벨도 감소하는 특징을 가진다. 결국, 출력전압 Vout의 상승은 빠르게 보상되어 정상상태의 동작을 수행할 수 있다.
물론, 출력전압 Vout의 레벨이 감소하는 경우, 제2 전류 미러(323)의 출력 VB는 낮은 값을 가진다. 따라서, 상향 스위칭 트랜지스터 QS3은 오프된다. 이는 다른 전류 미러를 구성하는 상향 트랜지스터 MPU 및 트랜지스터 QS4의 오프상태를 유도한다. 즉, 출력전압 Vout의 레벨이 감소하면, 상향 출력전압 감지부(320)는 동작을 정지하는 특성을 가진다.
또한, 도 3에서 트랜지스터들은 입력전압 Vin과 접지 사이에 배치되는 레일-투-레일(rail-to-rail) 구조를 가지는 것으로 도시된다. 다만, 입력전압 Vin 대신에 별도의 전원을 통해 상향 출력전압 감지부(320) 및 하향 출력전압 감지부(310)는 동작을 수행할 수 있으며, 접지 레벨 대신에 적절히 낮은 레벨의 전원의 공급을 통해서도 그 동작이 수행될 수 있다. 이외에도 하향전압 감지부(311)의 하향 스위칭 트랜지스터 QS1의 소스 단자에는 기준전압 Vref가 인가되는 것으로 도시되나, 하향 스위칭 트랜지스터 QP3의 다양한 영역에서의 동작에 적합한 레벨을 가진 별도의 전원이 공급될 수도 있다.
또한, 전류 미러들에는 각각 2개의 바이어스들 Vb1 및 Vb2가 인가되며, 제1 전류 미러(313) 및 제2 전류 미러(323)에 공급되는 바이어스가 상호 동일한 것으로 묘사된다. 즉, 제1 전류 미러(313)에도 제1 바이어스 Vb1이 인가되며, 제2 전류 미러(323)에도 제1 바이어스 Vb1이 인가되는 것으로 도시되나, 트랜지스터들의 동작의 제어를 위해 다양한 바이어스가 공급될 수 있다.
상술한 본 발명의 바람직한 실시예에 따르면, 출력전류 I_load가 증가하면 출력전압 Vout은 감소한다. 따라서, 하향 출력전압 감지부(310)는 동작을 개시하고, 하향전압 감지부(311)의 제1 전류 미러(313)의 출력신호 VA는 감소하는 특성을 나타낸다. 출력신호 VA가 감소하면, 하향 트랜지스터 MND의 하향 전류 Idw가 발생되고, 파워 트랜지스터의 구동전류 Idr은 증가된다. 따라서, 출력전압 Vout은 증가되어 출력신호 Vout의 감소는 빠르게 상쇄된다.
또한, 출력전압 Vout의 증가하는 경우, 상향전압 감지부는 동작을 개시하고, 상향 스위칭 트랜지스터를 턴온시킨다. 따라서, 상향 전류 Iup가 발생되고, 파워 트랜지스터의 게이트 단자의 전압은 빠르게 증가한다. 이를 통해 구동전류 Idr은 감소되며, 출력전압 Vout은 감소하는 방향의 거동이 나타난다. 이를 통해 출력전압 Vout의 증가분은 빠르게 상쇄될 수 있다.
또한, 본 발명에서는 하향 출력전압 감지부 및 상향 출력전압 감지부 중 어느 하나만을 사용할 수 있다. 이는 발생되는 출력전류의 유형에 따라 적절하게 선택될 수 있는 변수이다.
본 발명에서는 출력전압의 변동은 공통 소스 증폭기에 입력되어 높은 이득과 고주파 특성을 이용하여 빠르게 출력전압의 변동을 피드백한다. 또한, 피드백 결과는 에러 엠프에 입력되지 않고, 파워 트랜지스터의 게이트 단자에 입력되어 파워 트랜지스터의 구동전류를 직접 제어한다. 따라서, 출력전압의 변화는 빠른 응답특성을 통해 피드백되고, 변화량은 상쇄될 수 있다. 즉, 출력신호의 변화가 에러 엠프로 피드백되어 에러 엠프가 소정의 지연시간을 가지고, 파워 트랜지스터의 게이트 전압을 제어하기 이전에 하향 출력전압 감지부 또는 상향 출력전압 감지부의 동작을 통해 파워 트랜지스터의 게이트 전압의 제어가 이루어진다.
상술한 본 발명은 예측치 않은 높은 주파수의 고조파 성분이 포함된 출력전압의 변화에 대해 하향 출력전압 감지부 또는 상향 출력전압 감지부가 빠른 응답특성으로 동작하여 출력전압의 변동을 상쇄시킨다. 이후의 타이밍에서 에러 엠프에 의한 부궤환 동작에 의해 출력전압의 변화는 완전한 정상상태로 진입할 수 있다. 따라서, 에러 엠프를 통한 부궤환 없이도 빠른 피드백을 통한 출력전압의 안정화를 구현할 수 있다.
210 : 에러 엠프 220 : 궤환부
310 : 하향 출력전압 감지부 320 : 상향 출력전압 감지부

Claims (11)

  1. 기준신호 및 궤환전압의 차이를 증폭하기 위한 에러 엠프;
    게이트 단자가 상기 에러 엠프의 출력단에 연결되고, 소스 단자를 통해 입력전압을 공급받아 구동전류를 발생하기 위한 파워 트랜지스터;
    상기 파워 트랜지스터의 드레인 단자에 연결되고, 저항을 통해 출력전압을 형성하고, 상기 궤환전압을 형성하기 위한 궤환부; 및
    상기 출력전압과 상기 파워 트랜지스터의 게이트 단자 사이에 연결되고, 상기 출력전압의 감소를 감지하여 상기 파워 트랜지스터의 게이트 단자를 흐르는 하향 전류를 발생하여, 상기 출력전압의 감소를 상쇄시키기 위한 하향 출력전압 감지부를 포함하고,
    상기 하향 출력전압 감지부는,
    상기 파워 트랜지스터의 게이트 단자에 연결되고 상기 하향 전류를 발생시키기 위한 하향 트랜지스터; 및
    상기 하향 트랜지스터의 게이트 단자와 상기 출력전압 사이에 연결되고, 상기 출력전압의 감소에 의해 활성화되어 상기 하향 트랜지스터를 동작시키기 위한 하향전압 감지부를 포함하며,
    상기 하향전압 감지부는,
    상기 출력전압의 교류성분만을 필터링하기 위한 하향 커패시터;
    상기 하향 커패시터에 연결되고, 상기 출력전압 교류성분을 증폭하기 위한 공통 게이트 증폭기 구성을 가지는 제1 전류 미러; 및
    상기 제1 전류 미러에 연결되고, 턴온을 통해 상기 하향 트랜지스터의 상기 하향 전류의 발생을 유도하기 위한 하향 스위칭 트랜지스터를 포함하는 것을 특징으로 하는 저 드롭 아웃 전압 레귤레이터.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 하향 스위칭 트랜지스터는 상기 출력전압이 감소하는 경우에 턴온되어 상기 하향 트랜지스터의 상기 하향 전류의 발생을 유도하는 것을 특징으로 하는 저 드롭 아웃 전압 레귤레이터.
  5. 제1항에 있어서, 상기 하향 전류에 의해 상기 파워 트랜지스터의 구동전류는 증가하는 것을 특징으로 하는 저 드롭 아웃 전압 레귤레이터.
  6. 제1항에 있어서, 상기 출력전압과 상기 파워 트랜지스터의 게이트 단자 사이에 연결되고, 상기 출력전압의 증가를 감지하여 상기 파워 트랜지스터의 게이트 단자를 흐르는 상향 전류를 발생하여, 상기 출력전압의 증가를 상쇄시키기 위한 상향 출력전압 감지부를 더 포함하는 저 드롭 아웃 전압 레귤레이터.
  7. 제6항에 있어서,
    상기 상향 출력전압 감지부는,
    상기 파워 트랜지스터의 게이트 단자에 연결되고 상기 상향 전류를 발생시키기 위한 상향 트랜지스터; 및
    상기 상향 트랜지스터의 게이트 단자와 상기 출력전압 사이에 연결되고, 상기 출력전압의 증가에 의해 활성화되어 상기 상향 트랜지스터를 동작시키기 위한 상향전압 감지부를 포함하는 것을 특징으로 하는 저 드롭 아웃 전압 레귤레이터.
  8. 제7항에 있어서, 상기 상향전압 감지부는,
    상기 출력전압의 교류성분만을 필터링하기 위한 상향 커패시터;
    상기 상향 커패시터에 연결되고, 상기 출력전압 교류성분을 증폭하기 위한 공통 게이트 증폭기 구성을 가지는 제2 전류 미러; 및
    상기 제2 전류 미러에 연결되고, 턴온을 통해 상기 상향 트랜지스터의 상기 상향 전류의 발생을 유도하기 위한 상향 스위칭 트랜지스터를 포함하는 것을 특징으로 하는 저 드롭 아웃 전압 레귤레이터.
  9. 제8항에 있어서, 상기 상향 스위칭 트랜지스터는 상기 출력전압이 증가하는 경우에 턴온되어 상기 상향 트랜지스터의 상기 상향 전류의 발생을 유도하는 것을 특징으로 하는 저 드롭 아웃 전압 레귤레이터.
  10. 제8항에 있어서, 상기 상향 전류에 의해 상기 파워 트랜지스터의 구동전류는 감소하는 것을 특징으로 하는 저 드롭 아웃 전압 레귤레이터.
  11. 제6항에 있어서, 상기 상향 출력전압 감지부가 동작하는 기간에는 상기 하향 출력전압 감지부는 동작을 중지하는 것을 특징으로 하는 저 드롭 아웃 전압 레귤레이터.
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