KR20100094365A

KR20100094365A - 전압 레귤레이터

Info

Publication number: KR20100094365A
Application number: KR1020100011925A
Authority: KR
Inventors: 다카시 이무라
Original assignee: 세이코 인스트루 가부시키가이샤
Priority date: 2009-02-17
Filing date: 2010-02-09
Publication date: 2010-08-26
Also published as: JP2010191619A; CN101807853B; US20100207591A1; TWI489241B; CN101807853A; KR101411812B1; JP5279544B2; TW201037478A

Abstract

(과제)소비 전류가 적은 전압 레귤레이터를 제공한다.
(해결 수단)경부하시, 전압 제어 회로(92)를 기동하기 위한 NMOS 트랜지스터(22) 및 NMOS 트랜지스터(25)에 흐르는 기동 전류가 거의 0이 되므로, 그 만큼, 전압 레귤레이터의 소비 전류가 적어진다.

Description

전압 레귤레이터{VOLTAGE REGULATOR}

본 발명은, 전압 레귤레이터에 관한 것이다.

종래의 전압 레귤레이터에 대해 설명한다. 도 2는, 종래의 전압 레귤레이터를 나타내는 도면이다.

출력 전압(Vout)이 소정 전압보다 높은 경우, 즉, 분압 회로(86)의 분압 전압(Vfb)이 기준 전압(Vref)보다 높으면, 에러 앰프(88)의 제어 전압(Vc)이 높아지고, PMOS 트랜지스터(54)의 게이트 전압이 높아지므로, PMOS 트랜지스터(54)의 구동 능력이 감소하고, 출력 전압(Vout)은 낮아지도록 동작한다. 또, 출력 전압(Vout)이 소정 전압보다 낮은 경우, 상기와 반대의 동작에 의해, 출력 전압(Vout)은 높아지도록 동작한다. 따라서, 출력 전압(Vout)이 일정해진다.

또, PMOS 트랜지스터(54)가 과전류 공급 상태가 되면, PMOS 트랜지스터(52)에 흐르는 전류도 비례하여 증대하고, 저항(82)의 양단에 생기는 전압차가 커지면, NMOS 트랜지스터(61)가 도통 상태가 된다. NMOS 트랜지스터(61)를 흐르는 전류가 증대하고, 저항(81)의 양단에 생기는 전압차가 커지면 PMOS 트랜지스터(51)가 도통하고, 제어 전압(Vc)이 높아진다. 그러면, PMOS 트랜지스터(54)의 구동 능력이 감소하고, 출력 전압(Vout)이 낮아진다. 이와 같이 하여 소자가 과전류에 의해 파괴되는 것을 방지하고 있다.

또, 전류원(71, 72)의 기동 전류에 의해, 과전류 보호 회로의 기동이 확실해진다. PMOS 트랜지스터(52, 53)는 커런트 미러 접속한다. 설명의 간략화를 위해 이것들의 사이즈가 동일하다고 했을 경우, 이것들의 게이트·소스 전압은 동일하기 때문에, 이것들에 흐르는 전류는 동일하다. 여기서, PMOS 트랜지스터(52)에 흐르는 전류는 PMOS 트랜지스터(55)에 흐르는 전류와 동일하다. 또, PMOS 트랜지스터(53)에 흐르는 전류는, PMOS 트랜지스터(56)에 흐르는 전류와 동일하고, NMOS 트랜지스터(62, 63)의 커런트 미러 접속에 의해 PMOS 트랜지스터(57)에 흐르는 전류와도 동일하다. 따라서, PMOS 트랜지스터(55, 56, 57)에 흐르는 전류는 동일하다. 여기서, PMOS 트랜지스터(55, 56, 57)의 게이트 전압도 동일하기 때문에, PMOS 트랜지스터(55, 56, 57)의 소스 전압이 동일해지고, 이것들의 게이트·소스간 전압이 동일해진다. 따라서, 출력 전압(Vout)(PMOS 트랜지스터(57)의 소스 전압)은 전압 Va(PMOS 트랜지스터(55)의 소스 전압) 및 전압 Vb(PMOS 트랜지스터(56)의 소스 전압)와 동일해진다. 여기서, 전원 전압(VDD)과 출력 전압(Vout)의 차가 크면 PMOS 트랜지스터(52~54)는 포화 영역에서 동작하고, 작으면 비포화 영역에서 동작하지만, 어느 경우라도, 출력 전압(Vout)은 전압 Va, Vb와 동일해지므로, PMOS 트랜지스터(52, 53, 54)는 동작 상태도 동일해진다(예를 들면, 특허 문헌 1 참조).

[특허문헌1:일본국특허공개2003-029856호공보]

그러나, 종래의 기술에서는, 경부하로 Vout으로부터 흐르는 전류가 미소해질 때, 즉 과전류 보호 회로가 동작할 필요가 없을 때에 있어서도, 전류원(71, 72)이 기동 전류를 흐르게 하기 때문에, 전압 레귤레이터의 소비 전류를 작게 할 수 없다.

본 발명은, 상기 과제를 감안하여 이루어진 것이며, 소비 전류가 적은 전압 레귤레이터를 제공한다.

종래의 과제를 해결하기 위해서, 본 발명의 과전류 보호 회로를 구비한 전압 레귤레이터는 이하와 같은 구성으로 했다.

출력 전압에 기초한 전압과 기준 전압을 비교하는 에러 앰프와, 에러 앰프가 출력하는 전압으로 제어되는 출력 트랜지스터와, 출력 트랜지스터의 출력 전류를 센스하는 제1 센스 트랜지스터를 가진 과전류 보호 회로와, 출력 트랜지스터의 드레인 전압과 제1 센스 트랜지스터의 드레인 전압이 동일해지도록 동작하는 전압 제어 회로를 구비하고, 전압 제어 회로는, 전압 제어 회로가 기동하기 위한 기동 전류를 흐르게 하는 전류 회로를 가지며, 전류 회로가 흐르게 하는 기동 전류는 출력 트랜지스터의 출력 전류에 따라 제한되는 것을 특징으로 하는 전압 레귤레이터를 제공한다.

본 발명에서는, 출력 전류가 흐르지 않을 때에, 전압 제어 회로를 기동하기 위한 기동 전류도 흐르지 않기 때문에, 전압 레귤레이터의 소비 전류가 적어진다.

도 1은 본 발명의 전압 레귤레이터를 나타내는 회로도이다.
도 2는 종래의 전압 레귤레이터를 나타내는 회로도이다.

이하, 본 발명의 실시 형태를, 도면을 참조하여 설명한다.

우선, 전압 레귤레이터의 구성에 대해서 설명한다. 도 1은, 본 발명의 전압 레귤레이터를 나타내는 회로도이다.

본 실시 형태의 전압 레귤레이터는, PMOS 트랜지스터(15), 분압 회로(46), 에러 앰프(48), 과전류 보호 회로(91) 및 전압 제어 회로(92)를 구비한다. 과전류 보호 회로(91)는, PMOS 트랜지스터(11, 12, 16), 저항(41, 42) 및 NMOS 트랜지스터(21)를 가진다. 전압 제어 회로(92)는, PMOS 트랜지스터(13, 14, 17, 18), 전류원(31) 및 NMOS 트랜지스터(22, 23, 24, 25, 26)를 가진다.

에러 앰프(48)의 비반전 입력 단자는, 분압 회로(46)의 출력 단자에 접속하고, 반전 입력 단자는, 기준 전압 입력 단자에 접속하고, 출력 단자는, 과전류 보호 회로(91)의 제어 단자와 전압 제어 회로(92)의 제어 단자와 PMOS 트랜지스터(15)의 게이트에 접속한다. PMOS 트랜지스터(15)의 소스는, 전원 단자에 접속하고, 드레인은, 전압 레귤레이터의 출력 단자에 접속한다. 분압 회로(46)는, 전압 레귤레이터의 출력 단자와 접지 단자의 사이에 설치된다. 전압 제어 회로(92)의 입력 단자는, 전압 레귤레이터의 출력 단자에 접속하고, 출력 단자는, 과전류 보호 회로(91)의 입력 단자에 접속한다.

전압 제어 회로(92)에 있어서, PMOS 트랜지스터(13)의 게이트는, 에러 앰프(48)의 출력 단자에 접속하고, 소스는, 전원 단자에 접속하고, 드레인은, PMOS 트랜지스터(17)의 소스에 접속한다. PMOS 트랜지스터(14)의 게이트는, 에러 앰프(48)의 출력 단자에 접속하고, 소스는, 전원 단자에 접속하고, 드레인은, NMOS 트랜지스터(26)의 드레인에 전류원(31)을 통해 접속한다. PMOS 트랜지스터(17)의 드레인은, NMOS 트랜지스터(22, 23)의 드레인에 접속한다. PMOS 트랜지스터(18)의 게이트는, 드레인과 PMOS 트랜지스터(17)의 게이트와 PMOS 트랜지스터(16)의 게이트(과전류 보호 회로(91)의 입력 단자)에 접속하고, 소스는, 전압 레귤레이터의 출력 단자에 접속한다. NMOS 트랜지스터(23)의 게이트는, 드레인 및 NMOS 트랜지스터(24)의 게이트에 접속하고, 소스는, 접지 단자에 접속한다. NMOS 트랜지스터(24)의 소스는, 접지 단자에 접속하고, 드레인은, PMOS 트랜지스터(18)의 드레인에 접속한다. NMOS 트랜지스터(22)의 소스는, 접지 단자에 접속한다. NMOS 트랜지스터(25)의 소스는, 접지 단자에 접속하고, 드레인은, PMOS 트랜지스터(18)의 드레인에 접속한다. NMOS 트랜지스터(26)의 게이트는, 드레인과 NMOS 트랜지스터(22) 및 NMOS 트랜지스터(25)의 게이트에 접속하고, 소스는, 접지 단자에 접속한다.

과전류 보호 회로(91)에 있어서, PMOS 트랜지스터(11)의 게이트는, 저항(41)과 NMOS 트랜지스터(21)의 드레인의 접속점에 접속하고, 소스는, 전원 단자에 접속하고, 드레인은, 앰프(48)의 출력 단자에 접속한다. PMOS 트랜지스터(12)의 게이트는, 앰프(48)의 출력 단자에 접속하고, 소스는, 전원 단자에 접속하고, 드레인은, PMOS 트랜지스터(16)의 소스에 접속한다. 저항(41)은, 전원 단자와 NMOS 트랜지스터(21)의 드레인의 사이에 설치된다. 저항(42)은, PMOS 트랜지스터(16)의 드레인과 접지 단자의 사이에 설치된다. NMOS 트랜지스터(21)의 게이트는, PMOS 트랜지스터(16)의 드레인과 저항(42)의 접속점에 접속하고, 소스는, 접지 단자에 접속한다.

여기서, PMOS 트랜지스터(12)와 NMOS 트랜지스터(16)의 접속점의 전압은 전압 Va이며, PMOS 트랜지스터(13)와 NMOS 트랜지스터(17)의 접속점의 전압은 전압 Vb이며, 앰프(48)의 출력 전압은 제어 전압(Vc)라고 한다.

출력 트랜지스터인 PMOS 트랜지스터(15)는, 제어 전압(Vc) 및 전원 전압(VDD)에 기초하여, 출력 전압(Vout)을 출력한다. 분압 회로(46)는, 출력 전압(Vout)을 분압하고, 분압 전압(Vfb)을 출력한다. 에러 앰프(48)는, 분압 전압(Vfb)과 기준 전압(Vref)을 비교하고, 출력 전압(Vout)이 일정한 전압이 되도록 PMOS 트랜지스터(15)를 제어한다. 과전류 보호 회로(91)는, PMOS 트랜지스터(15)가 과전류를 흐르게 하는 것을 제1 센스 트랜지스터(PMOS 트랜지스터(12))에 따라 센스하면, 출력 전압(Vout)이 낮아지도록 PMOS 트랜지스터(15)를 제어한다. 전압 제어 회로(92)는, PMOS 트랜지스터(15)의 드레인 전압(출력 전압(Vout))과 PMOS 트랜지스터(12)의 드레인 전압(전압 Va)이 동일해지도록 동작한다.

과전류 보호 회로(91)는, PMOS 트랜지스터(15)의 출력 전류를 센스하는 PMOS 트랜지스터(12)를 가진다. 전압 제어 회로(92)는, PMOS 트랜지스터(15)의 출력 전류에 따라 전압 제어 회로(92)를 기동하기 위한 기동 전류를 흐르게 하는 전류 회로를 가진다. 전류 회로는, PMOS 트랜지스터(15)의 출력 전류를 센스하는 제2 센스 트랜지스터인 PMOS 트랜지스터(14)와, PMOS 트랜지스터(14)의 전류를 입력 단자로부터 흐르게 하고, 기동 전류를 출력 단자로부터 흐르게 하는 NMOS 트랜지스터(22, 25, 26)로 이루어지는 커런트 미러 회로와, 전류원(31)을 가진다.

다음에, 본 실시 형태의 전압 레귤레이터의 동작에 대해 설명한다.

출력 전압(Vout)이 소정 전압보다 높으면, 즉, 분압 회로(46)의 분압 전압(Vfb)이 기준 전압(Vref)보다 높으면, 앰프(48)의 제어 전압(Vc)(PMOS 트랜지스터(15)의 게이트 전압)이 높아자고, PMOS 트랜지스터(15)의 구동 능력은 감소하고, 출력 전압(Vout)은 낮아진다. 또, 출력 전압(Vout)이 소정 전압보다 낮으면, 상기와 반대의 동작에 의해, 출력 전압(Vout)은 높아진다. 즉, 출력 전압(Vout)이 일정해진다.

이 때, 후술하지만, PMOS 트랜지스터(16)는 온하고 있다. 그래서, PMOS 트랜지스터(15)의 출력 전류가 많아지고, 과전류가 된다. 이 과전류에 비례하여 PMOS 트랜지스터(12)에 흐르는 전류도 증대하고, 저항(42)의 양단에 생기는 전압차가 커지고, NMOS 트랜지스터(21)가 도통 상태가 된다. NMOS 트랜지스터(21)를 흐르는 전류가 증대하고, 저항(41)의 양단에 생기는 전압차가 커지면 PMOS 트랜지스터(11)가 도통하고, 제어 전압(Vc)이 높아진다. 그러면, PMOS 트랜지스터(15)의 구동 능력이 감소하고, 출력 전압(Vout)이 낮아진다. 이와 같이 하여 소자가 과전류에 의해 파괴되는 것이 방지된다.

다음에, 전압 제어 회로(92)의 동작에 대해 설명한다.

여기서, NMOS 트랜지스터(22, 25, 26)의 사이즈는 동일하고, PMOS 트랜지스터(12, 13)의 사이즈는 동일하고, PMOS 트랜지스터(16, 17, 18)의 사이즈는 동일하고, NMOS 트랜지스터(23, 24)의 사이즈는 동일하다고 한다.

PMOS 트랜지스터(15)에 출력 전류가 흐르면, PMOS 트랜지스터(14, 15)의 커런트 미러 접속에 의해, PMOS 트랜지스터(14)에도 전류가 흐른다. 그러면, 전류원(31)의 전류가, NMOS 트랜지스터(22) 및 NMOS 트랜지스터(26)의 커런트 미러 접속에 의해, PMOS 트랜지스터(17)와 NMOS 트랜지스터(23)의 접속점에 기동 전류로서 흐른다. 또, 전류원(31)의 전류가, NMOS 트랜지스터(25, 26)의 커런트 미러 접속에 의해, PMOS 트랜지스터(18)와 NMOS 트랜지스터(24)의 접속점에 기동 전류로서 흐른다. 따라서, 전압 제어 회로(92)가 기동한다.

PMOS 트랜지스터(12, 13)는 커런트 미러 접속되어 있으므로, 이것들의 게이트·소스 전압은 동일하다. 여기서, PMOS 트랜지스터(12)에 흐르는 전류는 PMOS 트랜지스터(16)에 흐르는 전류와 동일하다. 또, PMOS 트랜지스터(13)에 흐르는 전류는, PMOS 트랜지스터(17)에 흐르는 전류와 동일하고, NMOS 트랜지스터(23, 24)의 커런트 미러 접속에 의해 PMOS 트랜지스터(18)에 흐르는 전류와도 동일하다. 따라서, PMOS 트랜지스터(16, 17, 18)에 흐르는 전류는 동일하다. 그러면, PMOS 트랜지스터(16, 17, 18)에 흐르는 전류가 동일하여 PMOS 트랜지스터(16, 17, 18)의 게이트 전압도 동일하기 때문에, PMOS 트랜지스터(16, 17, 18)의 소스 전압이 동일해지고, 이것들의 게이트·소스간 전압이 동일해진다. 따라서, 출력 전압(Vout)(PMOS 트랜지스터(18)의 소스 전압)은 전압 Va(PMOS 트랜지스터(16)의 소스 전압) 및 전압 Vb(PMOS 트랜지스터(17)의 소스 전압)와 동일해진다. 여기서, 전원 전압(VDD)과 출력 전압(Vout)의 차가 크면 PMOS 트랜지스터(12, 13) 및 PMOS 트랜지스터(15)는 포화 영역에서 동작하고, 작으면 비포화 영역에서 동작하지만, 어느 경우라도, 출력 전압(Vout)은 전압 Va, Vb와 동일해지므로, PMOS 트랜지스터(12, 13, 15)는 동작 상태도 동일해진다.

PMOS 트랜지스터(15)의 출력 전류가 미소해지면, PMOS 트랜지스터(14, 15)의 커런트 미러 접속에 의해, PMOS 트랜지스터(14)의 전류도 미소해진다. 그러면, 전류원(31)은 통상 상태의 전류를 흐르게 할 수 없게 된다. 따라서, NMOS 트랜지스터(22) 및 NMOS 트랜지스터(26)의 커런트 미러 접속에 의해, PMOS 트랜지스터(17)와 NMOS 트랜지스터(23)의 접속점에 흐르는 기동 전류도 미소해진다. 또, NMOS 트랜지스터(25, 26)의 커런트 미러 접속에 의해, PMOS 트랜지스터(18)와 NMOS 트랜지스터(24)의 접속점에 흐르는 기동 전류도 미소해진다.

PMOS 트랜지스터(15)의 출력 전류가 흐르지 않을 때, 기동 전류도 흐르지 않기 때문에, 전압 제어 회로(92)가 기동하지 않을 가능성이 있다. 그러나, PMOS 트랜지스터(15)의 출력 전류가 흐르지 않을 때는, 전압 제어 회로(92)는 동작할 필요가 없기 때문에, 전압 제어 회로(92)는 기동하지 않아도 된다.

상술과 같은 전압 제어 회로(92)를 구비한 전압 레귤레이터에 의하면, 경부하시에 NMOS 트랜지스터(22) 및 NMOS 트랜지스터(25)에 흐르는 기동 전류를 적게 할 수 있으므로, 전압 레귤레이터의 소비 전류가 적어진다.

Claims

전압 레귤레이터의 출력 전압에 기초한 전압과 기준 전압을 비교하고, 그 차를 증폭한 전압을 출력하는 에러 앰프와,
상기 에러 앰프가 출력하는 전압 및 전원 전압에 기초하여, 상기 전압 레귤레이터의 출력 전압을 출력하는 출력 트랜지스터와,
상기 출력 트랜지스터의 출력 전류를 센스하는 제1 센스 트랜지스터를 가지며, 상기 제1 센스 트랜지스터가 상기 출력 트랜지스터의 과전류를 검출하면, 상기 전압 레귤레이터의 출력 전압이 낮아지도록 상기 출력 트랜지스터를 제어하는 과전류 보호 회로와,
상기 출력 트랜지스터의 드레인 전압과 상기 제1 센스 트랜지스터의 드레인 전압이 같아지도록 동작하는 전압 제어 회로를 구비하고,
상기 전압 제어 회로는, 상기 전압 제어 회로가 기동하기 위한 기동 전류를 흐르게 하는 전류 회로를 가지며, 상기 전류 회로가 흐르게 하는 기동 전류는 상기 출력 트랜지스터의 출력 전류에 따라 제한되는 것을 특징으로 하는 전압 레귤레이터.
청구항 1에 있어서,
상기 전류 회로는,
일정한 전류를 출력하는 전류원과,
상기 전류원의 전류를 입력하고 상기 기동 전류를 출력하는 커런트 미러 회로와,
상기 출력 트랜지스터의 출력 전류를 센스하는 제2 센스 트랜지스터를 구비하고,
상기 제2 센스 트랜지스터에 의해 상기 기동 전류가 상기 출력 트랜지스터의 출력 전류에 따라 제한되는 것을 특징으로 하는 전압 레귤레이터.