KR101012566B1 - 전압 레귤레이터 - Google Patents

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Abstract

본 발명은, 출력 단락 회로 전류 제한 기능을 가지며, 출력 단락 회로 전류의 값을 설정값으로 제어하여 분산을 억제할 수 있는 전압 레귤레이터를 제공한다. 정전류원은, 출력 단락 회로 전류 제한 회로의 출력 단락 회로 전류 검출 저항 대신에 사용되어, 출력 단락 회로 전류가 설정값으로 제어될 수 있어, 출력 단락 회로 전류에서의 분산이 억제될 수 있다.

Description

전압 레귤레이터{VOLTAGE REGULATOR}
도 1은 본 발명의 실시예에 따른 전압 레귤레이터의 구성을 도시하는 회로도.
도 2는 본 발명의 실시예에 따른 전압 레귤레이터의 전류원 회로의 예의 구성을 도시하는 회로도.
도 3은 종래 기술의 전압 레귤레이터의 예의 구성을 도시하는 회로도.
도 4는 종래 기술의 전압 레귤레이터의 다른 예의 구성을 도시하는 회로도.
도 5는 종래 기술의 전압 레귤레이터에서의 출력 전압과 출력 전류 사이의 관계를 보이는 그래프도.
본 발명은 전압 레귤레이터의 출력 단락 회로 전류에서의 분산을 억제시킬 수 있는 전압 레귤레이터에 관한 것이다.
도 3은 종래의 전압 레귤레이터의 회로도를 도시한 것이다. 종래의 전압 레귤레이터는 기준 전압 회로(reference voltage circuit)(10), 출력 단자(6)에서 출력 전압 Vout을 분배하는 블리더 저항(bleeder resistor)(11, 12) 및 기준 전압 Vref1과 분배전압 간의 차이를 증폭시키는 에러 증폭기(error amplifier; 13)를 구비한 전압 레귤레이터 제어 회로; 및 출력 P-채널 MOS 트랜지스터(14)를 포함한다. 종래의 전압 레귤레이터는 전압원(15)에서 공급되는 전압 VDD1으로 작동한다.
에러 증폭기(13)로부터의 출력 전압을 Verr이라 하고, 블리더 저항들(11, 12) 사이의 노드(node)에서의 전압을 Va라고 할 때, 만약 Vref1 > Va 면, 출력 전압 Verr이 감소하고, 반면에 Vref1 < Va 면, 출력 전압 Verr이 증가한다. 즉, 출력 전압이 낮아지면, 전압 레귤레이터 제어 회로가 작동해서, 출력 전압 Vout을 높이도록 출력 P-채널 MOS 트랜지스터(14)의 온(ON)-저항을 감소시킨다. 역으로, 출력 전압이 높아지면, 전압 레귤레이터 제어 회로가 작동해서, 출력 전압 Vout를 낮추도록 출력 P-채널 MOS 트랜지스터(14)의 온-저항을 증가시킨다. 따라서, 전압 레귤레이터 제어 회로는 일정한 값으로 출력 전압 Vout을 유지시킨다.
일반적으로, 전압 레귤레이터의 경우에는, 출력 전류가 출력 P-채널 MOS 트랜지스터(14)로부터 공급되기 때문에, 부하가 감소하면, 출력 P-채널 MOS 트랜지스터(14)의 손실이 급격히 증가한다. 따라서, 도 4에 도시된 바와 같은 전압 레귤레이터는 부하가 단락된 경우를 고려해서 설계된다.
도 4에 도시된 전압 레귤레이터는 출력 단자에 전류 제한 회로를 포함한다. P-채널 MOS 트랜지스터(21)는 출력 P-채널 MOS 트랜지스터(14)의 드레인(drain) 전류, 즉 출력 전류를 모니터링하기 위해 구비된 것이다. P-채널 MOS 트랜지스터(21)의 W/L 값은 출력 P-채널 MOS 트랜지스터(14)의 그것보다 훨씬 작게(예컨대, 1/100) 설정된다. 출력 P-채널 MOS 트랜지스터(14) 및 P-채널 MOS 트랜지스터(21) 는 전류 미러(current mirror) 관계를 나타낸다. 따라서, 부하 저항이 감소하여 출력 전류가 증가하면, P-채널 MOS 트랜지스터(21)의 드레인 전류가 따라서 증가한다. 그 결과, 저항기(22)의 양단의 전위차(electric potential difference) 역시 증가한다. 저항(22)의 양단의 전위차가 N-채널 MOS 트랜지스터(23)의 임계 전압에 도달하는 경우, N-채널 MOS 트랜지스터(23)는 턴온 된다. 그러므로, N-채널 MOS 트랜지스터(23) 및 저항(24)을 포함하는 반전 회로는 P-채널 MOS 트랜지스터(25)를 턴온 시킨다. 결과적으로, 출력 P-채널 MOS 트랜지스터(14)의 게이트-소스 전압이 감소하도록 제어가 수행되므로, 출력 전류는 음의 피드백 동작을 기초로 제한된다.
더욱이, 출력 전류는 저항(22)의 양단의 전위차가 N-채널 MOS 트랜지스터(23)의 임계 전압과 동일한 것으로 간주되는 동작점으로 제한된다. 여기서, 백게이트(backgate) 바이어스 전압이 N-채널 MOS 트랜지스터(23)에 인가된다. 그러므로, 출력 전압이 감소함에 따라 N-채널 MOS 트랜지스터(23)의 임계 전압이 감소하므로, 출력 전류의 값은 낮은 값으로 제한된다. 출력 전류와 출력 전압 사이의 관계는 도 5에 도시된 것과 같은 폴드백(フの 字) 특성을 보이는 것으로 알려져 있다(일본 특허 공개 평4-195613호 3페이지, 도 1).
그러나, 도 4에 도시된 종래의 전압 레귤레이터에서, 부하가 줄어드는 경우, 저항(22)의 상호 대향하는 단자 양단의 전위차가 N-채널 MOS 트랜지스터(23)의 임계 전압과 동일하게 되는 동작점으로 출력 전류는 제한된다. 그러므로, N-채널 MOS 트랜지스터(23)의 임계 전압 및 저항(22)의 저항값에 있어서의 제조상의 오차의 영향으로 인해 출력 단락 회로 전류에서 분산이 생성되는 문제점이 발생하고, 따라서 출력 단락 회로 전류를 설정값으로 제어하는 것이 어렵다. 출력 P-채널 MOS 트랜지스터(14)의 손실은 열발생(calorification)을 초래한다. 이러한 경우, 출력 P-채널 MOS 트랜지스터(14)의 손실은 허용 가능한 레벨을 초과하는 것은 허용되지 않는다. 결과적으로, 출력 단락 회로 전류는 분산에서 자유로운 작은 값을 가지는 것이 바람직하다.
상술한 점에 비추어, 본 발명은 당해 기술 분야 고유의 문제를 해결하기 위해 창안되었고, 그러므로, 본 발명의 목적은 출력 단락 회로 전류의 분산을 억제하기 위하여 전압 레귤레이터의 출력 단락 회로 전류를 제어하는 것이다.
상술한 목적을 이루기 위해, 본 발명에 따르면, 전류 제한 회로의 출력 단락 회로 전류 검출 저항 대신에 전류원 회로가 이용되는 전류 제한 회로를 포함하는 전압 레귤레이터가 제공된다.
보다 상세하게는, 본 발명은 전압 레귤레이터를 제공하되, 상기 전압 레귤레이터는 전압원과 출력 단자 사이에 접속된 출력 MOS 트랜지스터; 출력 단자와 GND 사이에 제공되는 분압 회로; 기준 전압 회로로부터의 기준 전압과 상기 분압 회로로부터의 분압 전압을 입력으로서 수신하는 에러 증폭기; 및 상기 전압원과 출력 단자 사이에 제공되는 전류 제한 회로를 포함하며, 상기 전류 제한 회로는 상기 에러 증폭기의 출력 신호를 기초로 제어되고 전압원에 접속되는 제1 MOS 트랜지스터 및 상기 제1 MOS 트랜지스터와 출력 단자 사이에 제공되는 전류원 회로를 포함하고, 제1 MOS 트랜지스터를 통해 흐르는 전류가 선정 전류값에 도달한 것을 검출하 는 경우, 전류 제한 회로는 출력 MOS 트랜지스터를 제어하여 출력 단자를 통해 출력되는 전류를 제한하도록 한다.
본 발명의 전압 레귤레이터에서, 전류 제한 회로는 제1 MOS 트랜지스터와 출력 단자 사이에 제공되는 제1 N-채널 MOS 트랜지스터; 제1 N-채널 MOS 트랜지스터와 전류 미러에 접속된 제2 N-채널 MOS 트랜지스터; 및 제2 N-채널 MOS 트랜지스터를 통해 흐르는 전류를 설정하기 위한 정전류 회로를 포함하고, 백게이트 바이어스 전압이 상기 제2 N-채널 MOS 트랜지스터에 인가된다.
본 발명의 전압 레귤레이터에 따르면, 출력 단락 회로 전류를 설정값으로 제어하기 위한 전류 제한 회로가 제공되는데, 여기서 제조상의 오차로 인한 출력 단락 회로 전류의 분산이 제거될 수 있다는 효과가 제공된다. 더욱이, 전류 제한 회로에 의해 제어되는 출력 단락 회로 전류는 소망된 값으로 설정된다.
도 1은 본 발명의 일 실시예에 따르는 전압 레귤레이터의 구성을 도시하는 회로도이다. 본 발명의 실시예에 따르는 전압 레귤레이터는 출력 P채널 MOS 트랜지스터(14)에 접속되어 전류 미러 회로를 형성하는 P채널 MOS 트랜지스터(21), P채널 MOS 트랜지스터(21)와 출력 단자(6) 사이에 접속되는 전류원 회로(121), 및 전원 전압(VDD1)을 공급하는 전원(15)과 에러 증폭기(13)의 출력 단자 사이에 접속되는 P채널 MOS 트랜지스터(25)를 포함하는 전류 제한 회로를 구비한다.
즉, 본 발명의 실시예에 따르는 전압 레귤레이터의 특징은 종래의 전압 레귤레이터(도 4 참조)의 전류 제한 회로의 저항(22) 대신에 전류원 회로(121)가 사용 되는 것에 있다. 전류원 회로(121)의 전류값은 출력 전압이 감소할 때 감소하도록 설계되고, 출력 전압이 0 V가 될 때, 전류원 회로(121)의 전류값이 설정값으로 부여될 수 있다. 또한, 전류원 회로(121)가 양의 전원 및 음의 전원 또는 GND를 필요로 할지라도, 그 도시는 도 1에서 생략되어 있다.
도 2는 본 발명의 실시예에 따르는 전압 레귤레이터의 전류원 회로(121)의 구성을 도시하는 상세한 회로도이다. 전류원 회로(121)는 정전류 회로(129)와, 서로 W/L값이 동일하고 전류 미러 관계를 나타내는 N채널 MOS 트랜지스터(122) 및 N채널 MOS 트랜지스터(123)와, 서로 W/L값이 동일하고 전류 미러 관계를 나타내는 N채널 MOS 트랜지스터(126), N채널 MOS 트랜지스터(127) 및 N채널 MOS 트랜지스터(128)와, 서로 W/L값이 동일하고 전류 미러 관계를 나타내는 P채널 MOS 트랜지스터(124) 및 P채널 MOS 트랜지스터(125)를 포함한다.
이하, 부하 저항이 크며, 그에 따라 P채널 MOS 트랜지스터(21)에 의하여 흐르게 되는 드레인 전류가 N채널 MOS 트랜지스터(122)에 의하여 흐르게 되는 드레인 전류보다 작은 경우를 고찰한다. 이 때, N채널 MOS 트랜지스터(23)가 턴온되지 않으므로, 전류 제한 회로는 동작하지 않는다. 즉, 출력 전류는 전류 제한 회로에 의해 제한되지 않는다. 정전류 회로(129)의 전류값이 I1일 때, N채널 MOS 트랜지스터(126), N채널 MOS 트랜지스터(127) 및 N채널 MOS 트랜지스터(128)가 서로 W/L값이 동일하고 전류 미러 관계를 나타내기 때문에, 그리고 P채널 MOS 트랜지스터(124) 및 P채널 MOS 트랜지스터(125)가 서로 W/L값이 동일하고 전류 미러 관계를 나타내기 때문에, N채널 MOS 트랜지스터(123)의 드레인 전류값은 I1이 된다. N채 널 MOS 트랜지스터(122) 및 N채널 MOS 트랜지스터(123)가 서로 W/L값이 동일하고 전류 미러 관계를 나타내고 있지만, N채널 MOS 트랜지스터(123)에 백게이트 바이어스 전압이 인가되기 때문에, N채널 MOS 트랜지스터(123)의 임계 전압은 N채널 MOS 트랜지스터(122)의 임계 전압보다 더 커진다. 따라서, N채널 MOS 트랜지스터(122)에 의하여 흐르게 되는 드레인 전류값이 전류값 I1보다 더 커진다.
이어서, 부하 저항이 작고, 그에 따라 P채널 MOS 트랜지스터(21)에 의하여 흐르게 되는 드레인 전류의 값이 N채널 MOS 트랜지스터(122)에 의하여 흐르게 되는 드레인 전류의 값과 동일하게 되는 경우를 고찰한다. 이 경우에, N채널 MOS 트랜지스터(23)가 턴온되므로, 전류 제한 회로는 관련 기술 분야에서의 것과 동일한 동작 원리에 따라 동작한다. 즉, 출력 전류는 P채널 MOS 트랜지스터(21)에 의하여 흐르게 되는 드레인 전류의 값이 N채널 MOS 트랜지스터(122)에 의하여 흐르게 되는 드레인 전류의 값과 동일한 것으로 제공되는 동작점에서 제한된다. 여기에서, N채널 MOS 트랜지스터(123)에 백게이트 바이어스 전압이 인가된다. 따라서, 출력 전압이 감소할 때 N채널 MOS 트랜지스터(123)의 임계 전압이 감소하므로, N채널 MOS 트랜지스터(122)에 의하여 흐르게 되는 드레인 전류의 값이 감소한다. 따라서, 출력 전류값이 작은 값으로 제한되고, 따라서 출력 전류는 폴드백(foldback) 특성을 나타낸다(도 5 참조).
또한, 출력 전압이 0V가 되면, N-채널 MOS 트랜지스터(122)와 N-채널 MOS 트랜지스터(123)는 백게이트 바이어스 전압에 관한 동일한 조건을 가진다. 따라서, N-채널 MOS 트랜지스터(122)에 의하여 흐르게 되는 드레인 전류의 값은, N-채널 MOS 트랜지스터(123)의 드레인 전류값인 I1과 동일하게 된다. 이 드레인 전류값은 정전류 회로(129)의 전류값(I1)이 아닐 수 없다.
출력 전류는, P-채널 MOS 트랜지스터(21)에 의하여 흐르게 되는 드레인 전류의 값이 N-채널 MOS 트랜지스터(122)에 의하여 흐르게 되는 드레인 전류의 값과 동일한 것으로 부여되는 동작점으로 제한된다. 따라서, 출력 전압이 0V가 되면, N-채널 MOS 트랜지스터(122)에 의하여 흐르게 되는 드레인 전류의 값은 정전류 회로(129)의 전류값(I1)에 의하여 결정된다. 따라서, 예컨대 트랜지스터와 저항으로 구성되는 정전류 회로(129)의 전류값(I1)이 저항 트리밍과 같은 수단을 사용하여 적절한 값으로 설정되며, 이로써 출력 단락 회로 전류가 설정값으로 제어될 수 있다. 그 결과, N-채널 MOS 트랜지스터(23)의 임계 전압과 저항(22)의 저항값에 있어서의 제조상의 오차(manufacturing dispersion)의 영향으로 출력 단락 회로 전류에 분산이 생성됨으로 인한 출력 단락 회로 전류의 설정값으로의 제어의 어려움이 해결될 수 있다.
이 때, N-채널 MOS 트랜지스터(126)의 소스 전압으로의 드레인이 0V이므로, N-채널 MOS 트랜지스터(126)의 드레인 전류값이 0이 되는 것에 주목바란다. 따라서, N-채널 MOS 트랜지스터(123)의 드레인 전류는, 전압 레귤레이터의 출력 단자(6)를 통하여 외부 유닛에 출력 전류로서 밖으로 흐르게 된다.
본 설명은 지금까지, 정전류 회로(129)의 전류값(I1)이 적절한 값으로 설정되는 경우에 대하여 설명하였으나, 전류 제한 회로에 의하여 제어되는 출력 단락 회로 전류의 설정값은 전류값(I1)을 변화시킴으로써 가변될 수도 있으며, 따라서 임의적으로 설정될 수 있다는 것은 명백하다.
또한, 전류원 회로(121)의 구성이 지금까지 도 2에 도시된 바와 같이 설명되었으나, 이 구성을 가지는 전류원 회로(121)가 동일한 구성을 가지는 전류원 회로(121)의 기능과 동일한 기능을 가지는 한, 전류원 회로(121)가 상이한 구성을 가져도, 동일한 구성을 가지는 전류원 회로(121)의 경우에서와 동일한 효과를 획득할 수 있다는 것은 명백하다.
본 발명의 전압 레귤레이터에 따르면, 출력 단락 회로 전류를 설정값으로 제어하기 위한 전류 제한 회로가 제공되어, 제조상의 오차로 인한 출력 단락 회로 전류의 분산이 제거될 수 있다는 효과가 제공된다. 더욱이, 전류 제한 회로에 의해 제어되는 출력 단락 회로 전류는 소망된 값으로 설정된다.

Claims (7)

  1. 전압원과 출력 단자 사이에 접속된 출력 MOS 트랜지스터; 상기 출력 단자와 GND 사이에 제공되는 분압 회로; 기준 전압 회로로부터의 기준 전압 및 상기 분압 회로로부터의 분압 전압을 입력으로 수신하는 에러 증폭기; 및 상기 전압원과 상기 출력 단자 사이에 제공되는 전류 제한 회로를 포함하고,
    상기 전류 제한 회로는, 상기 전압원에 접속되고 상기 에러 증폭기로부터의 출력 신호를 기초로 제어되는 제1 MOS 트랜지스터; 및 상기 제1 MOS 트랜지스터와 상기 출력 단자 사이에 제공되는 전류원 회로를 포함하며, 상기 제1 MOS 트랜지스터를 통해 흐르는 전류가 소정 전류에 도달하는 것을 검출하는 경우, 상기 전류 제한 회로는 상기 출력 단자를 통해 출력되는 전류를 제한하도록 상기 출력 MOS 트랜지스터를 제어하며,
    상기 전류 제한 회로는, 상기 전압원에 접속된 저항; 상기 제1 MOS 트랜지스터를 통해 흐르는 전류를 기초로 제어되는 제2 MOS 트랜지스터; 및 상기 전압원과 상기 에러 증폭기의 출력 사이에 접속되고 상기 저항을 통해 흐르는 전류를 기초로 제어되는 제3 MOS 트랜지스터를 포함하는 전압 레귤레이터.
  2. 전압원과 출력 단자 사이에 접속된 출력 MOS 트랜지스터; 상기 출력 단자와 GND 사이에 제공되는 분압 회로; 기준 전압 회로로부터의 기준 전압 및 상기 분압 회로로부터의 분압 전압을 입력으로 수신하는 에러 증폭기; 및 상기 전압원과 상기 출력 단자 사이에 제공되는 전류 제한 회로를 포함하고,
    상기 전류 제한 회로는, 상기 전압원에 접속되고 상기 에러 증폭기로부터의 출력 신호를 기초로 제어되는 제1 MOS 트랜지스터; 및 상기 제1 MOS 트랜지스터와 상기 출력 단자 사이에 제공되는 전류원 회로를 포함하며, 상기 제1 MOS 트랜지스터를 통해 흐르는 전류가 소정 전류에 도달하는 것을 검출하는 경우, 상기 전류 제한 회로는 상기 출력 단자를 통해 출력되는 전류를 제한하도록 상기 출력 MOS 트랜지스터를 제어하며,
    상기 전류 제한 회로는, 상기 제1 MOS 트랜지스터와 상기 출력 단자 사이에 제공되는 제1 N-채널 MOS 트랜지스터; 상기 제1 N-채널 MOS 트랜지스터와 전류 미러 관계를 나타내도록 상기 제1 N-채널 MOS 트랜지스터에 접속된 제2 N-채널 MOS 트랜지스터; 및 상기 제2 N-채널 MOS 트랜지스터를 통해 흐르는 전류를 설정하기 위한 정전류 회로를 포함하며,
    상기 제2 N-채널 MOS 트랜지스터에 백게이트(backgate) 바이어스 전압이 인가되는 전압 레귤레이터.
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