JP5806853B2

JP5806853B2 - ボルテージレギュレータ

Info

Publication number: JP5806853B2
Application number: JP2011107610A
Authority: JP
Inventors: 薫坂口; 多加志井村
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2011-05-12
Filing date: 2011-05-12
Publication date: 2015-11-10
Anticipated expiration: 2031-05-12
Also published as: US9110487B2; KR101771725B1; KR20120127275A; TW201303544A; TWI529512B; CN102778914A; CN102778914B; JP2012238233A; US20120286751A1

Description

本発明は、過電流保護回路を備えたボルテージレギュレータに関する。

従来のボルテージレギュレータについて説明する。図９は、従来のボルテージレギュレータを示す図である。
従来のボルテージレギュレータは、グラウンド端子１００と、電源端子１０１と、出力端子１０２と、基準電圧回路１０３と、差動増幅回路１０４と、出力トランジスタ１０５と、分圧回路１０６と、過電流保護回路１０７と、を備えている。

従来のボルテージレギュレータの動作について説明する。
出力端子１０２の出力電圧Ｖｏｕｔが所定電圧よりも高いと、即ち、分圧回路１０６の分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いと、差動増幅回路１０４の出力信号が高くなる。出力トランジスタ１０５のゲート電圧が高くなるので、出力トランジスタ１０５はオフしていき、出力電圧Ｖｏｕｔは低くなる。また、出力電圧Ｖｏｕｔが所定電圧よりも低いと、上記のように、出力電圧Ｖｏｕｔは高くなる。つまり、ボルテージレギュレータの出力電圧Ｖｏｕｔは、所定電圧で一定に保たれる。

ここで、ボルテージレギュレータの出力電圧Ｖｏｕｔが負荷の増大により低下したとすると、出力電流Ｉｏｕｔが多くなり、最大出力電流Ｉｍになる。すると、この最大出力電流Ｉｍに応じ、出力トランジスタ１０５とカレントミラー接続するセンストランジスタ１２１に流れる電流が多くなる。その時、抵抗１５４に発生する電圧が高くなり、ＮＭＯＳトランジスタ１２３がオンしていき、抵抗１５３に発生する電圧が高くなる。そして、ＰＭＯＳトランジスタ１２４がオンしていき、出力トランジスタ１０５のゲート・ソース間電圧が低くなり、出力トランジスタ１０５がオフしていく。よって、出力電流Ｉｏｕｔは最大出力電流Ｉｍより多くならずに最大出力電流Ｉｍに固定され、出力電圧Ｖｏｕｔが低くなる。ここで、抵抗１５４に発生する電圧により、出力トランジスタ１０５のゲート・ソース間電圧が低くなり、出力トランジスタ１０５がオフしていき、出力電流Ｉｏｕｔが最大出力電流Ｉｍに固定されるので、最大出力電流Ｉｍは抵抗１５４及びトランジスタ１２３の閾値によって決定される（特許文献１参照）。

最大出力電流Ｉｍを精度よくするためには、抵抗１５４及びトランジスタ１２３の閾値を精度よく調整する必要がある。調整するためには抵抗１５４やトランジスタ１２３の特性を評価した後、トリミングを行なう。評価は抵抗１５４及びトランジスタ１２３と同じ特性を有する代替素子に対して行なう。

図１０は、従来のテスト回路を備えたボルテージレギュレータを示す図である。従来のテスト回路を備えたボルテージレギュレータは、更に、電圧ディテクタ１１１と、第１のスイッチ１９１と、第２のスイッチ１９２と、評価対象の代替素子１１２を備える。

分圧回路１０６の出力が電圧ディテクタ１１１に入力されると、電圧ディテクタ１１１の出力によって第１のスイッチ１９１が制御され、短絡状態となると評価対象の代替素子１１２に出力端子１０２から電流が流れる。電圧ディテクタ１１１の出力によって制御される第２のスイッチ１９２が短絡状態になると、ＰＭＯＳトランジスタ１２９がオフしていき、内部回路素子１１３に出力端子１０２から電流が流れない。よって、図１０の構成を用いると評価対象の代替素子１１２の電気的特性を精度よく評価することが出来る（特許文献２参照）。

特開２００５−２９３０６７号公報特開２００８−１４０１１３号公報

しかしながら、従来の技術では、ボルテージレギュレータの最大出力電流Ｉｍを正確に設定する過電流保護トリミングを行うために、Ｉｍを決定する素子を評価するための特有のテスト回路が必要であった。テスト回路はボルテージレギュレータが製品として機能する時は必要無いものであり、テスト回路があることでボルテージレギュレータＩＣのチップ面積は大きくなり、チップ面積が大きいとウェハ１枚当たりのチップ数が少ないため、コスト面で不利である。また、評価対象の代替素子の電気的特性を評価するテスト工程の存在はＩＣの製造原価を高めるため、コスト面で不利である。

本発明では、上記課題を鑑みて、最大出力電流を精度よく定めるためのテスト回路及びテスト工程を省いたボルテージレギュレータを提供する。

従来の課題を解決するために、本発明のボルテージレギュレータでは基準電圧回路における基準電圧Ｖｒｅｆを決定する素子と過電流保護回路において最大出力電流Ｉｍを決定する素子に同一の特性を有する素子を用いる構成とした。

本発明のボルテージレギュレータでは、テスト回路で過電流保護回路の評価対象の代替素子を評価することなく、最大出力電流Ｉｍを推定することが出来る。トリミング前の出力電圧Ｖｏｕｔは、基準電圧回路における基準電圧Ｖｒｅｆを決定する素子の特性値によって決定される。一方、最大出力電流Ｉｍを決定する過電流保護回路中の素子が基準電圧Ｖｒｅｆを決定する素子と同じであることから、出力電圧Ｖｏｕｔと最大出力電流Ｉｍの製造上のばらつきに相関が生まれ、最大出力電流Ｉｍを決定する素子のテスト回路及びテスト工程無しでＩｍを把握できる。よって、本発明のボルテージレギュレータは、テスト回路を用いないためチップ面積を縮小することが出来、テスト工程を省くこと出来るので、製造コストを低減するという効果がある。

本実施形態のボルテージレギュレータを示す回路図である。本実施形態のボルテージレギュレータの一例を示す回路図である。本実施形態のボルテージレギュレータの他の例を示す回路図である。本実施形態のボルテージレギュレータの他の例を示す回路図である。本実施形態のボルテージレギュレータの他の例を示す回路図である。本実施形態のボルテージレギュレータの他の例を示す回路図である。本実施形態のボルテージレギュレータの他の例を示す回路図である。本実施形態のボルテージレギュレータの他の例を示す回路図である。従来のボルテージレギュレータを示す回路図である。従来のテスト回路を備えたボルテージレギュレータを示す回路図である。ある。

図１は、本実施形態のボルテージレギュレータを示す回路図である。
本実施形態のボルテージレギュレータは、基準電圧回路１０３と、差動増幅回路１０４と、出力トランジスタ１０５と、抵抗１５１と抵抗１５２を備えた分圧回路１０６と、過電流保護回路１０７を備えている。

差動増幅回路１０４は、反転入力端子に基準電圧回路１０３の出力端子を接続し、非反転入力端子に分圧回路１０６の出力端子を接続し、出力端子は過電流保護回路１０７及び出力トランジスタ１０５のゲートに接続する。出力トランジスタ１０５は、ソースに電源端子１０１を接続し、ドレインに出力端子１０２を接続する。分圧回路１０６は、出力端子１０２とグラウンド端子１００の間に接続され、抵抗１５１と抵抗１５２の接続点を差動増幅回路１０４の非反転入力端子に接続する。

ここで、本実施形態のボルテージレギュレータは、基準電圧回路１０３の基準電圧Ｖｒｅｆを決定する素子と、過電流保護回路１０７の最大出力電流Ｉｍを決定する素子を同じ特性を有する素子で構成する。このようにすると、基準電圧Ｖｒｅｆと最大出力電流Ｉｍに正の相関が生じる。または、基準電圧回路１０３の基準電圧Ｖｒｅｆを決定する素子と、過電流保護回路１０７の出力電圧Ｖｏｕｔが０Ｖになった時の出力電流、即ち短絡電流Ｉｓを決定する素子を同じ特性を有する素子で構成する。このようにすると、基準電圧Ｖｒｅｆと短絡電流Ｉｓに正の相関が生じる。特に、半導体集積回路では同一の特性を有する素子は、相対精度が高いため、比較的強い相関を持つ。

出力電圧Ｖｏｕｔは、基準電圧Ｖｒｅｆと分圧回路１０６の抵抗１５１と抵抗１５２の分圧比によって決定される。即ち、抵抗１５１と１５２の分圧比が既知であれば、出力電圧Ｖｏｕｔから基準電圧Ｖｒｅｆを推定することが出来る。半導体集積回路において抵抗比の精度は高いため、実際の抵抗の分圧比はほぼ設計値通りであると考えられる。従って、出力電圧Ｖｏｕｔから基準電圧Ｖｒｅｆを推定可能である。即ち、出力電圧Ｖｏｕｔから最大出力電流Ｉｍも推定可能となる。

従来の構成では、最大出力電流Ｉｍまたは短絡電流Ｉｓを正確に定めるために、最大出力電流Ｉｍまたは短絡電流Ｉｓを評価するテスト回路が必要であったが、本実施形態の構成を用いることでテスト回路は不要となりチップ面積を縮小できる。更に、本実施形態の構成を用いるとテスト回路の測定の工程を省くことが出来る。
以上記載したように、本実施形態のボルテージレギュレータは、チップ面積の縮小、及び、テスト工程の短縮が出来るため、製造コストを低減する効果を得ることが出来る。

図２は、本実施形態のボルテージレギュレータの一例を示す回路図である。過電流保護回路１０７と基準電圧回路１０３の一具体例を示す。
図２の基準電圧回路１０３ａは、ＮＭＯＳデプレッショントランジスタ１３２とＮＭＯＳトランジスタ１３３を備え、ＥＤ型基準電圧回路を構成している。

また、図２の過電流保護回路１０７ａは、出力トランジスタ１０５とカレントミラー接続するセンストランジスタ１２１と、ＮＭＯＳデプレッショントランジスタ１２２と、ＮＭＯＳトランジスタ１２３と、抵抗１５３と、ＰＭＯＳトランジスタ１２４を備えている。従来のボルテージレギュレータと異なる点は、抵抗１５４の代わりに非飽和動作するＮＭＯＳデプレッショントランジスタ１２２を用いている点である。

ＮＭＯＳデプレッショントランジスタ１３２は、ドレインを電源端子１０１と接続し、ゲート及びソースを差動増幅回路１０４の反転入力端子と接続する。ＮＭＯＳトランジスタ１３３は、ゲート及びドレインをＮＭＯＳデプレッショントランジスタ１３２のソースと接続し、ソースをグラウンド端子１００に接続する。

センストランジスタ１２１は、ゲートを出力トランジスタ１０５のゲートに接続し、ドレインをＮＭＯＳデプレッショントランジスタ１２２のドレインに接続し、ソースは電源端子１０１に接続する。ＮＭＯＳデプレッショントランジスタ１２２は、ゲートをドレインとＮＭＯＳトランジスタ１２３のゲートに接続し、ソースをグラウンド端子１００に接続する。ＮＭＯＳトランジスタ１２３は、ソースはグラウンド端子に接続し、ドレインは抵抗１５３の一方の端子に接続する。抵抗１５３は、他方の端子を電源端子１０１に接続する。ＰＭＯＳトランジスタ１２４は、ゲートを抵抗１５３の一方の端子に接続し、ソースは電源端子に接続し、ドレインは出力トランジスタ１０５のゲートに接続する。

以上のような構成のボルテージレギュレータにおいて、過電流保護特性はＮＭＯＳデプレッショントランジスタ１２２とＮＭＯＳトランジスタ１２３の特性によって決定し、基準電圧ＶｒｅｆはＮＭＯＳデプレッショントランジスタ１３２とＮＭＯＳトランジスタ１３３の特性によって決定する。従って、これらのトランジスタを、同じ特性を有する素子を用いることで、基準電圧Ｖｒｅｆと最大出力電流Ｉｍとの間には強い相関が生じることから、出力電圧Ｖｏｕｔから最大出力電流Ｉｍが推定可能となる。ここでは、ＮＭＯＳデプレッショントランジスタ１２２とＮＭＯＳデプレッショントランジスタ１３２に同じ閾値を有し、ＮＭＯＳトランジスタ１２３とＮＭＯＳトランジスタ１３３に同じ閾値を有する。

本実施形態のボルテージレギュレータは、以上記載したような構成を用いることで、テスト回路は不要となりチップ面積を縮小でき、更にテスト回路の測定の工程を省くことが出来ので、製造コストを低減する効果を得ることが出来る。

なお、図３の過電流保護回路１０７ｂに示すように、過電流保護回路１０７ａのＮＭＯＳデプレッショントランジスタ１２２を、Ｎｃｈデプレッショントランジスタ１２６、１２７、１２８を用い直列に接続し、ヒューズ１８６、１８７、１８８でトリミングするように構成しても良い。過電流保護回路１０７をこのように構成し、ＮＭＯＳデプレッショントランジスタをトリミングすることによって、過電流保護回路の特性を最適に補正することが出来る。

ここで、Ｎｃｈデプレッショントランジスタ１３２、１２６、１２７、１２８は、全て同じ閾値を有する。
但し、Ｎｃｈデプレッショントランジスタとヒューズの構成は、この回路や数に限定されるものではない。

また、図４は、本実施形態のボルテージレギュレータの他の例を示す回路図である。過電流保護回路１０７の他の具体例を示す。
図４の過電流保護回路１０７ｃと図２の過電流保護回路１０７ａとの違いは、ＮＭＯＳトランジスタ１２３の代わりにソースを出力端子１０２と接続した点のみが異なるＮＭＯＳトランジスタ１２５を用いることである。図２の過電流保護回路１０７ａが垂下型であるのに対して、図４の過電流保護回路１０７ｃはフ字型である。

図４の過電流保護回路１０７ｃにおいても、出力電圧Ｖｏｕｔが０Ｖになった時の出力電流、即ち短絡電流ＩｓはＮＭＯＳトランジスタ１２５とＮＭＯＳデプレッショントランジスタ１２２の特性によって決定される。従って、短絡電流Ｉｓは基準電圧Ｖｒｅｆと相関を持つので、同様の効果を得ることが出来る。

また、図５から図８に、本実施形態のボルテージレギュレータの他の例を示す回路図である。基準電圧回路１０３の他の具体例を示す。
図５の基準電圧回路１０３ｂにおいては、ＮＭＯＳデプレッショントランジスタ１２２とＮＭＯＳデプレッショントランジスタ１３２は同じ閾値を有し、ＮＭＯＳトランジスタ１２３とＮＭＯＳトランジスタ１３３は同じ閾値を有する。

また、図６の基準電圧回路１０３ｃにおいては、ＮＭＯＳデプレッショントランジスタ１２２とＮＭＯＳデプレッショントランジスタ１３２は同じ閾値を有し、ＮＭＯＳトランジスタ１２３とＮＭＯＳトランジスタ１３３は同じ閾値を有する。

また、図７の基準電圧回路１０３ｄにおいては、ＮＭＯＳデプレッショントランジスタ１２２とＮＭＯＳデプレッショントランジスタ１４０は同じ閾値を有し、ＮＭＯＳトランジスタ１２３とＮＭＯＳトランジスタ１３３は同じ閾値を有する。

また、図８の基準電圧回路１０３ｅにおいては、ＮＭＯＳデプレッショントランジスタ１２２とＮＭＯＳデプレッショントランジスタ１４２は同じ閾値を有し、ＮＭＯＳトランジスタ１２３とＮＭＯＳトランジスタ１４３は同じ閾値を有する。

これらのようなＮＭＯＳデプレッショントランジスタとＮＭＯＳトランジスタの特性によって決定する基準電圧Ｖｒｅｆであれば、同様に本発明の効果を得ることが出来る。

１０３基準電圧回路
１０４差動増幅回路
１０５出力トランジスタ
１０６分圧回路
１０７過電流保護回路
１１０基準電圧源
１１１電圧ディテクタ
１１２評価対象の代替素子
１１３内部回路

Claims

基準電圧を出力する基準電圧回路と、
前記基準電圧と出力電圧に基づいた電圧とを比較し、前記出力電圧が一定になるよう出力トランジスタのゲート電圧を制御する差動増幅回路と、
前記出力トランジスタに過電流が流れたことを検出し、前記出力トランジスタの電流を制限する過電流保護回路と、を備えたボルテージレギュレータであって、
前記基準電圧回路は、第一のＮＭＯＳデプレッショントランジスタと、第一のＮＭＯＳトランジスタと、を備え、
前記過電流保護回路は、前記出力トランジスタの出力電流をセンスするセンストランジスタと、前記センストランジスタに流れる電流を流すゲートとドレインを短絡した第二のＮＭＯＳデプレッショントランジスタと、カレントミラー接続する第二のＮＭＯＳトランジスタを備え、
前記第一のＮＭＯＳデプレッショントランジスタと前記第一のＮＭＯＳトランジスタは前記基準電圧回路の基準電圧を決定する素子であって、前記前記第二のＮＭＯＳデプレッショントランジスタと前記第二のＮＭＯＳトランジスタは前記過電流保護回路の最大出力電流または短絡電流を決定する素子であって、
前記第一のＮＭＯＳデプレッショントランジスタと前記第二のＮＭＯＳデプレッショントランジスタが同じ特性を有し、前記第一のＮＭＯＳトランジスタと前記第二のＮＭＯＳトランジスタが同じ特性を有することを特徴とするボルテージレギュレータ。