JP6416638B2 - ボルテージレギュレータ - Google Patents

Description

本発明は、ボルテージレギュレータに関し、より詳しくは軽負荷時に動作を停止する低消費電流の保護回路に関する。

図５に、従来の保護回路を備えたボルテージレギュレータの回路図を示す。
従来のボルテージレギュレータは、基準電圧回路１０１と、エラーアンプ１０２と、ＰＭＯＳトランジスタ１０６と、抵抗１０７および１０８と、ＰＭＯＳトランジスタ１０４と、定電流回路１０５と、抵抗１１１と、容量１１２と、保護回路１０３及びその定電流回路１１３と、ＶＤＤ端子１０９と、ＶＳＳ端子１００と、出力端子１１０とを備える。

ＰＭＯＳトランジスタ１０４と定電流回路１０５は、出力電流の検出を行う出力電流検出回路を構成する。出力端子１１０に重負荷が接続され出力電流が大きい時は、出力電流検出回路は検出信号を出力する。検出信号が出力されると、定電流回路１１３に定電流が流れて保護回路１０３がオンする。そして、保護回路１０３は検出信号に応じた所定の信号を出力する。出力端子１１０に軽負荷が接続され出力電流が小さい時は、出力電流検出回路は定電流回路１１３の電流を止めて保護回路１０３をオフさせる。従って、ボルテージレギュレータは、軽負荷時には消費電流が少ない。
ローパスフィルタを構成する抵抗１１１と容量１１２は、電源電圧の変動が大きい時に保護回路１０３が誤動作するのを防止する。

特開２０１１−２４２９４５号公報

従来の保護回路を備えたボルテージレギュレータは、軽負荷時に定電流回路１１３の電流を止めて保護回路１０３の動作を停止させるので、保護回路１０３のオン制御とオフ制御が繰り返してしまうという課題があった。軽負荷時に保護回路１０３をオフさせる制御は、抵抗１１１と容量１１２のローパスフィルタによって遅らせることができるため、その間に保護回路１０３の出力がＰＭＯＳトランジスタ１０６のオフを解除する論理に変われば、前述の繰り返しを発生させなくすることが可能となる。

しかし、ローパスフィルタによる遅延時間は、軽負荷から重負荷に急激に変化した場合で、保護回路１０３が速やかに動作しなければならないときに、定電流回路１１３の起動開始までの時間としてさらに前述の遅延を増大させてしまう。従って、軽負荷から重負荷に急激に変化した場合に定電流回路１１３の起動時間だけ保護回路１０３の動作が遅延してしまう。

従来のローパスフィルタだけを用いた保護回路を備えたボルテージレギュレータは、その課題解決がトレードオフとなり、根本的な解決手段とはなっていなかった。
本発明は、上記課題に鑑みてなされ、簡便な回路構成で、保護回路が誤動作を起こさず、かつ保護回路が起動するまでの遅延時間が短いボルテージレギュレータを提供する。

従来の課題を解決するために、本発明のボルテージレギュレータは、以下のような構成とした。
ボルテージレギュレータの異常を検出したときに、出力トランジスタを制御する保護回路と、保護回路に動作電流を供給する第一定電流回路と、出力トランジスタに流れる出力電流を検出し第一定電流回路を制御する検出回路と、を備え、検出回路は所定の基準電流値で出力電流を検出し、保護回路は出力電流が基準電流値を下回らないように出力トランジスタを制御する、構成にした。

本発明のボルテージレギュレータは、重負荷を検出したときに出力トランジスタに流れる出力電流は検出電流以下にならないように調整できるので、保護回路が誤動作を起こさず、かつ保護回路が起動するまでの時間を高速化することができる。

本実施形態のボルテージレギュレータの回路図である。 本実施形態のボルテージレギュレータの他の例を示す回路図である。 本実施形態のボルテージレギュレータの他の例を示す回路図である。 本実施形態のボルテージレギュレータの他の例を示す回路図である。 従来のボルテージレギュレータの回路図である。

図１は、本実施形態のボルテージレギュレータの回路図である。本実施形態のボルテージレギュレータは、軽負荷時に保護回路１０３の動作を止めた際に発生する繰り返しの誤動作をなくすために、保護回路２０３はＰＭＯＳトランジスタ１０６をＰＭＯＳトランジスタ１０４と定電流回路１０５による出力電流検出のしきい値を下回らない範囲で出力電流を小さく抑えるように働かせている。

本実施形態のボルテージレギュレータは、基準電圧回路１０１、エラーアンプ１０２、出力トランジスタ１０６、分圧抵抗１０７及び１０８、保護回路２０３、第一定電流回路１１３、ＰＭＯＳトランジスタ１０４、第二定電流回路１０５で構成される。保護回路２０３は、検出部２１２と、出力部となるＰＭＯＳトランジスタ２１３とＰＭＯＳトランジスタ２１４によって構成されている。

出力トランジスタ１０６は、ドレインは出力端子１１０、ソースはＶＤＤ端子１０９、ゲートはエラーアンプ１０２の出力に接続される。分圧抵抗１０７及び１０８は、出力端子１１０とＶＳＳ端子１００の間に直列に接続される。エラーアンプ１０２は、非反転入力端子に抵抗１０７と抵抗１０８の接点が接続され、反転入力端子に基準電圧回路１０１の出力が接続される。ＰＭＯＳトランジスタ１０４は、ドレインは第二定電流回路１０５、ソースはＶＤＤ端子１０９、ゲートはエラーアンプ１０２の出力に接続される。第二定電流回路１０５のもう一端はＶＳＳ端子１００に接続される。保護回路２０３と第一定電流回路１１３は、ＶＤＤ端子１０９とＶＳＳ端子１００の間に直列に接続される。保護回路２０３の出力は、出力トランジスタ１０６のゲートに接続される。

検出部２１２は、出力端子がＰＭＯＳトランジスタ２１４のゲートに接続される。ＰＭＯＳトランジスタ２１３は、ソースがＶＤＤ端子１０９、ゲートとドレインがＰＭＯＳトランジスタ２１４のソースに接続される。ＰＭＯＳトランジスタ２１４は、ドレインがエラーアンプ１０２の出力に接続される。

保護回路２０３の機能は、例えば、過電流保護や、突入電流制限や、過熱保護などである。過電流保護の場合は、検出部２１２は出力トランジスタ１０６に流れる出力電流Ｉｏｕｔを検出する。突入電流制限の場合は、検出部２１２はＶＤＤ端子１０９の電源電圧の立ち上がりを検出する。過熱保護の場合は、出力トランジスタ１０６での損失に伴う発熱を検出する。

次に、本実施形態のボルテージレギュレータの動作について述べる。
基準電圧回路１０１が出力する基準電圧Ｖｒｅｆと出力端子１１０の出力電圧を分圧抵抗１０７及び１０８にて分圧した帰還電圧Ｖｆｂをエラーアンプ１０２に入力する。エラーアンプ１０２は、入力の誤差を増幅した電圧で出力トランジスタ１０６のゲートを制御して、出力電圧Ｖｏｕｔが一定にする。第一定電流回路１１３は、保護回路２０３に動作電流を流す。ＰＭＯＳトランジスタ１０４は、出力トランジスタ１０６に流れる出力電流Ｉｏｕｔをカレントミラーして電流Ｉｓｅｎｓを流す。第二定電流回路１０５は、電流Ｉｒｅｆを流す。ＰＭＯＳトランジスタ１０４と第二定電流回路１０５は、出力電流Ｉｏｕｔの電流を検出する出力電流検出回路を構成する。過電流検出回路は、電流Ｉｓｅｎｓと電流Ｉｒｅｆを比較し、出力電流Ｉｏｕｔが所定の電流に対して大きい場合に過電流検出信号を出力する。第一定電流回路１１３は、過電流検出信号を受信すると電流を流し保護回路２０３を動作させ、過電流検出信号を受信しないと電流を止めて保護回路２０３を停止させる。保護回路２０３は、停止している時、出力トランジスタ１０６が動作できるようにハイインピーダンスを出力する。

ここで、検出電流Ｉａｃｔは、ＰＭＯＳトランジスタ１０４と第二定電流回路１０５によって検出する際の基準になる電流であり、次式で表される。
Ｉａｃｔ＝Ｉｏｕｔ／Ｉｓｅｎｓ×Ｉｒｅｆ
保護回路２０３は、過電流検出回路が過電流を検出した状態を維持するように出力トランジスタ１０６を制御する。すなわち、Ｉｏｕｔ＞Ｉａｃｔを維持しつつ、できるだけ出力電流Ｉｏｕｔは検出電流Ｉａｃｔ近くまで減少するように制御する。そして、検出電流Ｉａｃｔは、保護回路２０３が保護機能を果たすために問題とならないように十分小さくする。例えば、過電流保護や突入電流制限の場合は、元々制限しようとしていた電流に比べて検出電流Ｉａｃｔを十分小さくする。また、過熱保護の場合は、検出電流Ｉａｃｔの電流を流しても内部発熱が数℃程度に抑えられるように検出電流Ｉａｃｔを小さくする。

次に、保護回路２０３が出力トランジスタ１０６を制御する際に、出力電流Ｉｏｕｔが検出電流Ｉａｃｔを下回らないように制御する方法について述べる。
ＰＭＯＳトランジスタ２１３とＰＭＯＳトランジスタ２１４は、ＶＤＤ端子１０９と出力トランジスタ１０６のゲートの間に、直列に接続されている。直列接続の順序は、図１に示した例とは逆になってもよい。ＰＭＯＳトランジスタ２１４は、出力トランジスタ１０６のゲートに接続されていて当該ノードの電圧を上昇させるが、ＰＭＯＳトランジスタ２１３のドレイン−ソース間電圧分だけ、出力トランジスタ１０６のゲート−ソース間電圧が残存する形になっている。これにより、出力トランジスタ１０６に流れる出力電流は検出電流Ｉａｃｔ以下にならないように調整できる。

以上説明したように、本実施形態のボルテージレギュレータによれば、重負荷を検出したときに出力トランジスタ１０６に流れる出力電流は検出電流Ｉａｃｔ以下にならないように調整できるので、保護回路２０３の動作／停止を制御する回路にローパスフィルタを必要としない。従って、出力電流が軽負荷から重負荷に変化した際の検出応答が速くなる。

図２は、本実施形態のボルテージレギュレータの他の例を示す回路図である。
図２のボルテージレギュレータでは、出力電流Ｉｏｕｔ検出のしきい値にヒステリシスを持たせることによって、出力電流が大きい状態から小さくなる時のしきい値をさらに下げることにより、保護回路２０３がＰＭＯＳトランジスタ１０４に流れる出力電流をより小さく抑えることができる。

図２のボルテージレギュレータは、ＰＭＯＳトランジスタ１０４に並列にＰＭＯＳトランジスタ２０９と、ＰＭＯＳトランジスタ１０４のドレインとＰＭＯＳトランジスタ２０９のドレインの間にスイッチ２１０を追加した。スイッチ２１０は、出力電流Ｉｏｕｔが小さいときオフしていて、出力電流Ｉｏｕｔが大きくなったことを検出したときオンする。そして、出力電流Ｉｏｕｔが小さくなったことを検出したときオフする。

ＰＭＯＳトランジスタ２０９に流れる電流をＩｓｅｎｓ２とした場合、スイッチ２１０がオンしたときとオフしたときの夫々の検出電流Ｉａｃｔ１とＩａｃｔ２は次式で表される。
Ｉａｃｔ１＝Ｉｏｕｔ／（Ｉｓｅｎｓ＋Ｉｓｅｎｓ２）×Ｉｒｅｆ
Ｉａｃｔ２＝Ｉｏｕｔ／Ｉｓｅｎｓ×Ｉｒｅｆ
出力電流Ｉｏｕｔが小さい時は、出力電流Ｉｏｕｔを検出電流Ｉａｃｔ２で検出する。出力電流Ｉｏｕｔが検出電流Ｉａｃｔ２より大きくなると、スイッチ２１０はオンする。従って、出力電流Ｉｏｕｔが大きい時は、検出電流Ｉａｃｔ１で検出する。即ち、出力電流Ｉｏｕｔ検出のしきい値にヒステリシスを持たせ、検出電流Ｉａｃｔ１を小さく設定できる構成になっている。こうすることにより、保護回路２０３によって出力トランジスタ１０６に流れる電流を検出電流Ｉａｃｔまで減少させた際に、より軽負荷とならない限り、保護回路２０３を止めることはなくなるため、前述の繰り返しが起こる誤動作をより防ぐことができる。

図３は、本実施形態のボルテージレギュレータの他の例を示す回路図である。
図３のボルテージレギュレータは、出力電流Ｉｏｕｔ検出のしきい値にヒステリシスを持たせる他の構成例である。このように構成しても、図２のボルテージレギュレータと同様の効果を得ることが出来る。

図４は、本実施形態のボルテージレギュレータの他の例を示す回路図である。
図４のボルテージレギュレータは、出力電流Ｉｏｕｔが軽負荷から重負荷になった瞬間を検出し、保護回路２０３を動作させるための定電流源１１３の電流を一時的に増大させることによって、検出後の保護回路２０３の動作を高速化させている。

図４のボルテージレギュレータは、更に、ブースト回路４００を備えている。ブースト回路４００は、ＰＭＯＳトランジスタ４０３、カレントミラー回路４０４を構成するＮＭＯＳトランジスタ４０５、４０６、ハイパスフィルタを構成する抵抗４０１、容量４０２を備えている。

抵抗４０１は、一端がＶＤＤ端子１０９に接続され、他端が容量４０２の一端に接続される。容量４０２は、他端がエラーアンプ１０２の出力に接続される。ＰＭＯＳトランジスタ４０３は、ソースがＶＤＤ端子１０９に接続され、ゲートがハイパスフィルタの出力端子である抵抗４０１と容量４０２の接続点に接続される。ＮＭＯＳトランジスタ４０５は、ドレイン及びゲートがＰＭＯＳトランジスタ４０３のドレインに接続され、ソースがＶＳＳ端子１００に接続される。ＮＭＯＳトランジスタ４０６は、ゲートがＮＭＯＳトランジスタ４０５のゲート及びドレインに接続され、ドレインは第一定電流回路１１３に接続され、ソースはＶＳＳ端子１００に接続される。

次に、図４のボルテージレギュレータの動作について述べる。基本的な動作は、図１のボルテージレギュレータと同じである。
Ｉｏｕｔ＜Ｉａｃｔの軽負荷時から急激にＩｏｕｔ＞Ｉａｃｔとなる重負荷に変化した場合、保護回路２０３を動作させる第一定電流回路１１３は停止状態から起動する。しかしながら、第一定電流回路１１３が起動するまで遅延時間が発生する。そこで、ブースト回路４００を用いて第一定電流回路１１３を高速に立ち上げることにより、保護回路２０３が起動するまでの遅延時間を短くする。

ブースト回路４００は、ハイパスフィルタでエラーアンプ１０２の出力信号により急激に重負荷に変化したことを検出する。そして、第一定電流回路１１３に並列に接続された電流パスに一時的に電流を流すことにより、保護回路２０３の動作を高速にする。即ち、保護回路２０３が起動するまでの遅延時間を短くすることが可能となる。

なお、ブースト回路４００は、エラーアンプ１０２の出力信号により急激に重負荷に変化したことを検出する構成で説明したが、急激に重負荷に変化したことを検出できればこの構成に限定されない。

また、第一定電流回路１１３がＶＤＤ端子１０９に接続されている場合は、ＰＭＯＳトランジスタ４０３のドレインを、第一定電流回路１１３に直接接続すればよく、カレントミラー回路４０４は不要となる。

以上説明したように、本発明のボルテージレギュレータの保護回路２０３は、保護すべき状態を検出したときに、出力トランジスタ１０６を完全にオフしないように制御する構成としたので、保護回路２０３が動作と停止を繰り返す誤動作を起こさず、かつ保護回路２０３が起動するまでの時間を短くすることが出来る。
なお、ブースト回路４００は、図１の回路に付加した構成を説明したが、図２や図３の回路に付加しても、同様の効果が得られる。

１０１ 基準電圧回路
１０２ エラーアンプ
１０３、２０３ 保護回路
１０５、１１３、２１１ 定電流回路
２１２ 検出部
４００ ブースト回路

Claims (5)

1. 基準電圧と帰還電圧の誤差増幅により出力トランジスタを制御して、所定の出力電圧を出力するボルテージレギュレータであって、
   前記ボルテージレギュレータの異常を検出したときに、前記出力トランジスタを制御する保護回路と、
   前記保護回路に動作電流を供給する第一定電流回路と、
   前記出力トランジスタに流れる出力電流に比例した検出電流と基準電流を比較し、前記検出電流が前記基準電流以上の場合は前記第一定電流回路を動作させ、前記基準電流を下回った場合は前記第一定電流回路を停止させるように制御する検出回路と、を備え、
   前記保護回路は、前記ボルテージレギュレータの異常を検出したときに、前記出力トランジスタのゲート電圧を前記検出電流が前記基準電流を下回らないように制御して、前記出力電流を制限する
   ことを特徴とするボルテージレギュレータ。
2. 前記保護回路は、
   前記ボルテージレギュレータの異常を検出する検出部と、
   前記出力トランジスタのゲート−ソース間に、直列接続された第一トランジスタと第二トランジスタと、を備え、
   前記検出部の出力に応じて前記第二トランジスタがオンした際に、前記第一トランジスタのドレイン−ソース間電圧分だけ、前記出力トランジスタのゲート−ソース間電圧が残存する、
   ことを特徴とする請求項１に記載のボルテージレギュレータ。
3. 前記検出回路は、
   前記出力トランジスタのソースとＶＳＳ端子の間に直列に接続された第三トランジスタ及び第二定電流回路と、
   前記第三トランジスタと並列に第四トランジスタとスイッチと、を備え、
   前記基準電流値は、前記出力電流が小さい状態から大きくなる時の第一基準電流値よりも、前記出力電流が大きい状態から小さくなる時の第二基準電流値がより小さくなるように前記スイッチを制御する
   ことを特徴とする請求項２に記載のボルテージレギュレータ。
4. 前記検出回路は、
   前記出力トランジスタのソースとＶＳＳ端子の間に直列に接続された第三トランジスタ及び第二定電流回路と、
   前記第二定電流回路と並列に第三定電流回路及びスイッチを備え、
   前記基準電流値は、前記出力電流が小さい状態から大きくなる時の第一基準電流値よりも、前記出力電流が大きい状態から小さくなる時の第二基準電流値がより小さくなるように前記スイッチを制御する
   ことを特徴とする請求項２に記載のボルテージレギュレータ。
5. 急激に重負荷に変化したことを検出し、当該検出により前記保護回路の動作電流を増大させるブースト回路を、更に備えた
   ことを特徴とする請求項１から４のいずれかに記載のボルテージレギュレータ。

Images