JP6234822B2 - ボルテージレギュレータ - Google Patents

Description

本発明は、ボルテージレギュレータのオーバーシュート改善に関する。

図３に従来のボルテージレギュレータの回路図を示す。従来のボルテージレギュレータは、エラーアンプ１１０と、ＰＭＯＳトランジスタ１２０、２０１と、ＮＭＯＳトランジスタ２０２と、抵抗２１１、２１２、２１３、２１４と、容量２３１、２３２と、電源端子１００と、グラウンド端子１０１と、基準電圧端子１０２と、出力端子１０３で構成されている。

エラーアンプ１１０にて、ＰＭＯＳトランジスタ１２０のゲートを制御することにより、出力端子１０３から出力電圧Ｖｏｕｔが出力される。出力電圧Ｖｏｕｔは、基準電圧端子１０２の電圧を抵抗２１２と抵抗２１３の合計抵抗値で割った値に、抵抗２１１と抵抗２１２と抵抗２１３の合計抵抗値を掛けた値となる。出力電圧Ｖｏｕｔのオーバーシュートを小さくするために、ＰＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０２と抵抗２１４が設けられている。オーバーシュートが発生すると、ＮＭＯＳトランジスタ２０２がオンし、抵抗２１４に電流が流れる。そして、抵抗２１４に電圧が発生しＰＭＯＳトランジスタ２０１がオンする。ＰＭＯＳトランジスタ２０１がオンすると、ＰＭＯＳトランジスタ１２０のゲートが電源電圧にプルアップされてオフし、オーバーショートの上昇を防止することができる（例えば、特許文献１参照）。

特開２００５−９２６９３号公報

しかしながら従来のボルテージレギュレータでは、オーバーシュートが発生しＰＭＯＳトランジスタ１２０をオフした状態から所定の出力電圧が出力されるように制御するのに時間がかかるという課題があった。また、オーバーシュートが発生しＰＭＯＳトランジスタをオフした状態から所定の出力電圧に制御している間、出力電流が不足して出力電圧が低下するという課題もあった。

本発明は上記課題に鑑みてなされ、出力電圧にオーバーシュートが発生した後出力電圧が制御されるのに時間がかかり、出力電流が不足して出力電圧が低下する事を防止するボルテージレギュレータを提供する。

従来の課題を解決するために、本発明のボルテージレギュレータは以下のような構成とした。
エラーアンプと、出力トランジスタを備えるボルテージレギュレータにおいて、前記ボルテージレギュレータの出力電圧を基にした電圧を感知し、前記出力電圧のオーバーシュート量に応じた電流を出力するオーバーシュート検出回路を備え、前記電流に応じて前記出力トランジスタに流れる電流を減少させる。

本発明のボルテージレギュレータによれば、出力電圧にオーバーシュートが発生した後、速やか出力電圧を所定の電圧に制御する事が出来る。

本実施形態のボルテージレギュレータのブロック図である。 本実施形態のボルテージレギュレータの回路図である。 従来のボルテージレギュレータの回路図である。 本実施形態のボルテージレギュレータの他の例を示す回路図である。

以下、本実施形態について図面を参照して説明する。

図１は、本実施形態のボルテージレギュレータのブロック図である。本実施形態のボルテージレギュレータは、エラーアンプ１１０と、ＰＭＯＳトランジスタ１２０と、抵抗１３１、１３２、１３３と、オーバーシュート検出回路１３０と、Ｉ−Ｖ変換回路１３５と、電源端子１００と、グラウンド端子１０１と、基準電圧端子１０２と、出力端子１０３で構成されている。ＰＭＯＳトランジスタ１２０は出力トランジスタとして動作する。図２は、本実施形態のボルテージレギュレータの回路図である。オーバーシュート検出回路１３０はＰＭＯＳトランジスタ１１５、１１６と、ＮＭＯＳトランジスタ１１７で構成されている。Ｉ−Ｖ変換回路１３５は、ＰＭＯＳトランジスタ１１１と、ＮＭＯＳトランジスタ１１２で構成されている。

次に本実施形態のボルテージレギュレータの接続について説明する。エラーアンプ１１０は、非反転入力端子は基準電圧端子１０２に接続され、反転入力端子は抵抗１３１と抵抗１３２の接続点に接続され、出力端子はＮＭＯＳトランジスタ１１２のゲートに接続される。抵抗１３１のもう一方の端子は出力端子１０３とＰＭＯＳトランジスタ１２０のドレインに接続される。ＮＭＯＳトランジスタ１１２は、ドレインはＰＭＯＳトランジスタ１１１のゲート及びドレインに接続され、ソースはグラウンド端子１０１に接続される。ＰＭＯＳトランジスタ１１１のソースは電源端子１００に接続される。ＰＭＯＳトランジスタ１２０は、ゲートはＰＭＯＳトランジスタ１１１のゲートに接続され、ソースは電源端子１００に接続される。ＰＭＯＳトランジスタ１１５は、ゲートはＰＭＯＳトランジスタ１１６のゲート及びドレインに接続され、ドレインはＰＭＯＳトランジスタ１１１のゲートに接続され、ソースは電源端子１００に接続される。ＰＭＯＳトランジスタ１１６のソースは電源端子１００に接続される。ＮＭＯＳトランジスタ１１７は、ゲートは抵抗１３２と抵抗１３３の接続点に接続され、ドレインはＰＭＯＳトランジスタ１１６のドレインに接続され、ソースはグラウンド端子１０１に接続される。抵抗１３３のもう一方の端子はグラウンド端子１０１に接続される。

動作について説明する。基準電圧端子１０２は基準電圧回路に接続され基準電圧Ｖｒｅｆが入力される。
抵抗１３１と抵抗１３２、１３３は、出力端子１０３の電圧である出力電圧Ｖｏｕｔを分圧し、分圧電圧Ｖｆｂを出力する。エラーアンプ１１０は、基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂとを比較し、出力電圧Ｖｏｕｔが一定になるようＮＭＯＳトランジスタ１１２のゲート電圧を制御する。出力電圧Ｖｏｕｔが狙い値よりも高いと、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなり、エラーアンプ１１０の出力信号（ＮＭＯＳトランジスタ１１２のゲート電圧）が低くなる。そして、ＮＭＯＳトランジスタ１１２に流れる電流を減少させる。ＰＭＯＳトランジスタ１１１とＰＭＯＳトランジスタ１２０はカレントミラー回路を構成しており、ＮＭＯＳトランジスタ１１２に流れる電流が減少するとＰＭＯＳトランジスタ１２０に流れる電流も減少する。ＰＭＯＳトランジスタ１２０に流れる電流と抵抗１３１、１３２、１３３の積によって出力電圧Ｖｏｕｔが設定されるため、ＰＭＯＳトランジスタ１２０に流れる電流が減少することで出力電圧Ｖｏｕｔが低くなる。

出力電圧Ｖｏｕｔが狙い値よりも低いと、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低くなり、エラーアンプ１１０の出力信号（ＮＭＯＳトランジスタ１１２のゲート電圧）が高くなる。そして、ＮＭＯＳトランジスタ１１２に流れる電流を増加させ、ＰＭＯＳトランジスタ１２０に流れる電流も増加させる。ＰＭＯＳトランジスタ１２０に流れる電流と抵抗１３１、１３２、１３３の積によって出力電圧Ｖｏｕｔが設定されるため、ＰＭＯＳトランジスタ１２０に流れる電流が増加することで出力電圧Ｖｏｕｔが高くなる。こうして、出力電圧Ｖｏｕｔが一定になるように制御される。
このように動作して、Ｉ−Ｖ変換回路１３５はエラーアンプ１１０の出力で制御される電流を基に出力トランジスタ１２０に流れる電流を制御している。

出力端子１０３にオーバーシュートが現れ、出力電圧Ｖｏｕｔが過渡的に大きくなる場合を考える。出力電圧Ｖｏｕｔを抵抗１３１、１３２と抵抗１３３で分圧した電圧をＶｏとする。出力電圧Ｖｏｕｔが過渡的に大きくなると、電圧Ｖｏも大きくなりＮＭＯＳトランジスタ１１７をオンさせ電流を流す。ＰＭＯＳトランジスタ１１６とＰＭＯＳトランジスタ１１５はカレントミラー回路を構成しており、ＮＭＯＳトランジスタ１１７が電流を流すとＰＭＯＳトランジスタ１１５も電流を流す。

ＰＭＯＳトランジスタ１１５からの電流はＮＭＯＳトランジスタ１１２へ流れるように動作するが、エラーアンプ１１０の出力は変化しないためＮＭＯＳトランジスタ１１２へ流せる電流量は変わらずＰＭＯＳトランジスタ１１５からの電流を流すことができない。このため、ＰＭＯＳトランジスタ１１１がＰＭＯＳトランジスタ１１１からＮＭＯＳトランジスタ１１２へ流れる電流を減少させるように動作し、ＰＭＯＳトランジスタ１１５からの電流をＮＭＯＳトランジスタ１１２へ流せるようにする。ＰＭＯＳトランジスタ１１１に流れる電流が減少するためＰＭＯＳトランジスタ１２０へ流れる電流も減少する。こうして出力電圧Ｖｏｕｔがこれ以上上昇しないように制御され、出力電圧Ｖｏｕｔのオーバーシュートの上昇を止めることができる。

オーバーシュートが発生後、出力電圧Ｖｏｕｔが制御され低くなっていくと、ＮＭＯＳトランジスタ１１７に流れる電流も徐々に減少し、ＰＭＯＳトランジスタ１１５の電流も徐々に減少する。そして、ＰＭＯＳトランジスタ１１１の電流は徐々に増え、通常の電流値へ戻り出力電圧Ｖｏｕｔが一定になるように制御される。この制御の間、ＰＭＯＳトランジスタ１２０はオフすることなく出力電圧Ｖｏｕｔを制御し続けるように動作する。このため、出力電圧Ｖｏｕｔは出力電流が不足して低下することはなくオーバーシュートが解消された直後も安定的に制御できる。
このように動作して、Ｉ−Ｖ変換回路１３５はオーバーシュート検出回路１３０からの電流も基に出力トランジスタ１２０に流れる電流を制御している。

図４は、本実施形態のボルテージレギュレータの他の例を示す回路図である。オーバーシュート検出回路１３０とＩ−Ｖ変換回路１３５は、図２の回路とは異なる構成とした。即ち、ＰＭＯＳトランジスタ１１５、１１６を削除し、カスコードトランジスタであるＮＭＯＳトランジスタ４０１を追加した。

ＮＭＯＳトランジスタ４０１は、ソースはＮＭＯＳトランジスタ１１２のドレインとＮＭＯＳトランジスタ１１７のソースに接続され、ゲートはカスコード電圧Ｖｃａｓが入力されるカスコード電圧入力端子４０２に接続され、ドレインがＰＭＯＳトランジスタ１１１のドレインとゲート、そして、ＰＭＯＳトランジスタ１２０のゲートに接続されている。他の回路構成は、図２で示した回路構成と同じであるで、説明を省略する。

図４のボルテージレギュレータは、図２の回路と同様に、ＮＭＯＳトランジスタ１１７に流れる電流に応じて、ＰＭＯＳトランジスタ１２０の電流が減少するよう動作する。ここでは、ＮＭＯＳトランジスタ１１７とＮＭＯＳトランジスタ４０１は同一特性のトランジスタとして、説明する。

ＮＭＯＳトランジスタ４０１のゲートに入力されるカスコード電圧Ｖｃａｓは、出力端子１０３の出力電圧Ｖｏｕｔが正常な電圧のときの電圧Ｖｏよりも高く設定される。従って、出力電圧Ｖｏｕｔが正常な電圧のときは、ＮＭＯＳトランジスタ１１７は電流を流さないので、ＰＭＯＳトランジスタ１２０の電流はＮＭＯＳトランジスタ１１２の電流によって制御される。

ここで、出力端子１０３の出力電圧Ｖｏｕｔにオーバーシュートが発生すると、電圧Ｖｏもそれに応じて高くなる。そして、カスコード電圧Ｖｃａｓと電圧Ｖｏの関係により、ＮＭＯＳトランジスタ４０１の電流が減少し、ＮＭＯＳトランジスタ１１７の電流が増加する。従って、電圧Ｖｏが高くなることによって、ＰＭＯＳトランジスタ１２０の電流が減少するので、出力電圧Ｖｏｕｔのオーバーシュート電圧が低減される。電圧Ｖｏが減少すると、ＰＭＯＳトランジスタ１２０の電流はＮＭＯＳトランジスタ１１２の電流によって制御される通常状態になる。そして、出力電圧Ｖｏｕｔは所望の電圧に安定する。
ここで、カスコード電圧Ｖｃａｓは、出力電圧Ｖｏｕｔのオーバーシュートを検出したいときの電圧Ｖｏに応じて適宜設定される。

このように構成した図４のボルテージレギュレータは、ＮＭＯＳトランジスタ１１７電流を電流ミラー回路を介さずにＰＭＯＳトランジスタ１２０へ伝えることができるので、より早く伝えることができる。従って、図２のボルテージレギュレータに比べて、オーバーショートの抑制速度が速くなるので、オーバーシュート電圧量が小さくなるというメリットがある。更に、トランジスタの数が減るので、回路を小型化できるという効果もある。

なお、オーバーシュート検出回路１３０の構成として図２と図４を用いて説明したが、この構成に限定することなく、オーバーシュートを感知しオーバーシュート量に応じた電流を出力する構成であればどのような構成であってもよい。

以上により、本実施形態のボルテージレギュレータは、出力電圧に発生したオーバーシュートの上昇を止めることができ、オーバーシュートの上昇を止めた後、出力電圧が低下することなく安定的に制御することができる。

１１０ エラーアンプ
１３０ オーバーシュート検出回路
１３５ Ｉ−Ｖ変換回路

Claims (8)

1. エラーアンプと、出力トランジスタを備えるボルテージレギュレータにおいて、
   前記ボルテージレギュレータの出力電圧を基にした電圧を感知し、前記出力電圧のオーバーシュート量に応じた電流を出力するオーバーシュート検出回路を備え、
   前記電流に応じて前記出力トランジスタに流れる電流を減少させる事を特徴とするボルテージレギュレータ。
2. 前記ボルテージレギュレータは、
   前記エラーアンプの出力で制御される電流と前記オーバーシュート検出回路から流れる電流を基に、前記出力トランジスタに流れる電流を制御するＩ−Ｖ変換回路を備える事を特徴とする請求項１に記載のボルテージレギュレータ。
3. 前記Ｉ−Ｖ変換回路は、
   前記エラーアンプの出力で制御される第一のトランジスタを備え、前記第一のトランジスタに流れる電流を基に前記出力トランジスタに流れる電流を制御する事を特徴とする請求項２に記載のボルテージレギュレータ。
4. 前記Ｉ−Ｖ変換回路は、
   前記第一のトランジスタに接続され、前記第一のトランジスタに流れる電流または前記オーバーシュート検出回路から流れる電流を基にした電流を前記出力トランジスタに流す第二のトランジスタを備える事を特徴とする請求項３に記載のボルテージレギュレータ。
5. 前記第一のトランジスタは、
   ゲートが前記エラーアンプの出力に接続され、ドレインが前記出力トランジスタのゲートに接続さる事を特徴とする請求項３に記載のボルテージレギュレータ。
6. 前記第二のトランジスタは、
   ゲート及びドレインが前記出力トランジスタのゲートと前記第一のトランジスタのドレインに接続される事を特徴とする請求項４に記載のボルテージレギュレータ。
7. 前記オーバーシュート検出回路は、
   ゲートに出力電圧を基にした電圧が印加される第三のトランジスタと、
   入力が前記第三のトランジスタのドレインに接続され、出力が前記Ｉ−Ｖ変換回路に接続されるカレントミラー回路と、を備える事を特徴とする請求項１から６のいずれかに記載のボルテージレギュレータ。
8. 前記Ｉ−Ｖ変換回路は、
   前記第一のトランジスタのドレインと前記第二のトランジスタのドレインの間にカスコードトランジスタを備え、
   前記オーバーシュート検出回路は、
   ゲートに出力電圧を基にした電圧が印加され、ソースが前記第一のトランジスタのドレインに接続される第三のトランジスタを備える
   事を特徴とする請求項４に記載のボルテージレギュレータ。

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