JP7065660B2 - ボルテージレギュレータ - Google Patents

Description

本発明は、ボルテージレギュレータに関する。

ボルテージレギュレータは、出力電圧のオーバーシュートを抑制するオーバーシュート抑制回路を備えている。出力電圧のオーバーシュートは、ボルテージレギュレータの出力電圧が所定の設定出力電圧よりも低い状態、即ち、非レギュレーション状態のときに発生しやすい。

従って、オーバーシュート抑制回路は、コンパレータで構成された非レギュレーション検出回路を備え、非レギュレーション状態を検出しているときにオーバーシュートを抑制する（例えば、特許文献１参照）。

特開２０１５－７９０３号公報

しかしながら、特許文献１の技術を用いてＣＭＯＳ製造プロセスで高耐圧のボルテージレギュレータを集積回路で実現しようとすると、以下のような課題がある。

電源電圧が低い電圧から高い電圧まで振れる場合、出力トランジスタのゲート電圧は、ほぼ電源電圧と同じ範囲でスウィングする。従って、非レギュレーション検出回路を成すコンパレータの入力トランジスタのゲート酸化膜は、電源電圧と同じ耐圧を持つ高耐圧にする必要がある。高耐圧な厚いゲート酸化膜のＭＯＳトランジスタは、低耐圧な薄いゲート酸化膜のＭＯＳトランジスタよりも特性のばらつきが大きいので、非レギュレーション検出回路の特性がばらつきやすい。また、低耐圧な薄いゲート酸化膜のＭＯＳトランジスタと高耐圧な厚いゲート酸化膜のＭＯＳトランジスタを同一基板上に構成すると、ＣＭＯＳ製造プロセスにおける工程ステップ数が増えるため、製造コストが増大してしまう。

本発明は上記課題に鑑みて為され、高耐圧でありながら低コストで検出機能の特性ばらつきが小さいボルテージレギュレータを提供することを目的とする。

本発明のボルテージレギュレータは、帰還電圧と基準電圧が入力される誤差増幅器と、誤差増幅器の出力電圧が入力され第一の出力電圧で出力トランジスタのゲートを制御する増幅回路と、増幅回路の出力する第二の出力電圧に基づきボルテージレギュレータの非レギュレーション状態を検出する非レギュレーション検出回路と、を備え、増幅回路は、ゲートに誤差増幅器の出力電圧が入力される第一のトランジスタと、第一のトランジスタのドレインに接続された第二のトランジスタを備え、第二のトランジスタのゲート・ソース間電圧に基づく第二の出力電圧を出力することを特徴とする。

本発明のボルテージレギュレータによれば、出力トランジスタのゲート電圧をセンスする差動増幅回路の入力電圧を基準電圧によって制限する構成としたので、低耐圧なゲート酸化膜のＭＯＳトランジスタのみで構成することが可能となり、検出回路の特性ばらつきを小さくすることができる。更に、高耐圧なＭＯＳトランジスタの工程ステップ数を省くことで、製造コストを小さくすることが可能になる。

本発明の実施形態のボルテージレギュレータを示す回路図である。 本実施形態のボルテージレギュレータの他の例を示す回路図である。 本実施形態のボルテージレギュレータの他の例を示す回路図である。

以下、本発明の実施形態について図面を参照して説明する。
図１は、本実施形態のボルテージレギュレータ１００を示す回路図である。
ボルテージレギュレータ１００は、電圧入力端子１と、電圧出力端子２と、接地端子３と、出力トランジスタ１０と、帰還回路を成す抵抗１１、１２と、基準電圧回路１３、１５と、誤差増幅器１６と、増幅回路１７と、非レギュレーション検出回路１８と、オーバーシュート抑制回路を成すオーバーシュート検出回路１９及びＰＭＯＳトランジスタ２０、を備えている。増幅回路１７は、ＰＭＯＳトランジスタ２１と、ＮＭＯＳトランジスタ２２と、定電流源２３と、基準電圧回路１４を備えている。

ボルテージレギュレータ１００の構成要素の接続について説明する。
出力トランジスタ１０は、ソースが電圧入力端子１に接続され、ドレインが電圧出力端子２に接続され、ゲートが増幅回路１７の第一出力に接続される。抵抗１１は、一方の端子が電圧出力端子２に接続され、他方の端子が抵抗１２の一方の端子に接続される。抵抗１２は、他方の端子が接地端子３に接続される。帰還電圧Ｖｆｂを出力する抵抗１１と抵抗１２の接続点は、誤差増幅器１６の反転入力端子と、オーバーシュート検出回路１９の入力端子に接続される。誤差増幅器１６は、非反転入力端子に基準電圧回路１３の出力が接続され、出力端子が増幅回路１７の入力であるＰＭＯＳトランジスタ２１のゲートに接続される。ＰＭＯＳトランジスタ２１は、ソースが電圧入力端子１に接続され、増幅回路１７の第一出力であるドレインがＮＭＯＳトランジスタ２２のドレインに接続される。ＮＭＯＳトランジスタ２２は、増幅回路１７の第二出力であるソースが定電流源２３を介して接地端子３に接続され、ゲートが基準電圧回路１４の出力に接続される。非レギュレーション検出回路１８は、非反転入力端子に増幅回路１７の第二出力が接続され、反転入力端子に基準電圧回路１５の出力が接続され、出力端子がオーバーシュート検出回路１９の入力端子に接続される。オーバーシュート検出回路１９は、出力がＰＭＯＳトランジスタ２０のゲートに接続される。ＰＭＯＳトランジスタ２０は、ソースが電圧入力端子１に接続され、ドレインが出力トランジスタ１０のゲートに接続される。

かかる構成のボルテージレギュレータ１００の動作について、以下に説明する。
基準電圧回路１３は、接地端子３の接地電圧Ｖｓｓを基準とした基準電圧Ｖｒｅｆ１を出力する。基準電圧回路１４は、接地端子３の接地電圧Ｖｓｓを基準とした基準電圧Ｖｒｅｆ２を出力する。基準電圧回路１５は、接地端子３の接地電圧Ｖｓｓを基準とした基準電圧Ｖｒｅｆ３を出力する。

ボルテージレギュレータ１００の電圧入力端子１の入力電圧Ｖｉｎが十分に高く、レギュレーション状態にある時、電圧出力端子２の出力電圧Ｖｏｕｔは、基準電圧Ｖｒｅｆ１に基いて帰還回路の抵抗１１、１２の抵抗比で決まる所望の出力電圧に制御される。この時、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆ１が一致するように、誤差増幅器１６及び増幅回路１７は、出力トランジスタ１０のゲート電圧を制御する。増幅回路１７は利得を有し、誤差増幅器１６の出力電圧Ｖ_Eを増幅して第一の出力電圧である電圧Ｖ１を出力トランジスタ１０のゲートに出力する。増幅回路１７のＮＭＯＳトランジスタ２２は、定電流源２３の電流Ｉ₁によってバイアスされ、ソースから第二の出力電圧である電圧Ｖ２を出力する。レギュレーション状態において、電圧Ｖ１は、入力電圧Ｖｉｎから出力トランジスタ１０のゲート・ソース間電圧だけ低い電圧となり、電圧Ｖ２は、基準電圧Ｖｒｅｆ２からＮＭＯＳトランジスタ２２のゲート・ソース間電圧だけ低い電圧となる。基準電圧Ｖｒｅｆ３は、レギュレーション状態の電圧Ｖ２より低く設定されている。

電圧Ｖ２が基準電圧Ｖｒｅｆ３より高い時、非レギュレーション検出回路１８は、レギュレーション状態を示すＨレベルの信号Ｖｒｅｇを出力する。オーバーシュート検出回路１９は、信号ＶｒｅｇがＨレベルである時、帰還電圧Ｖｆｂに関わらずＰＭＯＳトランジスタ２０がオフするようにＰＭＯＳトランジスタ２０のゲート電圧を制御する。

一方、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔの設定電圧を下回ると、ボルテージレギュレータ１００は非レギュレーション状態になる。帰還電圧Ｖｆｂは基準電圧Ｖｒｅｆ１よりも低いので、誤差増幅器１６の出力電圧Ｖ_Eが高くなり、ＰＭＯＳトランジスタ２１がオフして電圧Ｖ１が接地電圧Ｖｓｓ付近に引き下げられる。この時、ＮＭＯＳトランジスタ２２は非飽和状態となるので、電圧Ｖ２は、接地電圧Ｖｓｓ付近に引き下げられ、基準電圧Ｖｒｅｆ３より低くなる。電圧Ｖ２が基準電圧Ｖｒｅｆ３より低い時、非レギュレーション検出回路１８は、非レギュレーション状態を示すＬレベルの信号Ｖｒｅｇを出力する。

オーバーシュート検出回路１９は、Ｌレベルの信号Ｖｒｅｇを受けると、出力電圧Ｖｏｕｔのオーバーシュート検出を有効にする。オーバーシュート検出回路１９は、入力電圧Ｖｉｎの変動によって出力電圧Ｖｏｕｔがオーバーシュートしたことを、帰還電圧Ｖｆｂが上昇することで検出する。オーバーシュート検出回路１９は、オーバーシュートを検出すると、ＰＭＯＳトランジスタ２０がオンする信号を出力して、出力トランジスタ１０のオン抵抗を高くすることで、出力電圧Ｖｏｕｔのオーバーシュートを抑制する。

以上説明したように、非レギュレーション検出回路１８の非反転入力端子の入力電圧である電圧Ｖ２は、ボルテージレギュレータ１００の状態に係らず、基準電圧Ｖｒｅｆ２より低い電圧に抑えられる。従って、入力電圧Ｖｉｎが高電圧で、出力トランジスタのゲートの電圧Ｖ１が高電圧までスウィングする場合であっても、非レギュレーション検出回路１８の非反転入力端子の電圧Ｖ２は高電圧に至ることはない。そのため、非レギュレーション検出回路を成すコンパレータの入力トランジスタは、低耐圧な薄いゲート酸化膜のＭＯＳトランジスタで構成することが出来る。

低耐圧なゲート酸化膜のＭＯＳトランジスタは比較的特性ばらつきが小さいため、非レギュレーション検出回路１８は、特性ばらつきを小さくすることが可能になる。更に、高耐圧な厚いゲート酸化膜のＭＯＳトランジスタを必要としないので、工程ステップ数を省いて製造コストを低くすることが可能になる。

図２は、本実施形態のボルテージレギュレータの他の例を示す回路図である。
図２のボルテージレギュレータ１００は、図１の増幅回路１７のＰＭＯＳトランジスタ２１に代えて、ＮＭＯＳトランジスタ２４を備えている。増幅回路１７は、ＮＭＯＳトランジスタ２４と、ＮＭＯＳトランジスタ２２と、定電流源２６と、基準電圧回路１４を備えている。なお、図１に示すボルテージレギュレータ１００と同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。

ＮＭＯＳトランジスタ２４は、ソースが接地端子３に接続され、増幅回路１７の第二出力であるドレインがＮＭＯＳトランジスタ２２のソースに接続される。ＮＭＯＳトランジスタ２２は、ゲートが基準電圧回路１４の出力に接続され、増幅回路１７の第一出力であるドレインが定電流源２６を介して電圧入力端子１に接続される。

レギュレーション状態において、ＮＭＯＳトランジスタ２２は、定電流源２６の電流Ｉ₂によってバイアスされ、基準電圧Ｖｒｅｆ２からＮＭＯＳトランジスタ２２のゲート・ソース間電圧だけ低い電圧Ｖ２を出力する。また、非レギュレーション状態において、ＮＭＯＳトランジスタ２２は非飽和状態となり、電圧Ｖ２は接地電圧Ｖｓｓ付近に引き下げられる。

上記のように構成した増幅回路１７は、図１のボルテージレギュレータ１００の増幅回路１７と同様に、非レギュレーション検出回路１８の非反転入力端子の入力電圧である電圧Ｖ２をボルテージレギュレータ１００の状態に係らず、基準電圧Ｖｒｅｆ２より低い電圧に抑えられことが出来る。このため、図１のボルテージレギュレータ１００は、図１のボルテージレギュレータ１００と同様の効果を得ることが出来る。

図３は、本実施形態のボルテージレギュレータの他の例を示す回路図である。なお、図１に示す第一の実施形態のボルテージレギュレータと同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。

図３のボルテージレギュレータ１００は、図１のボルテージレギュレータ１００の基準電圧回路１５に代えて、ＮＭＯＳトランジスタ２９と定電流源３０を備えており、その接続点から基準電圧Ｖｒｅｆ３を出力する。

ＮＭＯＳトランジスタ２９は、ソースが定電流源３０を介して接地端子３に接続され、ゲートに基準電圧回路１４の出力が接続され、ドレインが電圧入力端子１に接続される。

ＮＭＯＳトランジスタ２９は、定電流源３０の電流Ｉ₃によってバイアスされ、ソースから基準電圧Ｖｒｅｆ３を出力する。基準電圧Ｖｒｅｆ３は、基準電圧Ｖｒｅｆ２からＮＭＯＳトランジスタ２９のゲート・ソース間電圧の分だけ低い電圧となる。

基準電圧Ｖｒｅｆ３をレギュレーション状態の電圧Ｖ２より低くすることは、電流Ｉ₁より電流Ｉ₃の方を大きくする、またはＮＭＯＳトランジスタ２９のＷ／ＬをＮＭＯＳトランジスタ２２のＷ／Ｌよりも小さくする、またはＮＭＯＳトランジスタ２２の理想的なしきい値電圧よりＮＭＯＳトランジスタ２９の理想的なしきい値電圧を大きくすること、或いはこれらの組合せにより容易に実現できる。

これらの手段を用いると、デバイス特性にばらつきがあっても、ＮＭＯＳトランジスタ２２とＮＭＯＳトランジスタ２９、及び、定電流源２３と定電流源３０は、同じようにばらつくので、基準電圧Ｖｒｅｆ３と電圧Ｖ２の高低関係にばらつきが生じることはない。

上述のように構成した図３のボルテージレギュレータ１００は、デバイス特性のばらつきを吸収することが出来るので、電圧Ｖ２との高低関係にばらつきが少ない基準電圧Ｖｒｅｆ３を簡便に得ることが出来る、という効果がある。

以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。

例えば、各実施形態の説明で述べた動作が成立する範囲において、基準電圧回路１３と基準電圧回路１４を共通としてもよい。また例えば、第二の増幅回路の基準電圧回路１４とＮＭＯＳトランジスタ２２は、ゲートが接地端子３に接続されたデプレッション型のＮＭＯＳトランジスタを換わりに用いても良い。この場合、レギュレーション状態の電圧Ｖ２は、接地電圧Ｖｓｓからデプレッション型のＮＭＯＳトランジスタの閾値電圧の絶対値、即ちゲート・ソース間電圧の絶対値分高い電圧となる。

また、本実施形態のボルテージレギュレータは、非レギュレーション検出回路の出力信号でオーバーシュート検出回路を制御する回路で説明したが、非レギュレーション検出回路の出力信号はどのような回路で利用されても良い。

１０ 出力トランジスタ
１３、１４、１５ 基準電圧回路
１６ 誤差増幅器
１７ 第二の増幅回路
１８ 非レギュレーション検出回路
１９ オーバーシュート検出回路

Claims (4)

1. 出力トランジスタが出力する出力電圧に基づいた帰還電圧を出力する帰還回路と、
   前記帰還電圧と基準電圧が入力される誤差増幅器と、
   前記誤差増幅器の出力電圧が入力され、第一の出力電圧で前記出力トランジスタのゲートを制御する増幅回路と、
   前記増幅回路の出力する第二の出力電圧に基づき入力電圧が前記出力トランジスタが出力する出力電圧の設定電圧を下回るボルテージレギュレータの非レギュレーション状態を検出する非レギュレーション検出回路と、
   前記非レギュレーション検出回路の検出信号と前記帰還電圧を受けて、前記出力トランジスタが出力する出力電圧のオーバーシュートを防止するオーバーシュート制御回路と、
   を備え、
   前記増幅回路は、ゲートに前記誤差増幅器の出力電圧が入力される第一のトランジスタと、前記第一のトランジスタのドレインに接続された第二のトランジスタを備え、前記第一のトランジスタと前記第二のトランジスタは直列に接続され、前記第二のトランジスタのゲート・ソース間電圧に基づく前記第二の出力電圧を出力する
   ことを特徴とするボルテージレギュレータ。
2. 前記増幅回路は、前記第二のトランジスタをバイアスする定電流源を備える
   ことを特徴とする請求項１に記載のボルテージレギュレータ。
3. 前記増幅回路は、前記第二のトランジスタのゲートに電圧を供給する基準電圧回路を備える
   ことを特徴とする請求項１または２に記載のボルテージレギュレータ。
4. ゲートが前記第二のトランジスタのゲートに接続された第三のトランジスタと、前記第三のトランジスタをバイアスする第二の定電流源を有し、前記非レギュレーション検出回路に第二の基準電圧を供給する第二の基準電圧回路を備えた
   ことを特徴とする請求項１～３のいずれかに記載のボルテージレギュレータ。
   

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