JP6244194B2 - ボルテージレギュレータ - Google Patents
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Description
従来のボルテージレギュレータは、誤差増幅回路103と、基準電圧回路102と、PMOSトランジスタ901、902と、出力トランジスタ105と、抵抗106、107、903と、容量904と、クランプ回路905と、グラウンド端子100と、出力端子104と、電源端子101を備えている。
電源電圧の変動を検出するハイパスフィルタと、出力電圧の変動を検出するハイパスフィルタと、夫々のハイパスフィルタの出力に応じて電流を流す直列に接続したトランジスタと、直列に接続したトランジスタのドレイン電圧をクランプするクランプ回路と、を備え、直列に接続したトランジスタのドレイン電圧によってゲートが制御されるトランジスタのドレイン電圧で出力トランジスタのゲート電圧を制御するボルテージレギュレータ。
<第一の実施形態>
図1は、第一の実施形態のボルテージレギュレータの回路図である。
誤差増幅回路103は、反転入力端子が基準電圧回路102の正極に接続され、非反転入力端子が抵抗106と107の接続点に接続される。基準電圧回路102の負極はグラウンド端子100に接続され、抵抗107のもう一方の端子はグラウンド端子100に接続され、抵抗106のもう一方の端子は出力端子104に接続される。出力トランジスタ105は、ゲートが誤差増幅回路103の出力端子に接続され、ソースが電源端子101に接続され、ドレインが出力端子104に接続される。PMOSトランジスタ115は、ドレインが誤差増幅回路103の出力端子に接続され、ソースが電源端子101に接続され、ゲートがノード133を介してNMOSトランジスタ113のドレインに接続される。バイアス回路121は、一方の端子がNMOSトランジスタ113のドレインに接続され、もう一方の端子が電源端子101に接続される。NMOSトランジスタ113は、ソースはNMOSトランジスタ114のドレインに接続され、ゲートがノード132を介してハイパスフィルタ111の出力端子212に接続される。NMOSトランジスタ114は、ソースはグラウンド端子100に接続され、ゲートはノード131を介してハイパスフィルタ112の出力端子212に接続される。ハイパスフィルタ111の入力端子211は電源端子101に接続され、ハイパスフィルタ112の入力端子211は出力端子104に接続される。容量201は、一方の端子が入力端子211に接続され、もう一方の端子が出力端子212に接続される。抵抗202は、一方の端子が出力端子212に接続され、もう一方の端子が定電圧回路203の正極に接続される。定電圧回路203の負極はグラウンド端子100に接続される。
電源端子101に電源電圧VDDが入力されると、ボルテージレギュレータは、出力端子104から出力電圧Voutを出力する。抵抗106と107は、出力電圧Voutを分圧し、分圧電圧Vfbを出力する。誤差増幅回路103は、基準電圧回路102の基準電圧Vrefと分圧電圧Vfbとを比較し、出力電圧Voutが一定になるよう出力トランジスタ105のゲート電圧を制御する。バイアス回路121はクランプ回路として動作し、PMOSトランジスタ115のゲート電圧を電源電圧VDDにクランプしてPMOSトランジスタ115をオフさせている。
図7は、第二の実施形態のボルテージレギュレータの回路図である。図1との違いは、バイアス回路121を抵抗701に変更した点である。他は図1と同様である。
また、NMOSトランジスタ113のソースにNMOSトランジスタ114のドレインが接続されるように説明したが、この構成に限るものではなくNMOSトランジスタ113と114の配置を入れ替えて、NMOSトランジスタ114のソースにNMOSトランジスタ113のドレインを接続するように変更してもよい。
図8は、第三の実施形態のボルテージレギュレータの回路図である。図1との違いは、バイアス回路121をダイオード接続したPMOSトランジスタ801に変更した点である。他は図1と同様である。
また、NMOSトランジスタ113のソースにNMOSトランジスタ114のドレインが接続されるように説明したが、この構成に限るものではなくNMOSトランジスタ113と114の配置を入れ替えて、NMOSトランジスタ114のソースにNMOSトランジスタ113のドレインを接続するように変更してもよい。
101 電源端子
102 基準電圧回路
103 誤差増幅回路
104 出力端子
105 出力トランジスタ
111、112 ハイパスフィルタ
121、303、403 バイアス回路
905 クランプ回路
Claims (8)
- 電源端子から入力された電源電圧を安定化して出力するボルテージレギュレータであって、
出力トランジスタが出力する出力電圧を分圧した分圧電圧と基準電圧の差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と、
前記電源電圧の変動を検出する第一のハイパスフィルタと、
前記出力電圧の変動を検出する第二のハイパスフィルタと、
前記第一または第二のハイパスフィルタの出力電圧に応じて電流を流す第一のトランジスタと、
前記第二または第一のハイパスフィルタの出力電圧に応じて電流を流し、前記第一のトランジスタと直列に接続される第二のトランジスタと、
前記第一のトランジスタのドレイン電圧をクランプするクランプ回路と、
ゲートが前記第一のトランジスタのドレインに接続され、ドレインが前記出力トランジスタのゲートに接続され、前記第一のトランジスタのドレイン電圧によって前記出力トランジスタの動作を制御する第三のトランジスタと、を備えることを特徴とするボルテージレギュレータ。 - 前記クランプ回路は、一方の端子が前記電源端子に接続され、他方の端子が前記第三のトランジスタのゲートと前記第一のトランジスタのドレインに接続される第一のバイアス回路を備えることを特徴とする請求項1に記載のボルテージレギュレータ。
- 前記クランプ回路は、一方の端子が前記電源端子に接続され、他方の端子が前記第三のトランジスタのゲートと前記第一のトランジスタのドレインに接続される第一の抵抗を備えることを特徴とする請求項1に記載のボルテージレギュレータ。
- 前記クランプ回路は、ゲートとドレインが前記第三のトランジスタのゲートと前記第一のトランジスタのドレインに接続された第四のトランジスタを備えることを特徴とする請求項1に記載のボルテージレギュレータ。
- 前記第一のハイパスフィルタは、
一方の端子が前記第一のハイパスフィルタの入力端子に接続され、他方の端子が前記第一のハイパスフィルタの出力端子に接続された容量と、
一方の端子が前記第一のハイパスフィルタの出力端子に接続された第二の抵抗と、
前記第二の抵抗の他方の端子に接続された第一の定電圧回路と、を備えることを特徴とする請求項1から4のいずれかに記載のボルテージレギュレータ。 - 前記第二のハイパスフィルタは、
一方の端子が前記第二のハイパスフィルタの入力端子に接続され、他方の端子が前記第二のハイパスフィルタの出力端子に接続された容量と、
一方の端子が前記第二のハイパスフィルタの出力端子に接続された第二の抵抗と、
前記第二の抵抗の他方の端子に接続された第一の定電圧回路と、を備えることを特徴とする請求項1から4のいずれかに記載のボルテージレギュレータ。 - 前記第一の定電圧回路は、
ゲートとドレインが接続された第五のトランジスタと、
前記第五のトランジスタのゲートとドレインに接続された第二のバイアス回路を備えることを特徴とする請求項5または6に記載のボルテージレギュレータ。 - 前記第一の定電圧回路は、
ソースフォロア回路と、
前記ソースフォロア回路の入力に接続された第二の定電圧回路を備えることを特徴とする請求項5または6に記載のボルテージレギュレータ。
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