JP7304729B2 - 電源回路、電源装置及び車両 - Google Patents

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Description

本発明は、電源回路、電源装置及び車両に関する。
入力電圧から所望の出力電圧を生成する電源回路（例えば下記特許文献１参照）は様々な機器に搭載される。
特開２００４－３６２２５０号公報
リップル除去能力（電源電圧変動除去比）は電源回路の重要な特性の１つである。高いリップル除去能力を得るための技術は有望である。この際、高いリップル除去能力の、簡素な構成による実現が好ましい。
本発明は、リップル除去能力の向上に寄与する電源回路及び電源装置、並びに、それらを利用した車両を提供することを目的とする。
本発明に係る電源回路は、入力端に加わる入力電圧に基づき出力端から出力電圧を出力する電源回路において、前記入力端と内部電源端との間に挿入されたＮチャネルデプレッション型の挿入トランジスタと、前記内部電源端に加わる電圧を電源電圧として用いて前記出力電圧を生成するレギュレータ部と、を備え、前記挿入トランジスタのゲートを前記出力端に接続した構成（第１の構成）である。
上記第１の構成に係る電源回路において、前記挿入トランジスタのドレイン、ソースは、夫々、前記入力端、前記内部電源端に接続され、前記出力端はプルダウンされる構成（第２の構成）であっても良い。
上記第１又は第２の構成に係る電源回路において、前記レギュレータ部は、前記内部電源端又は前記入力端又と前記出力端との間に設けられた出力トランジスタと、前記出力電圧に応じて前記出力トランジスタのゲートを制御する制御部と、を備える構成（第３の構成）であっても良い。
本発明に係る電源回路は、入力端に加わる入力電圧に基づき出力端から出力電圧を出力する電源回路において、前記入力端と内部電源端との間に挿入されたＮチャネル型の挿入トランジスタと、前記内部電源端に加わる電圧を電源電圧として用いて前記出力電圧を生成するレギュレータ部と、前記出力端に接続され、前記出力電圧に応じたゲート電圧を前記挿入トランジスタのゲートに供給するゲート電圧生成部と、を備えた構成（第４の構成）であっても良い。
上記第４の構成に係る電源回路において、前記挿入トランジスタのドレイン、ソースは、夫々、前記入力端、前記内部電源端に接続され、前記出力端はプルダウンされる構成（第５の構成）であっても良い。
上記第４又は第５の構成に係る電源回路において、前記レギュレータ部は、前記内部電源端又は前記入力端又と前記出力端との間に設けられた出力トランジスタと、前記出力電圧に応じて前記出力トランジスタのゲートを制御する制御部と、を備える構成（第６の構成）であっても良い。
上記第４～第６の構成の何れかに係る電源回路において、前記ゲート電圧生成部は、前記出力電圧をレベルシフトすることで前記挿入トランジスタのゲート電圧を生成する構成（第７の構成）であっても良い。
上記第４～第７の構成の何れかに係る電源回路において、前記ゲート電圧生成部は、前記出力電圧がグランド電位を有しているとき、前記入力電圧に基づく正の電圧を前記挿入トランジスタのゲートに供給する構成（第８の構成）であっても良い。
上記第４～第８の構成の何れかに係る電源回路において、前記挿入トランジスタとして、Ｎチャネルデプレッション型のトランジスタを用いた構成（第９の構成）であっても良い。
上記第４～第８の構成の何れかに係る電源回路において、前記挿入トランジスタとして、Ｎチャネルエンハンスメント型のトランジスタを用いた構成（第１０の構成）であっても良い。
本発明に係る電源装置は、内部基準電圧又は内部電源電圧を生成する内部電源回路として、上記第１～第１０の構成の何れかに係る電源回路を有する構成（第１１の構成）である。
本発明に係る車両は、上記第１１の構成に係る電源装置と、前記電源装置から電力の供給を受ける負荷と、を備える構成（第１２の構成）である。
本発明によれば、リップル除去能力の向上に寄与する電源回路及び電源装置、並びに、それらを利用した車両を提供することが可能となる。
参考実施形態に係る電源回路の概略構成図である。 参考実施形態に係る電源回路の回路図である。 本発明の第１実施形態に係る電源回路の概略構成図である。 本発明の第１実施形態に係り、電源回路の起動時における各部の電圧の波形を示す図である。 本発明の第１実施形態に属する実施例ＥＸ１＿１の電源回路の回路図である。 本発明の第１実施形態に属する実施例ＥＸ１＿２の電源回路の回路図である。 本発明の第１実施形態に属する実施例ＥＸ１＿３の電源回路の回路図である。 本発明の第１実施形態に属する実施例ＥＸ１＿４の電源回路の回路図である。 本発明の第２実施形態に係る電源回路の概略構成図である。 本発明の第２実施形態に属する実施例ＥＸ２＿１の電源回路の回路図である。 本発明の第２実施形態に属する実施例ＥＸ２＿１の電源回路の変形回路図である。 本発明の第２実施形態に属する実施例ＥＸ２＿２の電源回路の回路図である。 本発明の第２実施形態に属する実施例ＥＸ２＿３の電源回路の回路図である。 本発明の第２実施形態に属する実施例ＥＸ２＿４の電源回路の回路図である。 本発明の第２実施形態に属する実施例ＥＸ２＿４の電源回路の変形回路図である。 本発明の第２実施形態に属する実施例ＥＸ２＿５の電源回路の回路図である。 本発明の第２実施形態に属する実施例ＥＸ２＿６の電源回路の回路図である。 本発明の第３実施形態に係る電源装置を示す図である。 本発明の第３実施形態に係る電源装置の概略構成図である。 本発明の第４実施形態に係る機器の概略構成図である。 本発明の第４実施形態に係る車両の概略構成図である。
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“Ｍ１”によって参照される出力トランジスタは（図５参照）、出力トランジスタＭ１と表記されることもあるし、トランジスタＭ１と略記されることもあり得るが、それらは全て同じものを指す。
まず、本発明の実施形態の記述にて用いられる幾つかの用語について説明を設ける。本発明の実施形態において、ＩＣとは集積回路（Integrated Circuit）の略称である。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する導電部を指す又は０Ｖの電位そのものを指す。０Ｖの電位をグラント電位と称することもある。本発明の実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。以下に示される任意のＭＯＳＦＥＴについて、特に記述無き限り、バッグゲートはソースに接続されているものとする。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。ＭＯＳＦＥＴとして構成された任意のトランジスタにおいて、ゲート－ソース間電圧とは、ソースの電位から見たゲートの電位を指す。
＜＜参考実施形態＞＞
まず、本発明の実施形態との比較に供される参考実施形態を説明する。図１に、参考実施形態に係り、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成する電源回路９００の構成を示す。電源回路９００において、レギュレータ部９１０は自身に入力される電源電圧を用いて出力電圧Ｖｏｕｔを生成するリニアレギュレータである。電源回路９００には、レギュレータ部９１０に加えて、トランジスタ９２１、ツェナーダイオード９２２及び抵抗９２３から成るクランプ回路９２０が設けられており、レギュレータ部９１０の電源電圧はトランジスタ９２１を通じて供給される。
トランジスタ９２１はＮチャネル型のＭＯＳＦＥＴである。電源回路９００への入力電圧Ｖｉｎは、トランジスタ９２１のドレインと抵抗９２３の一端に印加され、トランジスタ９２１のゲートは抵抗９２３の他端とツェナーダイオード９２２のカソードに共通接続される。ツェナーダイオード９２２のアノードはグランドに接続される。トランジスタ９２１のソース電圧がレギュレータ部９１０の電源電圧となる。
電源回路９００では、ツェナーダイオード９２２のツェナー電圧によりトランジスタ９２１のゲート電圧が決まり、トランジスタ９２１のゲート電圧によりレギュレータ部９１０の電源電圧（トランジスタ９２１のソース電圧）が決まる。即ち例えば、入力電圧Ｖｉｎが上記ツェナー電圧より大きい状態では、入力電圧Ｖｉｎが上昇したとしてもレギュレータ部９１０の電源電圧がクランプ回路９２０の特性に基づく電圧にクランプされ、入力電圧Ｖｉｎの変動がレギュレータ部９１０の電源電圧に変動をもたらさなくなる（厳密には多少の変動はもたらす）。このため、高いリップル除去能力（高い電源電圧変動除去比）を実現することが可能となる。
図２にレギュレータ部９１０の構成例を示す。図２のレギュレータ部９１０は、Ｎチャネルデプレッション型のＭＯＳＦＥＴであるトランジスタ９１１と、Ｎチャネルエンハンスメント型のＭＯＳＦＥＴであるトランジスタ９１２と、から成る。トランジスタ９１１のドレインはトランジスタ９２１のソースに接続され、トランジスタ９１２のソースはグランドに接続される。トランジスタ９１１のゲート及びソース並びにトランジスタ９１２のドレイン及びゲートが互いに共通接続され、それらの共通接続ノードから、トランジスタ９１２のゲート－ソース間電圧に相当する出力電圧Ｖｏｕｔが得られる。
尚、図２のレギュレータ部９１０は低耐圧素子にて構成されるため、電源回路９００の高耐圧化を目的として高耐圧のトランジスタ９２１が採用されることもある。また、レギュレータ部９１０として、バンドギャップリファレンスの構成が利用された回路や、アンプ回路を含んだ回路が用いられることもある。
上述したように、電源回路９００の構成により高いリップル除去能力が得られるが、複数のクランプ用素子（９２１～９２３）が必要となる。また、抵抗９２３を通じて常にツェナーダイオード９２２に電流を流す必要がある分、消費電力が増大する。
＜＜第１実施形態＞＞
本発明の第１実施形態を説明する。図３は本発明の第１実施形態に係る電源回路１の概略構成図である。電源回路１を半導体集積回路の形態で作成することができる。電源回路１は、入力電圧Ｖｉｎを降圧することで出力電圧Ｖｏｕｔを生成するリニア電源回路である。過渡状態を除き、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔは正の所定電圧値を有する。
電源回路１は、トランジスタＭ０及びレギュレータ部１０を備えると共に、入力電圧Ｖｉｎが加わる入力端ＴＭ１と、出力電圧Ｖｏｕｔが加わる出力端ＴＭ２と、内部電源端ＴＭ３と、を備える。内部電源端ＴＭ３に加わる電圧Ｖｄｄはレギュレータ部１０の電源電圧として機能する。
トランジスタＭ０は、Ｎチャネルデプレッション型のＭＯＳＦＥＴである。故に、トランジスタＭ０の閾値電圧は負の電圧値（例えば“－０．４Ｖ”）を有する。トランジスタＭ０は、入力端ＴＭ１と内部電源端ＴＭ３との間に挿入される。より具体的には、トランジスタＭ０のドレインは入力端ＴＭ１に接続され、トランジスタＭ０のソースは内部電源端ＴＭ３に接続される。
レギュレータ部１０は、内部電源端ＴＭ３に加わる電圧Ｖｄｄを自身の電源電圧として用いて出力電圧Ｖｏｕｔを生成するリニアレギュレータである。レギュレータ部１０にて生成された出力電圧Ｖｏｕｔは出力端ＴＭ２から出力される。
トランジスタＭ０のゲートは出力端ＴＭ２に接続される。つまり、電源回路１においては、出力電圧ＶｏｕｔがトランジスタＭ０のゲート電圧とされる。尚、図３では図示されていないが、出力端ＴＭ２はプルダウンされている。
図４を参照し、電源回路１の動作について説明する。図４は、電源回路１の起動時周辺における各部電圧の波形を概略的に示したものである。図４では、図示の便宜上、実線の折れ線にて示される出力電圧Ｖｏｕｔの波形と、破線の折れ線にて示される電圧Ｖｄｄの波形とを、上下方向に若干ずらして示している。ここで、トランジスタＭ０の閾値電圧を特に記号“ＶｔｈＭ０”にて表し、説明の具体化のため、トランジスタＭ０の閾値電圧が“－０．４Ｖ”であると仮定する。
今、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔが０Ｖである状態を起点にして、入力電圧Ｖｉｎが十分に高い電圧Ｖａまで上昇したことを想定する。電圧Ｖａは、少なくとも出力電圧Ｖｏｕｔの目標となる目標電圧Ｖｔｇ（例えば３．０Ｖ）より高く、“Ｖａ≧Ｖｔｇ＋｜ＶｔｈＭ０｜”であって良い。｜ＶｔｈＭ０｜はトランジスタＭ０の閾値電圧の絶対値を表す。上述の如く出力端ＴＭ２はプルダウンされているため、出力電圧Ｖｏｕｔが０Ｖである状態においてトランジスタＭ０のゲート電圧は０Ｖである。
入力電圧Ｖｉｎが０Ｖを起点に上昇すると、入力端ＴＭ１から内部電源端ＴＭ２に向けてトランジスタＭ０を通じ電流が流れて電圧Ｖｄｄが上昇する。入力電圧Ｖｉｎが０．４Ｖ以上であれば、“Ｖｄｄ＝Ｖｏｕｔ－ＶｔｈＭ０＝Ｖｏｕｔ＋０．４”となる。故に、出力電圧Ｖｏｕｔが０Ｖであれば、電圧Ｖｄｄは電圧｜ＶｔｈＭ０｜まで上昇する。
電圧｜ＶｔｈＭ０｜を電源電圧Ｖｄｄとして受けてレギュレータ部１０が起動し、レギュレータ部１０は出力電圧Ｖｏｕｔを０Ｖから上昇させる。出力電圧Ｖｏｕｔが０Ｖより高まると、トランジスタＭ０のゲート電圧の上昇に連動して電圧Ｖｄｄも上昇する。出力電圧Ｖｏｕｔが所定の目標電圧Ｖｔｇに達すると、出力電圧Ｖｏｕｔの上昇は止まり、以後は、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇにて安定化される。
電源回路１では、トランジスタＭ０によりソースフォロア回路が形成されており、入力電圧Ｖｉｎが一定電圧以上ある状態においては、入力電圧Ｖｉｎに依存せずに出力電圧Ｖｏｕｔに基づいて電源電圧Ｖｄｄが決まる。即ち例えば、入力電圧Ｖｉｎが一定電圧以上ある状態において、入力電圧Ｖｉｎが或る電圧から上昇したとしてもレギュレータ部１０の電源電圧Ｖｄｄが、安定化された出力電圧Ｖｏｕｔに電圧｜ＶｔｈＭ０｜を加えた電圧にてクランプされ、入力電圧Ｖｉｎの変動がレギュレータ部１０の電源電圧Ｖｄｄに変動をもたらさなくなる（厳密には多少の変動はもたらす）。入力電圧Ｖｉｎが低下したときも同様である。このため、高いリップル除去能力（高い電源電圧変動除去比）を実現することが可能となる。これに関連するが、トランジスタＭ０の挿入により、入力電圧Ｖｉｎにおける細かなリップルだけでなく、大きな入力変動（即ち入力電圧Ｖｉｎの大きな変動）に対する特性も向上する。
リニアレギュレータであるレギュレータ部１０そのものも相応のリップル除去能力を有している。電源回路１では、レギュレータ部１０の能力によって安定化された出力電圧Ｖｏｕｔを用いて、クランプ用素子として機能するトランジスタＭ０のゲートを制御するため、大きな入力変動に対する特性を含め、リップル除去能力が大きく向上することが見込まれる。
また、既存のレギュレータでありうるレギュレータ部１０に対しトランジスタＭ０を追加するだけで高いリップル除去能力を実現できる。つまり、図１の構成と比べて、簡素な構成で（従って省スペース及び低コストで）高いリップル除去能力を実現できる。また、図１の構成との比較において消費電力も削減することが可能となる。つまり、図１のツェナーダイオード９２２及び抵抗９２３による電力消費が、図３の構成では削減される。
更に、図１の構成では出力電圧Ｖｏｕｔの設定値（目標電圧Ｖｔｇに相当）に応じてクランプ回路９２０の設計を変更する必要がある。即ち、出力電圧Ｖｏｕｔの設定値よりも高い電圧をレギュレータ部９１０に供給する必要があるため、例えば、出力電圧Ｖｏｕｔの設定値が３Ｖであればツェナーダイオード９２２のツェナー電圧を５Ｖに設定し、出力電圧Ｖｏｕｔの設定値が８Ｖであればツェナーダイオード９２２のツェナー電圧を１０Ｖに設定するといった設計変更が必要となる。これに対し、図３の構成では、出力電圧Ｖｏｕｔの設定値（目標電圧Ｖｔｇに相当）に応じ、その設定値に必要な電源電圧ＶｄｄがトランジスタＭ０を通じ、いわば自動的にレギュレータ部１０に供給されることになるため、上述のような設計変更は不要であり、様々な仕様に容易に対応できる。
また、トランジスタＭ０として高耐圧素子を採用すれば、レギュレータ部１０が低耐圧素子で構成されていたとしても、電源回路１を全体として高耐圧化することが可能である。
尚、高耐圧素子とは、低耐圧素子と比べて、より高い電圧を印加しても破壊されない素子を意味する。即ち例えば、低耐圧素子に所定の第１電圧を超える電圧を印加したとき、低耐圧素子は破壊される又は破壊されることがあるが、高耐圧素子に第１電圧より大きな所定の第２電圧を印加しても高耐圧素子は破壊されない。第１電圧、第２電圧は、夫々、低耐圧素子、高耐圧素子の耐圧に相当する。
第１実施形態は以下の実施例ＥＸ１＿１～ＥＸ１＿４を含む。第１実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の実施例ＥＸ１＿１～ＥＸ１＿４に適用され、各実施例において、第１実施形態での上述事項と矛盾する事項については各実施例での記載が優先されて良い。また矛盾無き限り、実施例ＥＸ１＿１～ＥＸ１＿４の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
［実施例ＥＸ１＿１］
実施例ＥＸ１＿１を説明する。図５は実施例ＥＸ１＿１に係る電源回路１ａの構成図である。電源回路１ａは図３の電源回路１の一例である。電源回路１ａは、トランジスタＭ０に加えて、レギュレータ部１０の一例としてのトランジスタＭ１～Ｍ３並びに抵抗Ｒ１及びＲ２から成るレギュレータ部を備える。
トランジスタＭ１及びＭ２は、トランジスタＭ０と同じく、Ｎチャネルデプレッション型のＭＯＳＦＥＴである。トランジスタＭ３は、Ｎチャネルエンハンスメント型のＭＯＳＦＥＴである。
電源回路１ａでは、ノードＮａ２及びＮａ３が夫々出力端ＴＭ２及び内部電源端ＴＭ３に相当する。トランジスタＭ１～Ｍ３の内、トランジスタＭ１が出力トランジスタとして機能し（故にトランジスタＭ１は出力トランジスタと称されることがある）、ノードＮａ２（出力端ＴＭ２）を通じた電源回路１ａの出力電流は出力トランジスタＭ１を介して流れる。
トランジスタＭ０のドレインは入力端ＴＭ１に接続される。電源回路１ａにおいて、トランジスタＭ０のソース及びトランジスタＭ１及びＭ２の各ドレインはノードＮａ３にて共通接続される。トランジスタＭ２のゲート及びソースと、トランジスタＭ１のゲートと、トランジスタＭ３のドレインは、互いに共通接続される。トランジスタＭ３のソースはグランドに接続される。トランジスタＭ１のソース及びトランジスタＭ０のゲートはノードＮａ２に接続される。
また、ノードＮａ２は抵抗Ｒ２の一端に接続され、抵抗Ｒ２の他端は抵抗Ｒ１を介してグランドに接続される。つまり、ノードＮａ２（出力端ＴＭ２）は抵抗Ｒ１及びＲ２の直列回路によりプルダウンされている。抵抗Ｒ１及びＲ２が互いに接続されるノードには出力電圧Ｖｏｕｔに比例する帰還電圧Ｖｆｂが生じ、帰還電圧ＶｆｂがトランジスタＭ３のゲートに供給される。
電源回路１ａにおいて、トランジスタＭ２及びＭ３は、トランジスタＭ３のゲート－ソース間電圧が帰還電圧Ｖｆｂと一致するように出力トランジスタＭ１のゲート電圧を制御する。故に、抵抗Ｒ１及びＲ２の抵抗値とトランジスタＭ３の特性とで定まる電圧が出力電圧Ｖｏｕｔの目標電圧Ｖｔｇとなり、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇと一致するように出力トランジスタＭ１のオン抵抗値が連続的に制御されることになる。
電源回路１ａでは、ノードＮａ３（内部電源端ＴＭ３）における電圧が、トランジスタＭ０の閾値電圧の絶対値に相当する電圧｜ＶｔｈＭ０｜であっても起動できるように（即ち出力電圧Ｖｏが０Ｖから上昇し始めるように）、トランジスタＭ１の閾値電圧よりもトランジスタＭ０の閾値電圧の方が低く設定されている。
電源回路１ａにおいて、トランジスタＭ０を高耐圧素子として構成しておくことができ、この場合、トランジスタＭ１～Ｍ３を低耐圧素子として構成しておいても、トランジスタＭ０に繋がる回路全体の高耐圧化が可能となる。但し、トランジスタＭ０～Ｍ３を全て低耐圧素子又は高耐圧素子にて構成することも可能である。
電源回路１ａのレギュレータ部は出力電圧Ｖｏｕｔに応じて出力トランジスタＭ１のゲートを制御する制御部を備えており、当該制御部はトランジスタＭ２及びＭ３並びに抵抗Ｒ１及びＲ２を含んで構成される（後述される図６及び図７の電源回路１ｂ及び１ｃにおいても同様）。
［実施例ＥＸ１＿２］
実施例ＥＸ１＿２を説明する。図５の電源回路１ａにおいて、出力トランジスタＭ１のドレインをノードＮａ３（内部電源端ＴＭ３）では無く入力端ＴＭ１に直接接続する変形を施しても良い。電源回路１ａに対して当該変形が施された電源回路１ｂの構成を図６に示す。
図５のように構成した場合、トランジスタＭ１及びＭ２に流れる電流が全てトランジスタＭ０を通じて供給されるため、トランジスタＭ１及びＭ２に流れる電流の総量以上の電流能力をトランジスタＭ０が有している必要がある。一方で、レギュレータ部を構成する全ての素子がトランジスタＭ０の下方に位置するため、レギュレータ部を構成する全ての素子の入力変動耐性を上げることができる。
但し、出力トランジスタＭ１に流れる電流の最大値が相当に大きい場合などにあっては、図６のように構成することで、電流能力の小さなトランジスタをトランジスタＭ０として用いることが可能となる。但し、図６の構成では、入力電圧Ｖｉｎが出力トランジスタＭ１に直接加わる分、図５の構成と比べてリップル除去能力が幾分低下する可能性がある。
電源回路１ｂにおいて、トランジスタＭ０及びＭ１を高耐圧素子として構成しておくことができ、この場合、トランジスタＭ２及びＭ３を低耐圧素子として構成しておいても、トランジスタＭ０及びＭ１に繋がる回路全体の高耐圧化が可能となる。但し、トランジスタＭ０～Ｍ３を全て低耐圧素子又は高耐圧素子にて構成することも可能である。
［実施例ＥＸ１＿３］
実施例ＥＸ１＿３を説明する。図５の電源回路１ａにおいて、トランジスタＭ０及びＭ１の各バックゲートをグランドに接続する変形を施しても良い。電源回路１ａに対して当該変形が施された電源回路１ｃの構成を図７に示す。尚、実施例ＥＸ１＿３に上述の実施例ＥＸ１＿２を組み合わせも良い。即ち、図７の電源回路１ｃにおいて、出力トランジスタＭ１のドレインをノードＮａ３（内部電源端ＴＭ３）では無く入力端ＴＭ１に直接接続するようにしても良い。
トランジスタＭ０及びＭ１の各バックゲートをグランドに接続することで、トランジスタＭ０及びＭ１の夫々において、ソースからドレインに向かう方向を順方向とする寄生ダイオードが形成されなくなり、ソースからドレインに向かう逆流電流の発生を抑止することができる。但し、この場合、基板バイアス効果により出力電圧Ｖｏｕｔの目標電圧Ｖｔｇが２Ｖ程度に制約される場合がある。
［実施例ＥＸ１＿４］
実施例ＥＸ１＿４を説明する。図８は実施例ＥＸ１＿４に係る電源回路１ｄの構成図である。電源回路１ｄは図３の電源回路１の一例である。電源回路１ｄは、トランジスタＭ０に加えて、レギュレータ部１０の一例としての、トランジスタＭ４、抵抗Ｒ１及びＲ２、アンプ回路１１並びに基準電圧生成器１２から成るレギュレータ部を備える。
電源回路１ｄにおいて、トランジスタＭ０は上述した通りＮチャネルデプレッション型のＭＯＳＦＥＴであるが、トランジスタＭ４はＰチャネルエンハンスメント型のＭＯＳＦＥＴである。
電源回路１ｄでは、ノードＮｂ２及びＮｂ３が夫々出力端ＴＭ２及び内部電源端ＴＭ３に相当する。電源回路１ｄでは、トランジスタＭ４が出力トランジスタとして機能し（故にトランジスタＭ４は出力トランジスタと称されることがある）、ノードＮｂ２（出力端ＴＭ２）を通じた電源回路１ｄの出力電流は出力トランジスタＭ４を介して流れる。
トランジスタＭ０のドレインは入力端ＴＭ１に接続される。電源回路１ｄにおいて、トランジスタＭ０のソース及びトランジスタＭ４のソースはノードＮｂ３にて共通接続される。アンプ回路１１は、ノードＮｂ３における電圧を正側の電源電圧Ｖｄｄとして用い且つグランドの電圧を負側の電源電圧として用いて動作する増幅器である。基準電圧生成器１２は所定の正の直流電圧値を有する基準電圧Ｖｒｅｆを生成する。トランジスタＭ４のドレイン及びトランジスタＭ０のゲートはノードＮｂ２に接続される。
また、ノードＮｂ２は抵抗Ｒ２の一端に接続され、抵抗Ｒ２の他端は抵抗Ｒ１を介してグランドに接続される。つまり、ノードＮｂ２（出力端ＴＭ２）は抵抗Ｒ１及びＲ２の直列回路によりプルダウンされている。抵抗Ｒ１及びＲ２が互いに接続されるノードには出力電圧Ｖｏｕｔに比例する帰還電圧Ｖｆｂが生じる。アンプ回路１１は、非反転入力端、反転入力端及び出力端を有する。アンプ回路１１において、反転入力端には基準電圧Ｖｒｅｆが入力され、非反転入力端には帰還電圧Ｖｆｂが入力される。アンプ回路１１の出力端は出力トランジスタＭ４のゲートに接続される。
電源回路１ｄにおいて、アンプ回路１１は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆと一致するように出力トランジスタＭ４のゲート電圧を制御する。故に、抵抗Ｒ１及びＲ２の抵抗値と基準電圧Ｖｒｅｆとで定まる電圧が出力電圧Ｖｏｕｔの目標電圧Ｖｔｇとなり、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇと一致するように出力トランジスタＭ４のオン抵抗値が連続的に制御されることになる。
電源回路１ｄにおいて、トランジスタＭ０を高耐圧素子として構成しておくことができ、この場合、アンプ回路１１の構成素子を低耐圧素子として構成しておいても、トランジスタＭ０に繋がる回路全体の高耐圧化が可能となる。但し、トランジスタＭ０及びアンプ回路１１の構成素子を全て低耐圧素子又は高耐圧素子にて構成することも可能である。
電源回路１ｄのレギュレータ部は出力電圧Ｖｏｕｔに応じて出力トランジスタＭ４のゲートを制御する制御部を備えており、当該制御部はアンプ回路１１、基準電圧生成器１２並びに抵抗Ｒ１及びＲ２を含んで構成される。
ここでは、トランジスタＭ０がアンプ回路１１の消費電流以上の電流能力を有していて、出力電圧Ｖｏが０Ｖであるときの電源電圧Ｖｄｄ（即ち電圧｜ＶｔｈＭ０｜）にてアンプ回路１１が起動できる構成が想定されている。更に、アンプ回路１１の消費電流及び電源回路１ｄの出力電流（即ち出力トランジスタＭ４に流れる電流）の総量以上の電流能力をトランジスタＭ０が有していることが想定されている。
尚、特に図示しないが、図８の電源回路１ｄにおいて、出力トランジスタＭ４のソースをノードＮｂ３（内部電源端ＴＭ３）では無く入力端ＴＭ１に直接接続するようにしても良く、これによってトランジスタＭ０の電流能力に対する要求が緩和される。また、出力トランジスタＭ４をＮチャネルエンハンスメント型のＭＯＳＦＥＴにて構成することも可能である。但し、この場合、出力トランジスタＭ４のソース及びドレインの関係を上述したものから逆転させ、電圧Ｖｒｅｆ及びＶｆｂの供給先も上述したものから逆転させる必要がある。
＜＜第２実施形態＞＞
本発明の第２実施形態を説明する。第２実施形態及び後述の第３～第５実施形態は第１実施形態を基礎とする実施形態であり、第２～第５実施形態において特に述べない事項に関しては、矛盾の無い限り、第１実施形態の記載が第２～第５実施形態にも適用される。第２実施形態の記載を解釈するにあたり、第１及び第２実施形態間で矛盾する事項については第２実施形態の記載が優先されて良い（後述の第３～第５実施形態についても同様）。矛盾の無い限り、第１～第５実施形態の内、任意の複数の実施形態を組み合わせても良い。
図３の電源回路１では、内部電圧端ＴＭ３における電源電圧Ｖｄｄの大きさがトランジスタＭ０の閾値電圧の大きさ（例えば０．４Ｖ）と一致している状態において、レギュレータ部１０が起動して出力電圧Ｖｏｕｔが上昇し始めることが必要条件とされる。この必要条件を必ずしも満たすことが要求されない構成を第２実施形態にて説明する。
図９は本発明の第２実施形態に係る電源回路２の概略構成図である。電源回路２を半導体集積回路の形態で作成することができる。電源回路２は、入力電圧Ｖｉｎを降圧することで出力電圧Ｖｏｕｔを生成するリニア電源回路である。過渡状態を除き、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔは正の所定電圧値を有する。
電源回路２は、トランジスタＭ０、レギュレータ部２０及びゲート電圧生成部３０を備えると共に、入力電圧Ｖｉｎが加わる入力端ＴＭ１と、出力電圧Ｖｏｕｔが加わる出力端ＴＭ２と、内部電源端ＴＭ３と、を備える。内部電源端ＴＭ３に加わる電圧Ｖｄｄはレギュレータ部２０の電源電圧として機能する。
トランジスタＭ０は、Ｎチャネルデプレッション型のＭＯＳＦＥＴである。故に、トランジスタＭ０の閾値電圧は負の電圧値（例えば“－０．４Ｖ”）を有する。トランジスタＭ０は、入力端ＴＭ１と内部電源端ＴＭ３との間に挿入される。より具体的には、トランジスタＭ０のドレインは入力端ＴＭ１に接続され、トランジスタＭ０のソースは内部電源端ＴＭ３に接続される。
レギュレータ部２０は、内部電源端ＴＭ３に加わる電圧Ｖｄｄを自身の電源電圧として用いて出力電圧Ｖｏｕｔを生成するリニアレギュレータである。レギュレータ部２０にて生成された出力電圧Ｖｏｕｔは出力端ＴＭ２から出力される。尚、図９では図示されていないが、出力端ＴＭ２はプルダウンされている。
ゲート電圧生成部３０は、出力端ＴＭ２に接続され、出力電圧Ｖｏｕｔに応じた電圧を生成して、生成した電圧をトランジスタＭ０のゲート電圧としてトランジスタＭ０のゲートに供給する。ゲート電圧生成部３０には入力電圧Ｖｉｎが供給され、ゲート電圧生成部３０は、トランジスタＭ０のゲート電圧を生成するにあたり、入力電圧Ｖｉｎを用いる。
ゲート電圧生成部３０は、出力電圧ＶｏｕｔをレベルシフトすることでトランジスタＭ０のゲート電圧を生成する回路であって良い。そして、出力電圧Ｖｏｕｔが０Ｖであるときに（グランド電位を有しているときに）、入力電圧Ｖｉｎに基づく正の電圧をトランジスタＭ０のゲートに供給するよう、ゲート電圧生成部３０は構成されている。
このため、上記の必要条件を必ずしも満たす必要がなくなる。つまり、レギュレータ部２０に課される制約が緩和される。制約の緩和は、素子の選択幅及び設計の自由度の拡大をもたらし、省スペース化や低コスト化につながる。また、電源回路２によっても、第１実施形態の電源回路１と同様の作用及び効果（高いリップル除去能力等）を奏することが可能となる。
尚、ゲート電圧生成部３０の構成によっては、第２実施形態に係るトランジスタＭ０をＮチャネルエンハンスメント型のＭＯＳＦＥＴとすることも可能である。
第２実施形態は以下の実施例ＥＸ２＿１～ＥＸ２＿６を含む。第２実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の実施例ＥＸ２＿１～ＥＸ２＿６に適用され、各実施例において、第２実施形態での上述事項と矛盾する事項については各実施例での記載が優先されて良い。また矛盾無き限り、実施例ＥＸ２＿１～ＥＸ２＿６の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
［実施例ＥＸ２＿１］
実施例ＥＸ２＿１を説明する。図１０は実施例ＥＸ２＿１に係る電源回路２ａの構成図である。電源回路２ａは図９の電源回路２の一例である。電源回路２ａは、トランジスタＭ０に加えて、レギュレータ部２０の一例としてのトランジスタＭ１～Ｍ３並びに抵抗Ｒ１及びＲ２から成るレギュレータ部と、ゲート電圧生成部３０の一例としてのトランジスタＭ３１及び定電流源ＣＣ３１から成るゲート電圧生成部と、を備える。
図１０の電源回路２ａにおいて、トランジスタＭ０～Ｍ２はＮチャネルデプレッション型のＭＯＳＦＥＴであり、トランジスタＭ３はＮチャネルエンハンスメント型のＭＯＳＦＥＴであり、トランジスタＭ３１はＰチャネルエンハンスメント型のＭＯＳＦＥＴである。電源回路２ａではノードＮａ２及びＮａ３が夫々出力端ＴＭ２及び内部電源端ＴＭ３に相当する。トランジスタＭ１～Ｍ３の内、トランジスタＭ１が出力トランジスタとして機能し（故にトランジスタＭ１は出力トランジスタと称されることがある）、ノードＮａ２（出力端ＴＭ２）を通じた電源回路２ａの出力電流は出力トランジスタＭ１を介して流れる。
電源回路２ａにおいて、トランジスタＭ０のドレインは入力端ＴＭ１に接続される。トランジスタＭ０のソース及びトランジスタＭ１及びＭ２の各ドレインはノードＮａ３にて共通接続される。トランジスタＭ２のゲート及びソースと、トランジスタＭ１のゲートと、トランジスタＭ３のドレインは、互いに共通接続される。トランジスタＭ３のソースはグランドに接続される。トランジスタＭ１のソースはノードＮａ２に接続される。ノードＮａ２は抵抗Ｒ２の一端に接続され、抵抗Ｒ２の他端は抵抗Ｒ１を介してグランドに接続される。つまり、ノードＮａ２（出力端ＴＭ２）は抵抗Ｒ１及びＲ２の直列回路によりプルダウンされている。抵抗Ｒ１及びＲ２が互いに接続されるノードには出力電圧Ｖｏｕｔに比例する帰還電圧Ｖｆｂが生じ、帰還電圧ＶｆｂがトランジスタＭ３のゲートに供給される。
電源回路２ａにおいて、トランジスタＭ２及びＭ３は、トランジスタＭ３のゲート－ソース間電圧が帰還電圧Ｖｆｂと一致するように出力トランジスタＭ１のゲート電圧を制御する。故に、抵抗Ｒ１及びＲ２の抵抗値とトランジスタＭ３の特性とで定まる電圧が出力電圧Ｖｏｕｔの目標電圧Ｖｔｇとなり、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇと一致するように出力トランジスタＭ１のオン抵抗値が連続的に制御されることになる。
一方において、ノードＮａ２はトランジスタＭ３１のゲートに接続され、トランジスタＭ３１のドレインはグランドに接続される。トランジスタＭ０のゲートはノード１１１に接続される。ノード１１１はトランジスタＭ３１のソースにも接続される。定電流源ＣＣ３１は、入力端ＴＭ１とノード１１１との間に設けられ、入力電圧Ｖｉｎに基づき生成した定電流を入力端ＴＭ１からノード１１１に向けて流すように動作する。尚、電源回路２ａにおいて定電流源ＣＣ３１を抵抗に置換する変形も可能である。
トランジスタＭ３１の閾値電圧を記号 “ＶｔｈＭ３１”にて表すと、トランジスタＭ０のゲート電圧は電圧（Ｖｏｕｔ＋ＶｔｈＭ３１）となる。即ち、出力電圧Ｖｏｕｔを閾値電圧ＶｔｈＭ３１だけレベルシフトさせた電圧がトランジスタＭ０のゲート電圧とされる。そうすると、ノードＮａ３での電圧Ｖｄｄは電圧（Ｖｏｕｔ＋ＶｔｈＭ３１＋｜ＶｔｈＭ０｜）となる。即ち、入力電圧Ｖｉｎの供給が開始されたとき（例えば“Ｖａ＝Ｖｉｎ”となる入力電圧Ｖｉｎの供給が開始されたとき；図４参照）、出力電圧Ｖｏｕｔが０ＶであってもトランジスタＭ０のゲートに入力電圧Ｖｉｎに基づく正の電圧（ＶｔｈＭ３１）が加わり、結果、ノードＮａ３に電圧（ＶｔｈＭ３１＋｜ＶｔｈＭ０｜）が加わる。故に、“Ｖｄｄ＝ＶｔｈＭ３１＋｜ＶｔｈＭ０｜”である状態でレギュレータ部が起動できるように（即ち出力電圧Ｖｏｕｔが０Ｖから上昇できるように）、電源回路２ａのレギュレータ部が構成されていれば足る。
電源回路２ａでは、出力電圧Ｖｏｕｔが０ＶであってもトランジスタＭ０のゲートに電圧“ＶｔｈＭ３１”が加わるため、トランジスタＭ０をＮチャネルエンハンスメント型のＭＯＳＦＥＴとすることも可能である。或いは、出力トランジスタＭ１をＮチャネルエンハンスメント型のＭＯＳＦＥＴとすることも可能となる。
ノード１１１での電位が上がる方向に、ノード１１１とトランジスタＭ３１のソースとの間にダイオード接続された１以上のＰチャネルエンハンスメント型のＭＯＳＦＥＴを追加しても良く、これによって回路の汎用性が上がる。図１１に上記追加として１つのＭＯＳＦＥＴＭ３２（ダイオード接続された１つのＰチャネルエンハンスメント型のＭＯＳＦＥＴ）が追加された電源回路２ａ’の構成を示す。
電源回路２ａにおいて、トランジスタＭ０を高耐圧素子として構成しておくことができ、この場合、トランジスタＭ１～Ｍ３を低耐圧素子として構成しておいても、トランジスタＭ０に繋がる回路全体の高耐圧化が可能となる。但し、トランジスタＭ０～Ｍ３を全て低耐圧素子又は高耐圧素子にて構成することも可能である。ゲート電圧生成部を構成する素子（図１１ではＣＣ３１及びＭ３１）の耐圧も回路全体に必要な耐圧に応じ適宜設定される。
また、図５の電源回路１ａを図６の電源回路１ｂ又は図７の電源回路１ｃに変形できるように、電源回路２ａにおいて、出力トランジスタＭ１のドレインをノードＮａ３（内部電源端ＴＭ３）では無く入力端ＴＭ１に直接接続する変形や、トランジスタＭ０及びＭ１の各バックゲートをグランドに接続する変形が適用されても良い。
電源回路２ａのレギュレータ部は出力電圧Ｖｏｕｔに応じて出力トランジスタＭ１のゲートを制御する制御部を備えており、当該制御部はトランジスタＭ２及びＭ３並びに抵抗Ｒ１及びＲ２を含んで構成される。
［実施例ＥＸ２＿２］
実施例ＥＸ２＿２を説明する。図１２は実施例ＥＸ２＿２に係る電源回路２ｂの構成図である。電源回路２ｂは図９の電源回路２の一例である。電源回路２ｂは図１０の電源回路２ａの一部を変形したものであり、実施例ＥＸ２＿２にて特に述べない事項に関して、矛盾無き限り、実施例ＥＸ２＿１での記載が実施例ＥＸ２＿２にも適用されて良い。電源回路２ｂは、トランジスタＭ０に加えて、レギュレータ部２０の一例としてのトランジスタＭ１～Ｍ３並びに抵抗Ｒ１及びＲ２から成るレギュレータ部と、ゲート電圧生成部３０の一例としてのトランジスタＭ３３及び定電流源ＣＣ３２から成るゲート電圧生成部と、を備える。トランジスタＭ３３はＮチャネルデプレッション型のＭＯＳＦＥＴである。
電源回路２ｂではノードＮａ２及びＮａ３が夫々出力端ＴＭ２及び内部電源端ＴＭ３に相当する。電源回路２ｂにおいて、トランジスタＭ０～Ｍ３と抵抗Ｒ１及びＲ２と入力端ＴＭ１とノードＮａ２及びＮａ３との間の接続関係、並びに、それらの素子の動作は、図１０の電源回路２ａのそれらと同じである（即ち実施例ＥＸ２＿１にて述べた通りである）。
電源回路２ｂにおける他の素子の接続関係及び動作を説明する。トランジスタＭ３３のゲートはノードＮａ２に接続される。トランジスタＭ３３のドレインは入力端ＴＭ１に接続される。或いは、トランジスタＭ３３のドレインはノードＮａ３に接続されていても良い。トランジスタＭ３３のソースとトランジスタＭ０のゲートはノード１２１にて共通接続される。定電流源ＣＣ３２は、ノード１２１とグランドとの間に設けられ、入力電圧Ｖｉｎに基づき生成した定電流をノード１２１からグランドに向けて流すように動作する。尚、電源回路２ｂにおいて定電流源ＣＣ３２を抵抗に置換する変形も可能である。
このため、トランジスタＭ３３の閾値電圧を記号 “ＶｔｈＭ３３”にて表すと、トランジスタＭ０のゲート電圧は電圧（Ｖｏｕｔ－ＶｔｈＭ３３）となる。即ち、出力電圧Ｖｏｕｔを閾値電圧ＶｔｈＭ３３だけレベルシフトさせた電圧がトランジスタＭ０のゲート電圧とされる。閾値電圧ＶｔｈＭ３３は負の電圧値を有している。閾値電圧ＶｔｈＭ３３の絶対値を“｜ＶｔｈＭ３３｜”で表すと、ノードＮａ３での電圧Ｖｄｄは電圧（Ｖｏｕｔ＋｜ＶｔｈＭ３３｜＋｜ＶｔｈＭ０｜）となる。即ち、入力電圧Ｖｉｎの供給が開始されたとき（例えば“Ｖａ＝Ｖｉｎ”となる入力電圧Ｖｉｎの供給が開始されたとき；図４参照）、出力電圧Ｖｏｕｔが０ＶであってもトランジスタＭ０のゲートに入力電圧Ｖｉｎに基づく正の電圧（｜ＶｔｈＭ３３｜）が加わり、結果、ノードＮａ３に電圧（｜ＶｔｈＭ３３｜＋｜ＶｔｈＭ０｜）が加わる。故に、“Ｖｄｄ＝｜ＶｔｈＭ３３｜＋｜ＶｔｈＭ０｜”である状態でレギュレータ部が起動できるように（即ち出力電圧Ｖｏｕｔが０Ｖから上昇できるように）、電源回路２ｂのレギュレータ部が構成されていれば足る。
電源回路２ｂでは、出力電圧Ｖｏｕｔが０ＶであってもトランジスタＭ０のゲートに電圧“｜ＶｔｈＭ３３｜”が加わるため、トランジスタＭ０をＮチャネルエンハンスメント型のＭＯＳＦＥＴとすることも可能である。或いは、出力トランジスタＭ１をＮチャネルエンハンスメント型のＭＯＳＦＥＴとすることも可能となる。
［実施例ＥＸ２＿３］
実施例ＥＸ２＿３を説明する。図１３は実施例ＥＸ２＿３に係る電源回路２ｃの構成図である。電源回路２ｃは図９の電源回路２の一例である。電源回路２ｃは図１０の電源回路２ａの一部を変形したものであり、実施例ＥＸ２＿３にて特に述べない事項に関して、矛盾無き限り、実施例ＥＸ２＿１での記載が実施例ＥＸ２＿３にも適用されて良い。電源回路２ｃは、トランジスタＭ０に加えて、レギュレータ部２０の一例としてのトランジスタＭ１～Ｍ３並びに抵抗Ｒ１及びＲ２から成るレギュレータ部と、ゲート電圧生成部３０の一例としてのトランジスタＭ３４及びＭ３５並びに定電流源ＣＣ３３及びＣＣ３４から成るゲート電圧生成部と、を備える。トランジスタＭ３４はＮチャネルエンハンスメント型のＭＯＳＦＥＴであり、トランジスタＭ３５はＰチャネルエンハンスメント型のＭＯＳＦＥＴである。
電源回路２ｃではノードＮａ２及びＮａ３が夫々出力端ＴＭ２及び内部電源端ＴＭ３に相当する。電源回路２ｃにおいて、トランジスタＭ０～Ｍ３と抵抗Ｒ１及びＲ２と入力端ＴＭ１とノードＮａ２及びＮａ３との間の接続関係、並びに、それらの素子の動作は、図１０の電源回路２ａのそれらと同じである（即ち実施例ＥＸ２＿１にて述べた通りである）。
電源回路２ｃにおける他の素子の接続関係及び動作を説明する。トランジスタＭ３４のゲートはノードＮａ２に接続される。トランジスタＭ３４のドレインは入力端ＴＭ１に接続される。或いは、トランジスタＭ３４のドレインはノードＮａ３に接続されていても良い。トランジスタＭ３４のソースとトランジスタＭ３５のゲートはノード１３１にて共通接続される。定電流源ＣＣ３３は、ノード１３１とグランドとの間に設けられ、入力電圧Ｖｉｎに基づき生成した定電流をノード１３１からグランドに向けて流すように動作する。トランジスタＭ３５のドレインはグランドに接続される。トランジスタＭ０のゲートはノード１３２に接続される。ノード１３２はトランジスタＭ３５のソースにも接続される。定電流源ＣＣ３４は、入力端ＴＭ１とノード１３２との間に設けられ、入力電圧Ｖｉｎに基づき生成した定電流を入力端ＴＭ１からノード１３２に向けて流すように動作する。尚、電源回路２ｃにおいて定電流源ＣＣ３３及びＣＣ３４の一方又は双方を抵抗に置換する変形も可能である。
トランジスタＭ３４及びＭ３５の閾値電圧を夫々記号 “ＶｔｈＭ３４”及びＶｔｈＭ３５”にて表す。入力電圧Ｖｉｎの供給が開始されたとき（例えば“Ｖａ＝Ｖｉｎ”となる入力電圧Ｖｉｎの供給が開始されたとき；図４参照）、レギュレータ部が未だ起動していない状態では（即ち出力電圧Ｖｏｕｔが０Ｖである状態では）、定電流源ＣＣ３４の構成及び動作により定まる正の電圧（入力電圧Ｖｉｎに基づく正の電圧）がトランジスタＭ０のゲートに加わり、トランジスタＭ０の閾値電圧の絶対値｜ＶｔｈＭ０｜を超える正の電圧ＶｄｄがノードＮａ３に加わる。これによりレギュレータ部が起動し、出力電圧ＶｏｕｔがトランジスタＭ３４の閾値電圧ＶｔｈＭ３４以上となると、出力電圧Ｖｏｕｔを電圧（－ＶｔｈＭ３４＋ＶｔｈＭ３５）だけレベルシフトさせた電圧がトランジスタＭ０のゲート電圧とされる。つまり、出力電圧Ｖｏｕｔを基準としたトランジスタＭ３４及びＭ３５の特性で定まる電圧が、レギュレータ部の電源電圧Ｖｄｄに設定される。
［実施例ＥＸ２＿４］
実施例ＥＸ２＿４を説明する。第２実施形態にて上述した技術は、アンプ回路を含んで構成されるレギュレータ部に対しても適用できる。図１４は、実施例ＥＸ２＿４に係る電源回路２ｄの構成図である。電源回路２ｄは図９の電源回路２の一例である。電源回路２ｄでは、アンプ回路を含んで構成されるレギュレータ部に対し実施例ＥＸ２＿１（図１０）と同等の技術が適用されている。電源回路２ｄは、トランジスタＭ０に加えて、レギュレータ部２０の一例としてのアンプ回路２１、基準電圧生成器２２、トランジスタＭ４、抵抗Ｒ１及びＲ２から成るレギュレータ部と、ゲート電圧生成部３０の一例としてのトランジスタＭ３１及び定電流源ＣＣ３１から成るゲート電圧生成部と、を備える。尚、トランジスタＭ４はアンプ回路２１の構成要素に含まれると解することも可能である。
電源回路２ｄにおいて、トランジスタＭ０はＮチャネルデプレッション型のＭＯＳＦＥＴである。アンプ回路２１はトランジスタＭ２１～Ｍ２４及び定電流源ＣＣ２１から成る。トランジスタＭ２３及びＭ２４はＮチャネルエンハンスメント型のＭＯＳＦＥＴである。トランジスタＭ４、Ｍ２１、Ｍ２２及びＭ３１はＰチャネルエンハンスメント型のＭＯＳＦＥＴである。
電源回路２ｄではノードＮｂ２及びＮｂ３が夫々出力端ＴＭ２及び内部電源端ＴＭ３に相当する。電源回路２ｄでは、トランジスタＭ４が出力トランジスタとして機能し（故にトランジスタＭ４は出力トランジスタと称されることがある）、ノードＮｂ２（出力端ＴＭ２）を通じた電源回路２ｄの出力電流は出力トランジスタＭ４を介して流れる。アンプ回路２１は、ノードＮｂ３における電圧を正側の電源電圧Ｖｄｄとして用い且つグランドの電圧を負側の電源電圧として用いて動作する増幅器である。基準電圧生成器２２は所定の正の直流電圧値を有する基準電圧Ｖｒｅｆを生成する。
トランジスタＭ０のドレインは入力端ＴＭ１に接続される。電源回路２ｄにおいて、トランジスタＭ０のソース及びトランジスタＭ４のソースはノードＮｂ３にて共通接続される。トランジスタＭ４のドレインはノードＮｂ２に接続される。
トランジスタＭ２１及びＭ２２のソースはノードＮｂ３にて互いに共通接続される。トランジスタＭ２１及びＭ２３の各ドレインと出力トランジスタＭ４のゲートは互いに共通接続される。トランジスタＭ２１のゲートと、トランジスタＭ２２のゲート及びドレインと、トランジスタＭ２４のドレインは、互いに共通接続される。トランジスタＭ２３及びＭ２４の各ソースは定電流源ＣＣ２１の一端にて互いに共通接続される。定電流源ＣＣ２１の他端はグランドに接続される。定電流源ＣＣ２１は、トランジスタＭ２３及びＭ２４の各ソースからグランドに向けて定電流を流すように動作する。
またノードＮｂ２は抵抗Ｒ２の一端に接続され、抵抗Ｒ２の他端は抵抗Ｒ１を介してグランドに接続される。つまり、ノードＮｂ２（出力端ＴＭ２）は抵抗Ｒ１及びＲ２の直列回路によりプルダウンされている。抵抗Ｒ１及びＲ２が互いに接続されるノードには出力電圧Ｖｏｕｔに比例する帰還電圧Ｖｆｂが生じる。アンプ回路２１は、非反転入力端、反転入力端及び出力端を有する。アンプ回路２１において、反転入力端に相当するトランジスタＭ２３のゲートに基準電圧Ｖｒｅｆが入力され、非反転入力端に相当するトランジスタＭ２４のゲートに帰還電圧Ｖｆｂが入力される。トランジスタＭ２１及びＭ２３のドレイン同士の共通接続ノードがアンプ回路２１の出力端に相当し、当該出力端が出力トランジスタＭ４のゲートに接続される。
電源回路２ｄにおいて、アンプ回路２１は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆと一致するように出力トランジスタＭ４のゲート電圧を制御する。故に、抵抗Ｒ１及びＲ２の抵抗値と基準電圧Ｖｒｅｆとで定まる電圧が出力電圧Ｖｏｕｔの目標電圧Ｖｔｇとなり、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇと一致するように出力トランジスタＭ４のオン抵抗値が連続的に制御されることになる。
一方において、ノードＮｂ２はトランジスタＭ３１のゲートに接続され、トランジスタＭ３１のドレインはグランドに接続される。トランジスタＭ０のゲートはノード１１１に接続される。ノード１１１はトランジスタＭ３１のソースにも接続される。定電流源ＣＣ３１は、入力端ＴＭ１とノード１１１との間に設けられ、入力電圧Ｖｉｎに基づき生成した定電流を入力端ＴＭ１からノード１１１に向けて流すように動作する。尚、電源回路２ｄにおいて定電流源ＣＣ３１を抵抗に置換する変形も可能である。
トランジスタＭ３１の閾値電圧を記号 “ＶｔｈＭ３１”にて表すと、トランジスタＭ０のゲート電圧は電圧（Ｖｏｕｔ＋ＶｔｈＭ３１）となる。即ち、出力電圧Ｖｏｕｔを閾値電圧ＶｔｈＭ３１だけレベルシフトさせた電圧がトランジスタＭ０のゲート電圧とされる。そうすると、ノードＮｂ３での電圧Ｖｄｄは電圧（Ｖｏｕｔ＋ＶｔｈＭ３１＋｜ＶｔｈＭ０｜）となる。即ち、入力電圧Ｖｉｎの供給が開始されたとき（例えば“Ｖａ＝Ｖｉｎ”となる入力電圧Ｖｉｎの供給が開始されたとき；図４参照）、出力電圧Ｖｏｕｔが０ＶであってもトランジスタＭ０のゲートに入力電圧Ｖｉｎに基づく正の電圧（ＶｔｈＭ３１）が加わり、結果、ノードＮｂ３に電圧（ＶｔｈＭ３１＋｜ＶｔｈＭ０｜）が加わる。故に、“Ｖｄｄ＝ＶｔｈＭ３１＋｜ＶｔｈＭ０｜”である状態でアンプ回路２１を含むレギュレータ部が起動できるように（即ち出力電圧Ｖｏｕｔが０Ｖから上昇できるように）、電源回路２ｄのレギュレータ部が構成されていれば足る。
電源回路２ｄでは、出力電圧Ｖｏｕｔが０ＶであってもトランジスタＭ０のゲートに電圧“ＶｔｈＭ３１”が加わるため、トランジスタＭ０をＮチャネルエンハンスメント型のＭＯＳＦＥＴとすることも可能である。
ノード１１１での電位が上がる方向に、ノード１１１とトランジスタＭ３１のソースとの間にダイオード接続された１以上のＰチャネルエンハンスメント型のＭＯＳＦＥＴを追加しても良く、これによって回路の汎用性が上がる。図１５に上記追加として１つのＭＯＳＦＥＴＭ３２（ダイオード接続された１つのＰチャネルエンハンスメント型のＭＯＳＦＥＴ）が追加された電源回路２ｄ’の構成を示す。
電源回路２ｄにおいて、トランジスタＭ０を高耐圧素子として構成しておくことができ、この場合、トランジスタＭ４及びＭ２１～Ｍ２４を低耐圧素子として構成しておいても、トランジスタＭ０に繋がる回路全体の高耐圧化が可能となる（後述される図１６及び図１７の電源回路２ｅ及び２ｆにおいても同様）。但し、それらのトランジスタを全て低耐圧素子又は高耐圧素子にて構成することも可能である（後述される図１６及び図１７の電源回路２ｅ及び２ｆにおいても同様）。
電源回路２ｄのレギュレータ部は出力電圧Ｖｏｕｔに応じて出力トランジスタＭ４のゲートを制御する制御部を備えており、当該制御部はアンプ回路２１、基準電圧生成器２２並びに抵抗Ｒ１及びＲ２を含んで構成される。
ここでは、アンプ回路２１の消費電流及び電源回路２ｄの出力電流（即ち出力トランジスタＭ４に流れる電流）の総量以上の電流能力をトランジスタＭ０が有していることが想定されている。但し、特に図示しないが、図１４の電源回路２ｄにおいて、出力トランジスタＭ４のソースをノードＮｂ３（内部電源端ＴＭ３）では無く入力端ＴＭ１に直接接続するようにしても良く、これによってトランジスタＭ０の電流能力に対する要求が緩和される。
また、出力トランジスタＭ４をＮチャネルエンハンスメント型のＭＯＳＦＥＴにて構成することも可能である。但し、この場合、出力トランジスタＭ４のソース及びドレインの関係を上述したものから逆転させ、電圧Ｖｒｅｆ及びＶｆｂの供給先も上述したものから逆転させる必要がある。
［実施例ＥＸ２＿５］
実施例ＥＸ２＿５を説明する。図１６は実施例ＥＸ２＿５に係る電源回路２ｅの構成図である。電源回路２ｅは図９の電源回路２の一例である。電源回路２ｅは図１４の電源回路２ｄの一部を変形したものであり、実施例ＥＸ２＿５にて特に述べない事項に関して、矛盾無き限り、実施例ＥＸ２＿４での記載が実施例ＥＸ２＿５にも適用されて良い。電源回路２ｅでは、アンプ回路を含んで構成されるレギュレータ部に対し実施例ＥＸ２＿２（図１２）と同等の技術が適用されている。電源回路２ｅは、トランジスタＭ０に加えて、レギュレータ部２０の一例としてのアンプ回路２１、基準電圧生成器２２、トランジスタＭ４、抵抗Ｒ１及びＲ２から成るレギュレータ部と、ゲート電圧生成部３０の一例としてのトランジスタＭ３３及び定電流源ＣＣ３２から成るゲート電圧生成部と、を備える。トランジスタＭ３３はＮチャネルデプレッション型のＭＯＳＦＥＴである。尚、トランジスタＭ４はアンプ回路２１の構成要素に含まれると解することも可能である。
電源回路２ｅではノードＮｂ２及びＮｂ３が夫々出力端ＴＭ２及び内部電源端ＴＭ３に相当する。電源回路２ｅにおいて、トランジスタＭ０、Ｍ４、Ｍ２１～Ｍ２４と、抵抗Ｒ１及びＲ２と、基準電圧生成器２２と、定電流源ＣＣ２１と、入力端ＴＭ１と、ノードＮｂ２及びＮｂ３との間の接続関係、並びに、それらの素子の動作は、図１４の電源回路２ｄのそれらと同じである（即ち実施例ＥＸ２＿４にて述べた通りである）。
電源回路２ｅにおける他の素子の接続関係及び動作を説明する。トランジスタＭ３３のゲートはノードＮｂ２に接続される。トランジスタＭ３３のドレインは入力端ＴＭ１に接続される。或いは、トランジスタＭ３３のドレインはノードＮｂ３に接続されていても良い。トランジスタＭ３３のソースとトランジスタＭ０のゲートはノード１２１にて共通接続される。定電流源ＣＣ３２は、ノード１２１とグランドとの間に設けられ、入力電圧Ｖｉｎに基づき生成した定電流をノード１２１からグランドに向けて流すように動作する。尚、電源回路２ｅにおいて定電流源ＣＣ３２を抵抗に置換する変形も可能である。
このため、トランジスタＭ３３の閾値電圧を記号 “ＶｔｈＭ３３”にて表すと、トランジスタＭ０のゲート電圧は電圧（Ｖｏｕｔ－ＶｔｈＭ３３）となる。即ち、出力電圧Ｖｏｕｔを閾値電圧ＶｔｈＭ３３だけレベルシフトさせた電圧がトランジスタＭ０のゲート電圧とされる。閾値電圧ＶｔｈＭ３３は負の電圧値を有している。閾値電圧ＶｔｈＭ３３の絶対値を“｜ＶｔｈＭ３３｜”で表すと、ノードＮｂ３での電圧Ｖｄｄは電圧（Ｖｏｕｔ＋｜ＶｔｈＭ３３｜＋｜ＶｔｈＭ０｜）となる。即ち、入力電圧Ｖｉｎの供給が開始されたとき（例えば“Ｖａ＝Ｖｉｎ”となる入力電圧Ｖｉｎの供給が開始されたとき；図４参照）、出力電圧Ｖｏｕｔが０ＶであってもトランジスタＭ０のゲートに入力電圧Ｖｉｎに基づく正の電圧（｜ＶｔｈＭ３３｜）が加わり、結果、ノードＮｂ３に電圧（｜ＶｔｈＭ３３｜＋｜ＶｔｈＭ０｜）が加わる。故に、“Ｖｄｄ＝｜ＶｔｈＭ３３｜＋｜ＶｔｈＭ０｜”である状態でアンプ回路２１を含むレギュレータ部が起動できるように（即ち出力電圧Ｖｏｕｔが０Ｖから上昇できるように）、電源回路２ｅのレギュレータ部が構成されていれば足る。
電源回路２ｅでは、出力電圧Ｖｏｕｔが０ＶであってもトランジスタＭ０のゲートに電圧“｜ＶｔｈＭ３３｜”が加わるため、トランジスタＭ０をＮチャネルエンハンスメント型のＭＯＳＦＥＴとすることも可能である。
［実施例ＥＸ２＿６］
実施例ＥＸ２＿６を説明する。図１７は実施例ＥＸ２＿６に係る電源回路２ｆの構成図である。電源回路２ｆは図９の電源回路２の一例である。電源回路２ｆは図１４の電源回路２ｄの一部を変形したものであり、実施例ＥＸ２＿６にて特に述べない事項に関して、矛盾無き限り、実施例ＥＸ２＿４での記載が実施例ＥＸ２＿６にも適用されて良い。電源回路２ｆでは、アンプ回路を含んで構成されるレギュレータ部に対し実施例ＥＸ２＿３（図１３）と同等の技術が適用されている。電源回路２ｆは、トランジスタＭ０に加えて、レギュレータ部２０の一例としてのアンプ回路２１、基準電圧生成器２２、トランジスタＭ４、抵抗Ｒ１及びＲ２から成るレギュレータ部と、ゲート電圧生成部３０の一例としてのトランジスタＭ３４及びＭ３５並びに定電流源ＣＣ３３及びＣＣ３４から成るゲート電圧生成部と、を備える。トランジスタＭ３４はＮチャネルエンハンスメント型のＭＯＳＦＥＴであり、トランジスタＭ３５はＰチャネルエンハンスメント型のＭＯＳＦＥＴである。尚、トランジスタＭ４はアンプ回路２１の構成要素に含まれると解することも可能である。
電源回路２ｆではノードＮｂ２及びＮｂ３が夫々出力端ＴＭ２及び内部電源端ＴＭ３に相当する。電源回路２ｆにおいて、トランジスタＭ０、Ｍ４、Ｍ２１～Ｍ２４と、抵抗Ｒ１及びＲ２と、基準電圧生成器２２と、定電流源ＣＣ２１と、入力端ＴＭ１と、ノードＮｂ２及びＮｂ３との間の接続関係、並びに、それらの素子の動作は、図１４の電源回路２ｄのそれらと同じである（即ち実施例ＥＸ２＿４にて述べた通りである）。
電源回路２ｆにおける他の素子の接続関係及び動作を説明する。トランジスタＭ３４のゲートはノードＮｂ２に接続される。トランジスタＭ３４のドレインは入力端ＴＭ１に接続される。或いは、トランジスタＭ３４のドレインはノードＮｂ３に接続されていても良い。トランジスタＭ３４のソースとトランジスタＭ３５のゲートはノード１３１にて共通接続される。定電流源ＣＣ３３は、ノード１３１とグランドとの間に設けられ、入力電圧Ｖｉｎに基づき生成した定電流をノード１３１からグランドに向けて流すように動作する。トランジスタＭ３５のドレインはグランドに接続される。トランジスタＭ０のゲートはノード１３２に接続される。ノード１３２はトランジスタＭ３５のソースにも接続される。定電流源ＣＣ３４は、入力端ＴＭ１とノード１３２との間に設けられ、入力電圧Ｖｉｎに基づき生成した定電流を入力端ＴＭ１からノード１３２に向けて流すように動作する。尚、電源回路２ｆにおいて定電流源ＣＣ３３及びＣＣ３４の一方又は双方を抵抗に置換する変形も可能である。
トランジスタＭ３４及びＭ３５の閾値電圧を夫々記号 “ＶｔｈＭ３４”及びＶｔｈＭ３５”にて表す。入力電圧Ｖｉｎの供給が開始されたとき（例えば“Ｖａ＝Ｖｉｎ”となる入力電圧Ｖｉｎの供給が開始されたとき；図４参照）、レギュレータ部が未だ起動していない状態では（即ち出力電圧Ｖｏｕｔが０Ｖである状態では）、定電流源ＣＣ３４の構成及び動作により定まる正の電圧（入力電圧Ｖｉｎに基づく正の電圧）がトランジスタＭ０のゲートに加わり、トランジスタＭ０の閾値電圧の絶対値｜ＶｔｈＭ０｜を超える正の電圧ＶｄｄがノードＮｂ３に加わる。これによりアンプ回路２１を含むレギュレータ部が起動し、出力電圧ＶｏｕｔがトランジスタＭ３４の閾値電圧ＶｔｈＭ３４以上となると、出力電圧Ｖｏｕｔを電圧（－ＶｔｈＭ３４＋ＶｔｈＭ３５）だけレベルシフトさせた電圧がトランジスタＭ０のゲート電圧とされる。つまり、出力電圧Ｖｏｕｔを基準としたトランジスタＭ３４及びＭ３５の特性で定まる電圧が、レギュレータ部の電源電圧Ｖｄｄに設定される。
＜＜第３実施形態＞＞
本発明の第３実施形態を説明する。図１８に第３実施形態に係る電源装置２００を示す。電源装置２００は、正の入力電圧ＶＩＮ（例えば５Ｖ～４５Ｖ）を受け、入力電圧ＶＩＮを降圧することで所望の正の出力電圧ＶＯＵＴ（例えば３．３Ｖ又は５Ｖ）を生成する。電源装置２００はＬＤＯ（Low Drop Out）レギュレータに分類される電源装置であって良い。
図１９に電源装置２００の一例である電源装置２００ａの構成を示す。電源装置２００ａは第１電源回路２１０及び第２電源回路２２０を備える。
第１電源回路２１０は、入力電圧ＶＩＮを降圧することで内部電源電圧ＶＲＥＧ（例えば４Ｖ～５Ｖ）を生成する内部電源回路である。第１電源回路２１０として、第１実施形態に係る電源回路１（１ａ、１ｂ、１ｃ、１ｄ）又は第２実施形態に係る電源回路２（２ａ、２ａ’２ｂ、２ｃ、２ｄ、２ｄ’、２ｅ、２ｆ）を用いることができる。この場合、入力電圧ＶＩＮ、内部電源電圧ＶＲＥＧを、夫々、上述の入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔとみなせば良い。
第２電源回路２２０は、入力電圧ＶＩＮを降圧することで出力電圧ＶＯＵＴを生成するリニア電源回路であり、Ｐチャネルエンハンスメント型のＭＯＳＦＥＴとして構成された出力トランジスタ２２１と、アンプ回路２２２と、抵抗２２３及び２２４と、内部基準電圧ＶＲＥＦを生成及び出力する内部基準電圧生成器２２５と、を備える。内部基準電圧ＶＲＥＦは所定の正の直流電圧値（例えば１Ｖ）を有する。
出力トランジスタ２２１のソースは入力電圧ＶＩＮが加わる入力端２３１に接続され、出力トランジスタ２２１のドレインと抵抗２２４の一端は出力電圧ＶＯＵＴが加わる出力端２３２に接続される。抵抗２２４の他端は抵抗２２３を介してグランドに接続される。抵抗２２３及び２２４が互いに接続されるノードには出力電圧ＶＯＵＴに比例する帰還電圧ＶＦＢが生じる。アンプ回路２２２は、内部電源電圧ＶＲＥＧを元に駆動する増幅器であり、非反転入力端、反転入力端及び出力端を有する。アンプ回路２２２において、反転入力端には生成器２２５からの内部基準電圧ＶＲＥＦが入力され、非反転入力端には帰還電圧ＶＦＢが入力される。アンプ回路２２２の出力端は出力トランジスタ２２１のゲートに接続される。
第２電源回路２２０において、アンプ回路２２２は、帰還電圧ＶＦＢが内部基準電圧ＶＲＥＦと一致するように出力トランジスタ２２１のゲート電圧を制御する。故に、抵抗２２３及び２２４の抵抗値と内部基準電圧ＶＲＥＦとで定まる電圧に出力電圧ＶＯＵＴが一致するように、出力トランジスタ２２１のオン抵抗値が連続的に制御されることになる。
内部基準電圧生成器２２５は、入力電圧ＶＩＮ又は内部電源電圧ＶＲＥＧに基づいて内部基準電圧ＶＲＥＦを生成する。内部基準電圧生成器２２５として、第１実施形態に係る電源回路１（１ａ、１ｂ、１ｃ、１ｄ）又は第２実施形態に係る電源回路２（２ａ、２ａ’２ｂ、２ｃ、２ｄ、２ｄ’、２ｅ、２ｆ）を用いることができる。この場合、入力電圧ＶＩＮ又は内部電源電圧ＶＲＥＧを上述の入力電圧Ｖｉｎとみなすと共に、内部基準電圧ＶＲＥＦを上述の出力電圧Ｖｏｕｔとみなせば良い。
内部基準電圧ＶＲＥＦや内部電源電圧ＶＲＥＧが入力変動に応答して変動すると、出力電圧ＶＯＵＴが変化したり、出力電圧ＶＯＵＴにオーバーシュートが発生したりすることがある。これらは、出力電圧ＶＯＵＴを受けて駆動する負荷（不図示）の誤動作や破壊につながる可能性がある。入力変動に対して高い性能を持つ電源回路１又は２を用いて内部基準電圧ＶＲＥＦ又は内部電源電圧ＶＲＥＧを生成すれば、安定した出力電圧ＶＯＵＴを得ることが可能となる。
尚、特に図示しないが、第２電源回路２２０をスイッチング電源回路として構成しておいても良い。
図１８の電源装置２００は半導体集積回路にて形成された電源ＩＣであって良い。図１９の電源装置２００ａでは、内部基準電圧ＶＲＥＦ又は内部電源電圧ＶＲＥＧを生成する内部電源回路として、第１又は第２実施形態に係る電源回路１又は２を利用する例を説明したが、電源回路１又は２におけるトランジスタＭ０（図３等参照）の電流能力によっては、電源回路１又は２そのものが電源装置２００であっても良い。この場合、入力電圧ＶＩＮ、出力電圧ＶＯＵＴを、夫々、上述の入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔとみなせば良い。
＜＜第４実施形態＞＞
本発明の第４実施形態を説明する。第３実施形態に係る電源装置２００の出力電圧ＶＯＵＴを任意の負荷に供給することができる。図２０に示す如く、電源装置２００と、電源装置２００から電力の供給を受ける負荷ＬＤ（即ち、電源装置２００からの出力電圧ＶＯＵＴに基づいて駆動する負荷）と、を備えた任意の機器３００を構成して良い。機器３００は、自動車等の車両に搭載される機器（即ち車載機器）であっても良いし、産業機器、事務機器、家電機器、ポータブル機器などであっても良い。
図２１に機器３００が搭載された自動車である車両３１０の概略構成を示す。車両３１０において、入力電圧ＶＩＮは、車両３１０に設けられたバッテリＢＡＴから電源装置２００に供給される。車両３１０において、負荷ＬＤは車両３１０に設けられた任意の電気機器であって良い。例えば、負荷ＬＤはＥＣＵ（Electronic Control Unit）であって良い。当該ＥＣＵは、車両３１０の走行制御、車両３１０に設けられた空調機、ランプ、パワーウィンドウ、エアバッグの駆動制御などを行う。或いは例えば、それらの空調機、ランプ、パワーウィンドウ又はエアバッグが負荷ＬＤであっても良い。
＜＜第５実施形態＞＞
本発明の第５実施形態を説明する。第５実施形態では、上述の第１～第４実施形態に対して適用可能な変形技術等を説明する。
上述の各トランジスタは、本発明の主旨を損なわない範囲で、任意の種類のトランジスタで構成されていて良い。即ち例えば、本発明の主旨を損なわない範囲で、ＭＯＳＦＥＴのチャネル型をＮチャネル型からＰチャネル型へと、又は、Ｐチャネル型からＮチャネル型へと変形することも可能である（チャネル型の変形に伴い、必要な回路変形も行われる）。また例えば、ＭＯＳＦＥＴとして上述された幾つかのトランジスタを、本発明の主旨を損なわない範囲で、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
第１実施形態に係る電源回路１又は第２実施形態に係る電源回路２において（図３又は図９参照）、トランジスタＭ０は、入力電圧Ｖｉｎの入力端ＴＭ１と内部電源端ＴＭ３との間に挿入されていることから、挿入トランジスタと称することができる。また、トランジスタＭ０は、内部電源端ＴＭ３に加わる電圧Ｖｄｄ（レギュレータ部への電源電圧）を入力電圧Ｖｉｎに依らず出力電圧Ｖｏｕｔに応じた電圧にてクランプする機能を有することから、トランジスタＭ０をクランプトランジスタ又は電源クランプ素子と称することもできる。
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
１、１ａ～１ｄ、２、２ａ、２ａ’２ｂ、２ｃ、２ｄ、２ｄ’、２ｅ、２ｆ 電源回路
１０、２０ レギュレータ部
３０ ゲート電圧生成部
Ｍ０ トランジスタ（挿入トランジスタ）
ＴＭ１ 入力端
ＴＭ２ 出力端
ＴＭ３ 内部電源端

Claims (5)

  1. 入力端に加わる入力電圧に基づき出力端から出力電圧を出力する電源回路において、
    前記入力端と内部電源端との間に挿入されたＮチャネルデプレッション型の挿入トランジスタと、
    前記内部電源端に加わる電圧を電源電圧として用い、前記内部電源端から前記出力端への導通を制御することにより前記出力電圧を生成するレギュレータ部と、を備え、
    前記挿入トランジスタにおいて、ドレインは前記入力端に接続され、ソースは前記内部電源端に接続され、ゲートは前記出力端に接続され、
    前記出力端はプルダウンされる
    、電源回路。
  2. 前記レギュレータ部は、前記内部電源端と前記出力端との間に設けられた出力トランジスタと、前記出力電圧に応じて前記出力トランジスタのゲートを制御する制御部と、を備える
    、請求項１に記載の電源回路。
  3. 前記出力トランジスタはＮチャネルデプレッション型のトランジスタであり、
    前記出力トランジスタの閾値電圧よりも前記挿入トランジスタの閾値電圧の方が低い
    、請求項２に記載の電源回路。
  4. 内部基準電圧又は内部電源電圧を生成する内部電源回路として、請求項１～３の何れかに記載の電源回路を有する
    、電源装置。
  5. 請求項４に記載の電源装置と、
    前記電源装置から電力の供給を受ける負荷と、を備える
    、車両。
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