JP7479765B2

JP7479765B2 - 基準電圧回路

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Description

本発明は、基準電圧回路に関する。

電源電圧変動や温度変動によらない一定の電圧を基準電圧として生成する基準電圧回路の一例として、バンドギャップリファレンス（ＢＧＲ）回路が利用されている。例えば、基準電圧が出力される出力端子と電源供給端子との間にＮＭＯＳトランジスタ等の出力トランジスタが接続されたＢＧＲ回路を備える基準電圧回路がある（例えば、特許文献１参照）。

特開２０１９－１３３５６９号公報

しかしながら、従来の基準電圧回路では、出力トランジスタのドレインが電源供給端子に直接接続されているため、出力トランジスタの動作点は、電源電圧の変動の影響を受けやすい。従って、上述した従来の基準電圧回路では、電源電圧が変動した場合、出力トランジスタの動作点が変動してしまい、電圧が一定な基準電圧を供給するのが困難であった。

本発明は、上述した事情を考慮し、電源電圧の変動に対して電圧の変動が抑制された基準電圧を供給する基準電圧回路を提供することを目的とする。

本発明の実施形態に係る基準電圧回路は、基準電圧を発生させ、発生させた前記基準電圧を出力端子へ供給する出力ラインを有する基準電圧発生回路と、制御電圧が入力されるゲートと、ドレインと、ソースと、を有する出力トランジスタと、前記出力トランジスタのソースと接続されるゲートと、ドレインと、前記出力トランジスタのドレインに接続されるソースと、を有する安定化トランジスタと、を有し、前記基準電圧の前記出力端子への供給を制御する出力制御回路と、を備え、前記安定化トランジスタは、そのゲート・ソース間電圧が前記出力トランジスタの飽和領域におけるドレイン・ソース間電圧以上に構成されることを特徴とする。

本発明によれば、電源電圧の変動に対して電圧の変動が抑制された基準電圧を供給することができる。

本実施形態に係る基準電圧回路の第１の構成例を示す回路図である。本実施形態に係る基準電圧回路の第２の構成例を示す回路図である。本実施形態に係る基準電圧回路の第３の構成例を示す回路図である。

以下、本発明の実施形態に係る基準電圧回路を、図面を参照して説明する。なお、本実施形態の説明に際し、図面に示される抵抗及び定電流源の両端のうち、上側に位置する端を第１端、下側に位置する端を第２端と呼称する。

図１は、本実施形態に係る基準電圧回路の第１の構成例である基準電圧回路１００の回路図である。

基準電圧回路１００は、バンドギャップリファレンス（ＢＧＲ）回路である基準電圧発生回路１０と、出力制御回路３０と、を備えている。また、基準電圧発生回路１０、出力制御回路３０及び出力端子Ｔｏは、節点Ｎ１で互いに接続されている。ここで、節点Ｎ１は、デプレッション型ＮＭＯＳトランジスタ３１のソースと、デプレッション型ＮＭＯＳトランジスタ３２のゲートと、抵抗１５の第１端と、抵抗１６の第１端と、出力端子Ｔｏとの接続点である。

基準電圧発生回路１０は、２個のＰＮＰバイポーラトランジスタ１１，１２と、３個の抵抗１３，１５，１６と、を有している。

第１のダイオードとしてのＰＮＰバイポーラトランジスタ１１は、ベース及びコレクタが、第２の電源電圧を供給する第２の電源供給端子としての接地端子２に接続（接地）されている。従って、第１のダイオードのカソードとしてのベース及びコレクタが接地端子２を介して接続（短絡）されている。第１のダイオードのアノードとしてのＰＮＰバイポーラトランジスタ１１のエミッタは、抵抗１３の第２端と接続されている。

第２のダイオードとしてのＰＮＰバイポーラトランジスタ１２は、ＰＮＰバイポーラトランジスタ１１と同じサイズに構成されている。ＰＮＰバイポーラトランジスタ１２は、ベース及びコレクタが、接地端子２に接続（接地）されている。従って、第２のダイオードのカソードとしてのベース及びコレクタが接地端子２を介して接続（短絡）されている。第２のダイオードのアノードとしてのＰＮＰバイポーラトランジスタ１２のエミッタは、抵抗１６の第２端と接続されている。

ＰＮＰバイポーラトランジスタ１１のエミッタ面積及びＰＮＰバイポーラトランジスタ１２のエミッタ面積の比（エミッタ面積比）は、Ｎ（＞０）：１に設定される。すなわち、ＰＮＰバイポーラトランジスタ１１は、ＰＮＰバイポーラトランジスタ１２のエミッタ面積のＮ倍の面積に構成されるエミッタを有している。

第２の抵抗としての抵抗１５は、節点Ｎ１に接続される第１端と、第１抵抗としての抵抗１３の第１端及び演算増幅器３３の反転入力端（－）に接続される第２端と、を有している。

第３の抵抗としての抵抗１６は、節点Ｎ１に接続される第１端と、ＰＮＰバイポーラトランジスタ１２のエミッタ及び演算増幅器３３の非反転入力端（＋）に接続される第２端と、を有している。

また、基準電圧発生回路１０は、抵抗１５の第１端と、抵抗１６の第１端と、出力端子Ｔｏとが接続された出力ラインＯＬを有し、出力ラインＯＬから出力端子Ｔｏに基準電圧Ｖ_REFが供給される。

出力制御回路３０は、デプレッション型ＮＭＯＳトランジスタ３１，３２と、演算増幅器３３と、を有し、基準電圧Ｖ_REFの出力端子Ｔｏへの供給を制御する。

出力トランジスタ及び第１のデプレッション型ＮＭＯＳトランジスタとしてのデプレッション型ＮＭＯＳトランジスタ３１は、演算増幅器３３の出力端と接続されるゲートと、ドレインと、出力ラインＯＬに接続されるソースと、を有している。

安定化トランジスタ及び第２のデプレッション型ＮＭＯＳトランジスタとしてのデプレッション型ＮＭＯＳトランジスタ３２は、出力ラインＯＬを介してデプレッション型ＮＭＯＳトランジスタ３１のソースと接続されるゲートと、電源供給端子１と接続されるドレインと、デプレッション型ＮＭＯＳトランジスタ３１のドレインと接続されるソースと、を有している。

また、デプレッション型ＮＭＯＳトランジスタ３２は、その定数が、ゲート・ソース間電圧ＶGS#32がデプレッション型ＮＭＯＳトランジスタ３１の飽和領域におけるドレイン・ソース間電圧ＶDS#31s以上になるように設定されている。すなわち、デプレッション型ＮＭＯＳトランジスタ３２は、下記式（１）
ＶGS#32≧ＶDS#31s …（１）
を満たすように、構成されている。

演算増幅器３３は、正側電源端、負側電源端、非反転入力端（＋）、反転入力端（－）、及び出力端と、を含み、出力端から制御電圧を供給する。

正側電源端は、第１の電源電圧を供給する第１の電源供給端子としての電源供給端子１に接続されている。負側電源端は、接地端子２に接続されている。非反転入力端（＋）は、ＰＮＰバイポーラトランジスタ１２のエミッタと抵抗１６の第２端との節点に接続されている。また、反転入力端（－）は、抵抗１３の第１端と抵抗１５の第２端との節点に接続されている。出力端は、デプレッション型ＮＭＯＳトランジスタ３１のゲートと接続されており、制御電圧がデプレッション型ＮＭＯＳトランジスタ３１のゲートに入力される。

次に、基準電圧回路１００の作用及び効果について説明する。
基準電圧回路１００では、基準電圧発生回路１０が基準電圧Ｖ_REFを発生させる。基準電圧Ｖ_REFは出力ラインＯＬを通して出力端子Ｔｏへ供給される。また、出力制御回路３０は、基準電圧Ｖ_REFの出力端子Ｔｏへの供給を制御する。

出力制御回路３０において、デプレッション型ＮＭＯＳトランジスタ３１のドレイン・ソース間電圧ＶDS#31は、デプレッション型ＮＭＯＳトランジスタ３２のゲート・ソース間電圧ＶGS#32で一定にバイアスされる。

デプレッション型ＮＭＯＳトランジスタ３２のソースの電位は、基準電圧Ｖ_REFからデプレッション型ＮＭＯＳトランジスタ３２のゲート・ソース間電圧ＶGS#32だけ高いＶ_REF＋ＶGS#32である。デプレッション型ＮＭＯＳトランジスタ３１のソースの電位は、デプレッション型ＮＭＯＳトランジスタ３２のゲートの電位に等しい。

従って、第１の電源電圧が変動した場合、デプレッション型ＮＭＯＳトランジスタ３２のドレイン・ソース間電圧は変動するものの、デプレッション型ＮＭＯＳトランジスタ３１のドレイン・ソース間電圧は変動せずに一定に保たれる。また、起動時に基準電圧Ｖ_REFが０［Ｖ］から上昇して所定の電圧に達する間も、デプレッション型ＮＭＯＳトランジスタ３１のドレイン・ソース間電圧は変動せず一定に保たれる。

このように構成される基準電圧回路１００によれば、第１の電源電圧が変動したとしても、デプレッション型ＮＭＯＳトランジスタ３１のドレイン・ソース間電圧は変動しないので、デプレッション型ＮＭＯＳトランジスタ３１の動作点は変動しない。故に、出力端子Ｔｏから安定した基準電圧Ｖ_REFを外部へ供給することができる。

また、基準電圧回路１００は、起動時に基準電圧Ｖ_REFが０［Ｖ］から所定の電圧に達する間において、デプレッション型ＮＭＯＳトランジスタ３１のドレイン・ソース間電圧は変動しないので、安定した起動特性を得ることができる。

なお、本実施形態に係る基準電圧回路は、基準電圧回路１００に限られず、例えば、後述する基準電圧回路２００（図２），３００（図３）等でもよい。

図２は、本実施形態に係る基準電圧回路の第２の構成例である基準電圧回路２００の回路図である。

基準電圧回路２００は、いわゆるＷｉｄｌａｒ型ＢＧＲ回路である基準電圧発生回路２０と、出力制御回路４０と、を備えている。また、基準電圧発生回路２０、出力制御回路４０及び出力端子Ｔｏは、節点Ｎ３で互いに接続されている。ここで、節点Ｎ３は、デプレッション型ＮＭＯＳトランジスタ４１のソースと、デプレッション型ＮＭＯＳトランジスタ４２のゲートと、抵抗２３の第１端と、抵抗２４の第１端と、出力端子Ｔｏとの接続点である。

基準電圧発生回路２０は、２個のＮＰＮバイポーラトランジスタ２１，２２と、３個の抵抗２３，２４，２６と、を有している。

ダイオードとしてのＮＰＮバイポーラトランジスタ２１は、接地端子２に直接接続されている一方、第１のバイポーラトランジスタとしてのＮＰＮバイポーラトランジスタ２２は、抵抗２６を介して接地端子２に接続されている。また、ＮＰＮバイポーラトランジスタ２１は、ダイオード接続されており、ＮＰＮバイポーラトランジスタ２２とともに、カレントミラー回路を構成している。

ＮＰＮバイポーラトランジスタ２１のコレクタと節点Ｎ３との間には、抵抗２３が接続されている。ＮＰＮバイポーラトランジスタ２２のコレクタと節点Ｎ３との間には、抵抗２４が接続されている。

第１の抵抗としての抵抗２３は、出力ラインＯＬと接続される第１端と、ダイオードのアノードとしてのＮＰＮバイポーラトランジスタ２１のコレクタと接続される第２端と、を有している。

第２の抵抗としての抵抗２４は、出力ラインＯＬと接続される第１端と、ＮＰＮバイポーラトランジスタ２２のコレクタと接続される第２端と、を有している。

第３の抵抗としての抵抗２６は、ＮＰＮバイポーラトランジスタ２２のエミッタに接続される第１端と、接地端子２に接続される第２端と、を有している。

出力制御回路４０は、デプレッション型ＮＭＯＳトランジスタ４１，４２と、定電流源４５と、ＮＰＮバイポーラトランジスタ４６と、を有している。

出力トランジスタ及び第１のデプレッション型ＮＭＯＳトランジスタとしてのデプレッション型ＮＭＯＳトランジスタ４１は、定電流源４５の第２端及びＮＰＮバイポーラトランジスタ４６のコレクタに接続されるゲートと、節点Ｎ３に接続されるソースと、を有している。

安定化トランジスタ及び第２のデプレッション型ＮＭＯＳトランジスタとしてのデプレッション型ＮＭＯＳトランジスタ４２は、節点Ｎ３に接続されるゲートと、電源供給端子１に接続されるドレインと、デプレッション型ＮＭＯＳトランジスタ４１のドレインと接続されるソースと、を有している。

また、デプレッション型ＮＭＯＳトランジスタ４２は、デプレッション型ＮＭＯＳトランジスタ３２と同様、その定数が、ゲート・ソース間電圧ＶGS#42がデプレッション型ＮＭＯＳトランジスタ４１の飽和領域におけるドレイン・ソース間電圧ＶDS#41s以上になるように設定されている。すなわち、デプレッション型ＮＭＯＳトランジスタ４２は、下記式（２）
ＶGS#42≧ＶDS#41s …（２）
を満たすように、構成されている。

定電流源４５は、電源供給端子１に接続される第１端と、デプレッション型ＮＭＯＳトランジスタ４１のゲート及びＮＰＮバイポーラトランジスタ４６のコレクタに接続される第２端と、を有している。

第２のバイポーラトランジスタとしてのＮＰＮバイポーラトランジスタ４６は、ＮＰＮバイポーラトランジスタ２２のコレクタ及び抵抗２４の第２端に接続されるベースと、定電流源４５の第２端及びデプレッション型ＮＭＯＳトランジスタ４１のゲートと接続されるコレクタと、接地端子２に接続されるエミッタと、を有している。

このように構成される基準電圧回路２００は、基準電圧回路１００と同様に作用し、同様の効果を得ることができる。すなわち、基準電圧回路２００の作用及び効果の詳細については、上述した基準電圧回路１００の作用及び効果の説明において、出力制御回路３０及びデプレッション型ＮＭＯＳトランジスタ３１，３２を、それぞれ、出力制御回路４０及びデプレッション型ＮＭＯＳトランジスタ４１，４２に、読み替えればよい。

図３は、本実施形態に係る基準電圧回路の第３の構成例である基準電圧回路３００の回路図である。

基準電圧回路３００は、基準電圧回路１００に対して、出力制御回路３０の代わりに出力制御回路５０を備える点で相違しているが、その他の点は実質的に相違しない。そこで、基準電圧回路１００の構成要素と実質的に相違しない構成要素については、同じ符号を付して説明を省略する。

出力制御回路５０は、出力トランジスタとしてのエンハンスメント型ＰＭＯＳトランジスタ５１と、安定化トランジスタとしてのデプレッション型ＰＭＯＳトランジスタ５２と、演算増幅器５３と、を有している。

エンハンスメント型ＰＭＯＳトランジスタ５１は、演算増幅器５３の出力端と接続されるゲートと、ドレインと、電源供給端子１と接続されるソースと、を有している。デプレッション型ＰＭＯＳトランジスタ５２は、電源供給端子１と接続されるゲートと、出力ラインＯＬに接続されるドレインと、エンハンスメント型ＰＭＯＳトランジスタ５１のドレインに接続されるソースと、を有している。

デプレッション型ＰＭＯＳトランジスタ５２は、その定数が、ゲート・ソース間電圧ＶGS#52がエンハンスメント型ＰＭＯＳトランジスタ５１の飽和領域におけるドレイン・ソース間電圧ＶDS#51s以上になるように設定されている。すなわち、デプレッション型ＰＭＯＳトランジスタ５２は、下記式（３）
ＶGS#52≧ＶDS#51s …（３）
を満たすように、構成されている。

演算増幅器５３は、演算増幅器３３に対して、非反転入力端（＋）の接続先と反転入力端（－）の接続先とが入れ替えられている点が相違するが、正側電源端、負側電源端、非反転入力端（＋）、反転入力端（－）、及び出力端と、を含む点では共通している。

演算増幅器５３において、非反転入力端（＋）は、抵抗１３の第１端と抵抗１５の第２端との節点に接続されている。また、反転入力端（－）は、ＰＮＰバイポーラトランジスタ１２のエミッタと抵抗１６の第２端との節点に接続されている。出力端は、エンハンスメント型ＰＭＯＳトランジスタ５１のゲートと接続されている。

このように構成される基準電圧回路３００は、基準電圧回路１００と同様に作用し、同様の効果を得ることができる。すなわち、基準電圧回路３００の作用及び効果の詳細については、上述した基準電圧回路１００の作用及び効果の説明において、出力制御回路３０、デプレッション型ＮＭＯＳトランジスタ３１及びデプレッション型ＮＭＯＳトランジスタ３２を、それぞれ、出力制御回路５０、エンハンスメント型ＰＭＯＳトランジスタ５１及びデプレッション型ＰＭＯＳトランジスタ５２に、読み替えればよい。

なお、本発明は、上述した実施形態そのままに限定されるものではなく、実施段階では、上述した例以外にも様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更をすることができる。

例えば、上述した基準電圧回路１００，２００，３００において、ＰＮＰバイポーラトランジスタ１１，１２及びＮＰＮバイポーラトランジスタ２１は、バイポーラトランジスタである例を説明したが、これに限定されない。ＰＮＰバイポーラトランジスタ１１，１２及びＮＰＮバイポーラトランジスタ２１のうち、少なくとも１個はダイオードでもよい。

例えば、出力トランジスタとしてのデプレッション型ＮＭＯＳトランジスタ３１のソースと安定化トランジスタとしてのデプレッション型ＮＭＯＳトランジスタ３２のゲートとが、出力制御回路３０の外部で接続（短絡）される構成例が図１に示されているが、図示されている構成例に限定されない。出力トランジスタのソースと安定化トランジスタのゲートとは、出力制御回路の内部で接続されていてもよい。

具体的に説明すれば、出力制御回路３０の内部でデプレッション型ＮＭＯＳトランジスタ３１のソースとデプレッション型ＮＭＯＳトランジスタ３２のゲートとが接続されていてもよい。出力制御回路４０の内部でデプレッション型ＮＭＯＳトランジスタ４１のソースとデプレッション型ＮＭＯＳトランジスタ４２のゲートとが接続されていてもよい。出力制御回路５０の内部でエンハンスメント型ＰＭＯＳトランジスタ５１のソースとデプレッション型ＰＭＯＳトランジスタ５２のゲートとが接続されていてもよい。

本実施形態に係る基準電圧回路の一例として、ＢＧＲ回路である基準電圧発生回路１０を備える基準電圧回路１００，３００及びＢＧＲ回路である基準電圧発生回路２０を備える基準電圧回路２００について説明したが、本実施形態に係る基準電圧回路は、ＢＧＲ回路以外の基準電圧発生回路を備えていてもよい。

これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１００，２００，３００基準電圧回路
１電源供給端子（第１の電源供給端子）
２接地端子（第２の電源供給端子）
１０，２０基準電圧発生回路
１１ＰＮＰバイポーラトランジスタ（第１のダイオード）
１２ＰＮＰバイポーラトランジスタ（第２のダイオード）
１３抵抗（第１の抵抗）
１５抵抗（第２の抵抗）
１６抵抗（第３の抵抗）
２１ＮＰＮバイポーラトランジスタ（ダイオード）
２２ＮＰＮバイポーラトランジスタ（第１のバイポーラトランジスタ）
２３抵抗（第１の抵抗）
２４抵抗（第２の抵抗）
２６抵抗（第３の抵抗）
３０，４０出力制御回路
３１，４１デプレッション型ＮＭＯＳトランジスタ（出力トランジスタ、第１のデプレッション型ＮＭＯＳトランジスタ）
３２，４２デプレッション型ＮＭＯＳトランジスタ（安定化トランジスタ、第２のデプレッション型ＮＭＯＳトランジスタ）
３３，５３演算増幅器
４６ＮＰＮバイポーラトランジスタ（第２のバイポーラトランジスタ）
５１エンハンスメント型ＰＭＯＳトランジスタ（出力トランジスタ）
５２デプレッション型ＰＭＯＳトランジスタ（安定化トランジスタ）
ＯＬ出力ライン

Claims

基準電圧を発生させ、発生させた前記基準電圧を出力端子へ供給する出力ラインを有する基準電圧発生回路と、
制御電圧が入力されるゲートと、ドレインと、ソースと、を有する出力トランジスタと、前記出力トランジスタのソースと接続されるゲートと、ドレインと、前記出力トランジスタのドレインと接続されるソースと、を有する安定化トランジスタと、を有し、前記基準電圧の前記出力端子への供給を制御する出力制御回路と、を備え、
前記安定化トランジスタは、そのゲート・ソース間電圧が前記出力トランジスタの飽和領域におけるドレイン・ソース間電圧以上に構成されることを特徴とする基準電圧回路。
前記出力トランジスタは、第１のデプレッション型ＮＭＯＳトランジスタであり、
前記安定化トランジスタは、第２のデプレッション型ＮＭＯＳトランジスタであって、
前記第１のデプレッション型ＮＭＯＳトランジスタは、前記制御電圧が入力されるゲートと、ドレインと、前記出力ラインに接続されるソースと、を有し、
前記第２のデプレッション型ＮＭＯＳトランジスタは、前記第１のデプレッション型ＮＭＯＳトランジスタのソースと接続されるゲートと、第１の電源電圧を供給する第１の電源供給端子に接続されるドレインと、前記第１のデプレッション型ＮＭＯＳトランジスタのドレインと接続されるソースと、を有する請求項１に記載の基準電圧回路。
前記基準電圧発生回路は、それぞれ、第１端及び第２端を有する第１の抵抗、第２の抵抗及び第３の抵抗と、
前記第１の抵抗の第２端と接続されるアノードと、第２の電源電圧を供給する第２の電源供給端子に接続されるカソードと、を有する第１のダイオードと、
前記第３の抵抗の第２端と接続されるアノードと、前記第２の電源供給端子に接続されるカソードと、を有する第２のダイオードと、を有し、
前記出力制御回路は、前記第１の抵抗の第１端及び前記第２の抵抗の第２端と接続される反転入力端と、前記第２のダイオードのアノード及び前記第３の抵抗の第２端と接続される非反転入力端と、前記第１のデプレッション型ＮＭＯＳトランジスタのゲートと接続され、前記制御電圧を供給する出力端とを含む演算増幅器と、をさらに有する請求項２に記載の基準電圧回路。
前記基準電圧発生回路は、カレントミラー回路を構成するダイオード及び第１のバイポーラトランジスタと、
前記出力ラインと接続される第１端と、前記ダイオードのアノードと接続される第２端と、を有する第１の抵抗と、
前記出力ラインと接続される第１端と、前記第１のバイポーラトランジスタのコレクタと接続される第２端と、を有する第２の抵抗と、
前記第１のバイポーラトランジスタのエミッタに接続される第１端と、第２の電源電圧を供給する第２の電源供給端子に接続される第２端と、を有する第３の抵抗と、を有し、
前記出力制御回路は、前記第２の抵抗の第２端及び前記第１のバイポーラトランジスタのコレクタに接続されるベースと、定電流源を介して接続される前記第１の電源供給端子及び前記第１のデプレッション型ＮＭＯＳトランジスタのゲートと接続されるコレクタと、前記第２の電源供給端子に接続されるエミッタと、を有する第２のバイポーラトランジスタをさらに有する請求項２に記載の基準電圧回路。
前記出力トランジスタは、エンハンスメント型ＰＭＯＳトランジスタであり、
前記安定化トランジスタは、デプレッション型ＰＭＯＳトランジスタであって、
前記エンハンスメント型ＰＭＯＳトランジスタは、前記制御電圧が入力されるゲートと、ドレインと、第１の電源電圧を供給する第１の電源供給端子に接続されるソースと、を有し、
前記デプレッション型ＰＭＯＳトランジスタは、前記エンハンスメント型ＰＭＯＳトランジスタのソースと接続されるゲートと、前記出力ラインに接続されるドレインと、前記エンハンスメント型ＰＭＯＳトランジスタのドレインと接続されるソースと、を有し、そのゲート・ソース間電圧が前記エンハンスメント型ＰＭＯＳトランジスタの飽和領域におけるドレイン・ソース間電圧以上に構成される請求項１に記載の基準電圧回路。
前記基準電圧発生回路は、それぞれ、第１端及び第２端を有する第１の抵抗、第２の抵抗及び第３の抵抗と、
前記第１の抵抗の第２端と接続されるアノードと、第２の電源電圧を供給する第２の電源供給端子に接続されるカソードと、を有する第１のダイオードと、
前記第３の抵抗の第２端と接続されるアノードと、前記第２の電源供給端子に接続されるカソードと、を有する第２のダイオードと、を有し、
前記出力制御回路は、前記第２のダイオードのアノード及び前記第３の抵抗の第２端と接続される反転入力端と、前記第１の抵抗の第１端及び前記第２の抵抗の第２端と接続される非反転入力端と、前記エンハンスメント型ＰＭＯＳトランジスタのゲートと接続され、前記制御電圧を供給する出力端とを含む演算増幅器と、をさらに有する請求項５に記載の基準電圧回路。