CN115185329B - 一种带隙基准结构 - Google Patents

Abstract

本申请涉及半导体集成电路技术领域，尤其涉及一种带隙基准结构；包括：运算放大器电路、基准电路、偏置电路以及启动电路，基准电路与运算放大器电路连接，用于产生精准的PTAT电流，并使得放大器电路的输入电压满足运算放大器电路的最低输入电压阈值要求，偏置电路与基准电路连接，用于为基准电路提供偏置电压。本申请有助于减少因输入电压太低而导致运算放大器不能正常工作的风险。

Description

一种带隙基准结构

技术领域

本申请涉及半导体集成电路技术领域，尤其涉及一种带隙基准结构。

背景技术

带隙基准，英文Bandgap voltage reference，常常有人简单地称它为Bandgap。最经典的带隙基准是利用一个具有正温度系数的电压与具有负温度系数的电压之和，二者温度系数相互抵消，实现与温度无关的电压基准，因为其基准电压与硅的带隙电压差不多，因而称为带隙基准。

传统技术中，带隙基准电路中运算放大器使用的参考电流是通过自偏置电路单独提供，偏置电流与带隙基准环路无关。相关技术中，如图1所示，则是通过全局一体化偏置，在运放输出通过调节P0,P1,P2电流的同时，调节其自身的偏置电流，通过提高运算放大器的增益、增大电流镜PMOS管的长度以及加入MOS低通滤波器，实现了高PSRR的特性。

但是，发明人认为，相关技术中的全局一体化偏置的带隙基准电路中，如果为了实现低功耗，降低带隙基准的电流消耗的话，运算放大器的输入电压会降低至最低输入共模电平以下，会有运算放大器不能正常工作的风险，最终导致电路失效。

发明内容

为了有助于减少因输入电压太低而导致运算放大器不能正常工作的风险，本申请提供一种带隙基准结构。

一种带隙基准结构，包括：

运算放大器电路、基准电路、偏置电路以及启动电路，所述偏置电路与所述基准电路连接，用于为所述基准电路提供偏置电压，并抬高运算放大器的输入电压，所述基准电路与所述运算放大器电路连接，用于产生精准的PTAT电流，并使得所述放大器电路的输入电压满足所述运算放大器电路的最低输入电压阈值要求。

通过采用上述技术方案，偏置电路与基准电路连接，偏置电路为基准电路提供偏置电压，从而间接抬高了运算放大器的输入电压，并输出基准电压，同时通过将基准电压调节运算放大器的输入电压，使得运算放大器的输入电压满足运算放大器电路的最低输入电压阈值要求，从而使得运算放大器电路正常运行，因此有助于减少因输入电压太低而导致运算放大器不能正常工作的风险。

可选的，所述基准电路包括第五PMOS管P4、第六PMOS管P5、第七PMOS管P6、第一电阻R0、第二电阻R1、第三电阻R2、第四电阻R3、第一三极管Q0以及第二三极管Q1；所述第五PMOS管P4、所述第六PMOS管P5以及所述第七PMOS管P6的源极均与电源电压VDD连接，所述第五PMOS管P4、所述第六PMOS管P5以及所述第七PMOS管P6的栅极相互连接，并与所述运算放大器电路连接；

所述第五PMOS管P4的漏极与所述第一三极管Q0的发射极以及所述运算放大器电路连接；所述第六PMOS管P5的漏极与所述第一电阻R0的一端以及所述运算放大器电路连接，所述第一电阻R0的另一端连接于所述第二三极管Q1的发射极，所述第二三极管Q1的基极与所述第一三极管Q0的基极连接，所述第二三极管Q1的集电极与所述第一三极管Q0的集电极均与地线GND连接；所述第七PMOS管P6的漏极与所述第四电阻R3的一端以及所述偏置电路连接，所述第四电阻R3的另一端与所述第二三极管Q1的集电极连接；

所述第二电阻R1的一端连接于所述第一三极管Q0的发射极，所述第二电阻的另一端连接于所述第一三极管Q0的基极；所述第三电阻R2的一端与所述第六PMOS管的漏极连接，所述第三电阻R2的另一端与所述第二三极管Q1的基极连接。

可选的，所述运算放大器电路包括运放模块和偏置模块，所述偏置模块与所述运放模块连接，以用于为所述运放模块提供偏置电压。

可选的，所述运放模块包括第一NMOS管N0、第二NMOS管N1、第三NMOS管N2、第一PMOS管P0和第二PMOS管P1，所述第一PMOS管P0与所述第二PMOS管P1的源极分别与电源电压VDD连接，所述第一PMOS管P0的栅极和漏极以及所述第二PMOS管P1的栅极相互连接，所述第一PMOS管P0的漏极与所述第二NMOS管N1的漏极连接，所述第二NMOS管N1的栅极与所述第五PMOS管P4的漏极连接；

所述第二PMOS管P1的漏极与所述第一NMOS管N0的漏极以及所述偏置模块连接，所述第一NMOS管N0的栅极与所述第六PMOS管P5的漏极连接，所述第一NMOS管N0的源极与所述第二NMOS管N1的源极相互连接后与所述第三NMOS管N2的漏极连接，所述第三NMOS管N2的栅极与所述偏置模块连接，所述第三NMOS管N2的源极与地线GND连接。

可选的，所述偏置模块包括第三PMOS管P2、第四NMOS管N3以及第五NMOS管N4，所述第三PMOS管P2的源极与电源电压VDD连接，所述第三PMOS管P2的栅极与所述第二PMOS管P1的漏极以及所述第五PMOS管P4的栅极连接，所述第三PMOS管P2的漏极与所述第五NMOS管N4的漏极连接，所述第五NMOS管N4的源极与所述第四NMOS管N3的漏极连接，所述第四NMOS管N3的栅极与所述第三NMOS管N2的栅极以及所述第五NMOS管N4的漏极连接，所述第四NMOS管N3的源极与地线GND连接。

可选的，所述偏置电路包括电流镜模块、电平移位模块和负反馈模块，所述电流镜模块与所述电平移位模块和所述负反馈模块连接，为所述电平移位模块提供导通电流以及为所述负反馈模块提供输入电平，所述电平移位模块和所述负反馈模块连接，用于稳定所述电平移位模块的输出电平。

可选的，所述电流镜模块包括第四PMOS管P3，所述第四PMOS管P3的源极与电源电压VDD连接，所述第四PMOS管P3的栅极与所述第三PMOS管P2的栅极连接，所述第四PMOS管P3的漏极与所述电平移位模块以及所述负反馈模块连接。

可选的，所述电平移位模块包括第六NMOS管N5，所述第六NMOS管N5的漏极与所述第四PMOS管P3的漏极以及所述负反馈模块连接，所述第六NMOS管N5的源极与所述负反馈模块以及第一三极管Q0的基极连接，所述第六NMOS管N5的栅极与所述第五NMOS管N4的栅极以及第七PMOS管P6的漏极连接。

可选的，所述负反馈模块包括第七NMOS管N6，所述第七NMOS管N6的漏极与所述第六NMOS管N5的源极以及第一三极管Q0的基极连接，所述第七NMOS管N6的栅极与所述第六NMOS管N5的漏极以及所述第四PMOS管P3的漏极连接，所述第七NMOS管N6的源极与所述地线GND连接。

可选的，带隙基准结构还包括启动电路，所述启动电路与所述运算放大器电路以及所述基准电路连接，用于启动所述运算放大器电路以及所述基准电路。

综上所述，本申请包括以下有益技术效果：

偏置电路与基准电路连接，偏置电路为基准电路提供偏置电压，从而间接抬高了运算放大器的输入电压，并输出基准电压，同时通过将基准电压调节运算放大器的输入电压，使得运算放大器的输入电压满足运算放大器电路的最低输入电压阈值要求，从而使得运算放大器电路正常运行，因此有助于减少因输入电压太低而导致运算放大器不能正常工作的风险。

附图说明

图1是相关技术中带隙基准电路的电路图；

图2是本申请实施例一种带隙基准结构的电路图；

图3是反馈波形图。

附图标记说明：

1、运算放大器电路；2、基准电路；3、偏置电路；4、启动电路；5、运放模块；6、偏置模块；7、电流镜模块；8、电平移位模块；9、负反馈模块。

具体实施方式

本实施例中，PMOS管表示P沟道MOSFET，NMOS管表示N沟道MOSFET。

参照图2，一种带隙基准结构，包括运算放大器电路1，运算放大器电路1包括运放模块5和偏置模块6，偏置模块6与运放模块5连接，以用于为运放模块5提供偏置电压。

运算模块包括第一NMOS管N0、第二NMOS管N1、第三NMOS管N2、第一PMOS管P0和第二PMOS管P1，第一PMOS管P0与第二PMOS管P1的源极分别与电源电压VDD连接，第一PMOS管P0的栅极和漏极以及第二PMOS管P1的栅极相互连接，第一PMOS管P0的漏极与第二NMOS管N1的漏极连接；

第二PMOS管P1的漏极与第一NMOS管N0的漏极以及偏置模块6连接，第一NMOS管N0的源极与第二NMOS管N1的源极相互连接后与第三NMOS管N2的漏极连接，第三NMOS管N2的栅极与偏置模块6连接，第三NMOS管N2的源极与地线GND连接。

偏置模块6包括第三PMOS管P2、第四NMOS管N3以及第五NMOS管N4，第三PMOS管P2的源极与电源电压VDD连接，第三PMOS管P2的栅极与第二PMOS管P1的漏极连接，第三PMOS管P2的漏极与第五NMOS管N4的漏极连接，第五NMOS管N4的源极与第四NMOS管N3的漏极连接，第四NMOS管N3的栅极与第三NMOS管N2的栅极以及第五NMOS管N4的漏极连接，第四NMOS管N3的源极与地线GND连接。

具体的，本实施例中，偏置模块6为运放模块5提供偏置电压，使其正常运行。

具体的，本实施例中，运算放大器电路1还包括电容C，电容C一端与电源电压VDD连接，电容C另一端与第二PMOS管P1的漏极以及第三PMOS管P2的栅极连接。

具体的，本实施例中，电容C为补偿电容，其不仅有助于稳定运算放大器电路1，还有助于整个带隙基准结构的稳定工作，减少电路运行时因出现震荡等因素导致电路不稳定的情况发生。

参照图2，本实施例提供的带隙基准结构还包括基准电路2，基准电路2与运算放大器电路1连接，用于产生精准的PTAT电流以及用于为运算放大器提供输入电压，并使得放大器电路的输入电压满足运算放大器电路1的最低输入电压阈值要求。

基准电路2包括第五PMOS管P4、第六PMOS管P5、第七PMOS管P6、第一电阻R0、第二电阻R1、第三电阻R2、第四电阻R3、第一三极管Q0以及第二三极管Q1。

第五PMOS管P4、第六PMOS管P5以及第七PMOS管P6的源极均与电源电压VDD连接，第五PMOS管P4、第六PMOS管P5以及第七PMOS管P6的栅极相互连接，并与运算放大器电路1中第三PMOS管P2的栅极连接；

第五PMOS管P4的漏极与第一三极管Q0的发射极以及运算放大器电路1中第二NMOS管N1的栅极连接；第六PMOS管P5的漏极与第一电阻R0的一端以及运算放大器电路1中第一NMOS管N0的栅连接，第一电阻R0的另一端连接于第二三极管Q1的发射极，第二三极管Q1的基极与第一三极管Q0的基极连接，第二三极管Q1的集电极与第一三极管Q0的集电极均与地线GND连接；

第七PMOS管P6的漏极与第五NMOS管N4的栅极以及第四电阻R3的一端连接，第四电阻R3的另一端与第二三极管Q1的集电极连接；

第二电阻R1的一端连接于第一三极管Q0的发射极，第二电阻的另一端连接于第一三极管Q0的基极；第三电阻R2的一端与第六PMOS管的漏极连接，第三电阻R2的另一端与第二三极管Q1的基极连接。

具体的，本实施例中，第一三极管Q0以及第二三极管Q1均为PNP型三极管，通过基准电路2生成基准电压。

参照图2，本实施例提供的带隙基准结构还包括偏置电路3，偏置电路3与基准电路2连接，用于为基准电路2提供偏置电压，偏置电路3包括电流镜模块7、电平移位模块8和负反馈模块9，电流镜模块7与电平移位模块8以及负反馈模块9连接，为电平移位模块8提供导通电流以及为负反馈模块9提供输入电平，电平移位模块8和负反馈模块9连接，用于稳定电平移位模块8的输出电平。

电流镜模块7包括第四PMOS管P3，第四PMOS管P3的源极与电源电压VDD连接，第四PMOS管P3的栅极与第三PMOS管P2的栅极以及第五PMOS管P4的栅极连接，第四PMOS管P3的漏极与电平移位模块8和负反馈模块9连接。

电平移位模块8包括第六NMOS管N5，第六NMOS管N5的漏极与第四PMOS管P3的漏极以及负反馈模块9连接，第六NMOS管N5的源极与负反馈模块9以及第一三极管Q0的基极连接，第六NMOS管N5的栅极与第五NMOS管N4的栅极以及第七PMOS管P6的漏极连接。

负反馈模块9包括第七NMOS管N6，第七NMOS管N6的漏极与第六NMOS管N5的源极以及第一三极管Q0的基极连接，第七NMOS管N6的栅极与第六NMOS管N5的漏极以及第四PMOS管P3的漏极连接，第七NMOS管N6的源极与地线GND连接。

具体的，本实施例中，偏置电路3用于给基准电路2中第一三极管Q0的基极以及第二三极管Q1的基极提供稳定的偏置电压。

具体的，当PNP_BASE节点处突然有电流注入时，导致PNP_BASE节点的电位上升，因为第六NMOS管N5的源极和漏极的极性是相同的，即成正比关系，所以VB_FB的电位也随之将会上升，也就是第七NMOS管N6的栅极电位上升。从而导致第七NMOS管N6的导通电阻减小，迫使PNP_BASE节点处的电位下降，从而形成负反馈，并使得PNP_BASE节点处的电位始终稳定在设定值附近。同理，当PNP_BASE节点的电位突然下降时，负反馈原理与当PNP_BASE节点的电位突然上升时相反。

参照图3，可以看到，在120us时，我们给PNP_BASE节点瞬间增加1uA电流。V(BASE_s)此时突然急剧上升，V(BASE_fb)也跟着急剧上升，第七NMOS管N6导通电阻下降，流过更大的电流，最终使得V(BASE_s)下降，最终稳定在初始的电平上。

此外，第一三极管Q0和第二三极管Q1的基极与第七NMOS管N6的漏极连接，通过控制第七NMOS管N6的漏极电压，即可控制第一三极管Q0和第二三极管Q1的基极电压，从而控制VA节点和VB节点的电压，从而有助于控制VA节点和VB节点的电压高于运算放大器正常工作的最低输入电压阈值，使得运算放大器正常工作。

具体的，本实施例中，运算放大器的输入端分别与VA节点和VB节点连接，因为运算放大器输入端虚短的性质使得节点VA电压等于节点VB电压，所以节点VA的电压等于VB电压等于第一三极管Q0的发射极电压Veb0，节点VC的电压等于第二三极管Q1的发射极电压Veb1，第一三极管Q0和第二三极管Q1的基极电压相等，所以第一电阻R0两端的压差为Veb0-Veb1=∆Veb=VTln(n)，通过第一电阻R0的电流为∆Veb/R0=VTln(n)/R0。而通过第三电阻R2的电流为Veb0/R2，所以第六PMOS管P5的电流为VTln(n)/R0+Vbe0/R2，第六PMOS管P5的电流等于第七PMOS管P6的电流，第四电阻R3上的电压为R3*[VTln(n)/R0+Vbe0/R2]。通过调整第四电阻R3、第一电阻R0和第三电阻R2的阻值，可以调节输出电压大小和输出电压的温度系数，最终得到一个相对绝对温度系数的基准电压。

参照图2，本实施例提供的带隙基准结构还包括启动电路4，启动电路4与运算放大器电路1以及基准电路2连接，当基准电压过小时，启动电路4用于启动运算放大器电路1以及基准电路2，当带隙基准结构正常运行后，启动电路4自行关闭。

启动电路4包括第六电阻R5、第七电阻R6、反相器X1、第八PMOS管P7，第九NMOS管N8、第十NMOS管N9、第十一NMOS管N10以及第十二NMOS管N11。

第六电阻R5以及第七电阻R6的一端与电源电压VDD连接，第六电阻R5的另一端与反相器X1的输入端以及第十二NMOS管N11的漏极连接，第十二NMOS管N11的源极与地线GND连接，第十二NMOS管N11的栅极与VBG节点（即第七PMOS管P6的漏极）连接；反相器X1的输出端分别与第八PMOS管P7的栅极以及第九NMOS管N8的栅极连接，第八PMOS管P7的源极与第七电阻R6的另一端以及第十一NMOS管N10的漏极连接，第九NMOS管N8的源极与地线GND连接；第八PMOS管P7的漏极和第九NMOS管N8的漏极与第十一NMOS管N10的栅极以及第十NMOS管N9的栅极连接，第十一NMOS管N10的源极以及第十NMOS管N9的源极与地线GND连接，第十NMOS管N9的漏极与OP_OUT节点（即第二PMOS管P1的漏极）连接。

本申请实施例一种带隙基准结构的实施原理为：第四PMOS管P3为电流镜，给第六NMOS管N5提供导通电流，而第六NMOS管N5的栅端电压为固定的基准电压VBG，所以第六NMOS管N5的源端PNP_BASE电位将会是较VBG下移一个固定的电平Vgs，而第一三极管Q0和第二三极管Q1的基极电压为第六NMOS管N5的源端PNP_BASE电位将会是较VBG下移一个固定的电平Vgs，而根据三极管的导通特性，第一三极管Q0和第二三极管Q1的发射极与基极之间相差一个固定导通电压，因此VA和VB两点处的电压为固定值，因此只需要设置好基准电压VBG，则可以保证运算放大器电路1的输入电压满足运算放大器电路1的最低输入电压阈值要求，从而保证运算放大器正常工作。

以上均为本申请的较佳实施例，并非依此限制本申请的保护范围，故：凡依本申请的结构、形状、原理所做的等效变化，均应涵盖于本申请的保护范围之内。

Claims (9)

1.一种带隙基准结构，其特征在于，包括：

运算放大器电路(1)、基准电路(2)、偏置电路(3)以及启动电路(4)，所述偏置电路(3)与所述基准电路(2)连接，用于为所述基准电路(2)提供偏置电压，并抬高运算放大器的输入电压，所述基准电路(2)与所述运算放大器电路(1)连接，用于产生精准的PTAT电流，并使得所述放大器电路的输入电压满足所述运算放大器电路(1)的最低输入电压阈值要求；

所述基准电路(2)包括第五PMOS管P4、第六PMOS管P5、第七PMOS管P6、第一电阻R0、第二电阻R1、第三电阻R2、第四电阻R3、第一三极管Q0以及第二三极管Q1；所述第五PMOS管P4、所述第六PMOS管P5以及所述第七PMOS管P6的源极均与电源电压VDD连接，所述第五PMOS管P4、所述第六PMOS管P5以及所述第七PMOS管P6的栅极相互连接，并与所述运算放大器电路(1)连接；

所述第五PMOS管P4的漏极与所述第一三极管Q0的发射极以及所述运算放大器电路(1)连接；所述第六PMOS管P5的漏极与所述第一电阻R0的一端以及所述运算放大器电路(1)连接，所述第一电阻R0的另一端连接于所述第二三极管Q1的发射极，所述第二三极管Q1的基极与所述第一三极管Q0的基极连接，所述第二三极管Q1的集电极与所述第一三极管Q0的集电极均与地线GND连接；所述第七PMOS管P6的漏极与所述第四电阻R3的一端以及所述偏置电路(3)连接，所述第四电阻R3的另一端与所述第二三极管Q1的集电极连接；

所述第二电阻R1的一端连接于所述第一三极管Q0的发射极，所述第二电阻的另一端连接于所述第一三极管Q0的基极；所述第三电阻R2的一端与所述第六PMOS管的漏极连接，所述第三电阻R2的另一端与所述第二三极管Q1的基极连接。

2.根据权利要求1所述的一种带隙基准结构，其特征在于，所述运算放大器电路(1)包括运放模块(5)和偏置模块(6)，所述偏置模块(6)与所述运放模块(5)连接，以用于为所述运放模块(5)提供偏置电压。

3.根据权利要求2所述的一种带隙基准结构，其特征在于，所述运放模块(5)包括第一NMOS管N0、第二NMOS管N1、第三NMOS管N2、第一PMOS管P0和第二PMOS管P1，所述第一PMOS管P0与所述第二PMOS管P1的源极分别与电源电压VDD连接，所述第一PMOS管P0的栅极和漏极以及所述第二PMOS管P1的栅极相互连接，所述第一PMOS管P0的漏极与所述第二NMOS管N1的漏极连接，所述第二NMOS管N1的栅极与所述第五PMOS管P4的漏极连接；

所述第二PMOS管P1的漏极与所述第一NMOS管N0的漏极以及所述偏置模块(6)连接，所述第一NMOS管N0的栅极与所述第六PMOS管P5的漏极连接，所述第一NMOS管N0的源极与所述第二NMOS管N1的源极相互连接后与所述第三NMOS管N2的漏极连接，所述第三NMOS管N2的栅极与所述偏置模块(6)连接，所述第三NMOS管N2的源极与地线GND连接。

4.根据权利要求3所述的一种带隙基准结构，其特征在于，所述偏置模块(6)包括第三PMOS管P2、第四NMOS管N3以及第五NMOS管N4，所述第三PMOS管P2的源极与电源电压VDD连接，所述第三PMOS管P2的栅极与所述第二PMOS管P1的漏极以及所述第五PMOS管P4的栅极连接，所述第三PMOS管P2的漏极与所述第五NMOS管N4的漏极连接，所述第五NMOS管N4的源极与所述第四NMOS管N3的漏极连接，所述第四NMOS管N3的栅极与所述第三NMOS管N2的栅极以及所述第五NMOS管N4的漏极连接，所述第四NMOS管N3的源极与地线GND连接。

5.根据权利要求4所述的一种带隙基准结构，其特征在于，所述偏置电路(3)包括电流镜模块(7)、电平移位模块(8)和负反馈模块(9)，所述电流镜模块(7)与所述电平移位模块(8)和所述负反馈模块(9)连接，为所述电平移位模块(8)提供导通电流以及为所述负反馈模块(9)提供输入电平，所述电平移位模块(8)和所述负反馈模块(9)连接，用于稳定所述电平移位模块(8)的输出电平。

6.根据权利要求5所述的一种带隙基准结构，其特征在于，所述电流镜模块(7)包括第四PMOS管P3，所述第四PMOS管P3的源极与电源电压VDD连接，所述第四PMOS管P3的栅极与所述第三PMOS管P2的栅极连接，所述第四PMOS管P3的漏极与所述电平移位模块(8)以及所述负反馈模块(9)连接。

7.根据权利要求6所述的一种带隙基准结构，其特征在于，所述电平移位模块(8)包括第六NMOS管N5，所述第六NMOS管N5的漏极与所述第四PMOS管P3的漏极以及所述负反馈模块(9)连接，所述第六NMOS管N5的源极与所述负反馈模块(9)以及第一三极管Q0的基极连接，所述第六NMOS管N5的栅极与所述第五NMOS管N4的栅极以及第七PMOS管P6的漏极连接。

8.根据权利要求7所述的一种带隙基准结构，其特征在于，所述负反馈模块(9)包括第七NMOS管N6，所述第七NMOS管N6的漏极与所述第六NMOS管N5的源极以及第一三极管Q0的基极连接，所述第七NMOS管N6的栅极与所述第六NMOS管N5的漏极以及所述第四PMOS管P3的漏极连接，所述第七NMOS管N6的源极与所述地线GND连接。

9.根据权利要求1所述的一种带隙基准结构，其特征在于，带隙基准结构还包括启动电路(4)，所述启动电路(4)与所述运算放大器电路(1)以及所述基准电路(2)连接，用于启动所述运算放大器电路(1)以及所述基准电路(2)。

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