CN111190454B

CN111190454B - 曲率补偿低温漂带隙基准电压源电路

Info

Publication number: CN111190454B
Application number: CN202010130680.4A
Authority: CN
Inventors: 李福乐; 周喆
Original assignee: Tsinghua University
Current assignee: Tsinghua University
Priority date: 2020-02-28
Filing date: 2020-02-28
Publication date: 2021-05-14
Anticipated expiration: 2040-02-28
Also published as: CN111190454A

Abstract

本申请实施方式提供一种曲率补偿低温漂带隙基准电压源电路，用于产生一基准电压，所述曲率补偿低温漂带隙基准电压源电路包括启动电路、一阶基准电路及高阶曲率补偿电路，所述启动电路用于为电压基准源电路提供启动电压，以避免所述电压基准源电路工作在零状态区，所述一阶基准电路用于产生低温度系数基准电压，所述高阶曲率补偿电路用于对所述一阶基准电路进行高阶温度曲率补偿。本申请技术方案利用多级PNP叠加的方式，有效的降低了运放输入失调电压和噪声的影响，同时针对多级PNP叠加的带隙基准源电路提出了高阶曲率补偿方法，使得带隙基准源温度漂移系数有效减小。

Description

曲率补偿低温漂带隙基准电压源电路

技术领域

本申请涉及一种基准电压源电路，尤其涉及一种曲率补偿低温漂带隙基准电压源电路。

背景技术

随着集成电路工艺的不断进步，带隙基准源越来越广泛的应用于各种电子系统，例如温度传感器、电源稳压器、数模转换器、模数转换器以及存储器电路中。随着技术的不断更新换代，系统对带隙基准的各种性能指标的要求也在不断增加。带隙基准为整个系统提供了基准的电压，其性能将直接影响整个系统的工作性能。因此，要求其输出基准电压具有较低的温度系数以及较高的精度，即电路分布范围比较小、噪声小及温度系数比较小。

在模数转换器系统，基准电压是否精准、很大程度上将影响模数转换器的精度。带隙基准一般通过负温度系数的PNP三极管的基极-发射极电压V_BE电压和正温度系数的PNP三极管的基极-发射极电压差ΔV_BE进行线性叠加产生。然而，在温度区间内，其输出电压仍然存在着高阶曲率变化。

图1所示为现有的一种带隙基准源电路的电路图，其主要包括电流镜M₁、M₂、运算放大器、NPN三极管Q₁、Q₂及一阶补偿电阻R₁、R₂。其工作原理为PNP管Q₁、Q₂基极-发射极电压为V_BE，其大小为负温度特性。运算放大器和电流镜M₁、M₂的负反馈作用使得V_A、V_B两点的电压相等，因此V_A、V_B两点均为负温度系数的电压，电阻R₁、R₂上产生电流I_VBE为负温度系数电流。由于V_A、V_B两点电压相等，因此R₀电阻上的电压大小为Q₁、Q₂基极-发射极电压之差ΔV_BE，从而电阻R₀上产生的电流I_R0为正温度系数电流I_PTAT。在V_A、V_B节点正负温度系数电流线性叠加，通过对电阻值R₀、R₁、R₂的选取，晶体管M₁、M₂上的电流I₁、I₂在一阶上具有零温漂系数。电路的右侧电流镜M₁₂、电阻R₄、R₅及晶体管Q₃组成曲率补偿电路。在一阶上零温漂电流I₁、I₂通过电流镜复制在M₁₂上，使得三极管Q₃偏置电流在一阶上为零温漂系数。从而其基极-发射极电压VBE具有一定特性，使得补偿电阻R₄、R₅上流过的补偿电流能够补偿带隙核心产生电路电流I₁、I₂在高阶上的温漂系数，这一补偿环路使得I₁、I₂以及三极管Q₃的偏置电流在一阶与高阶都得到温度补偿。通过电流镜M₃将电流复制到R₃电阻所在直路，最终在电阻R₃上产生低温漂系数参考电压V_ref。

然而，该电路存在如下缺点：1、在带隙基准核心电路中，运放输入晶体管之间的不匹配会造成运放的产生输入失调电压，导致V_A、V_B两点电压并不完全相等，这种失调电压经过一定比例增益，将会对V_ref的数值产生一定影响，造成V_ref电压受到工艺、环境的影响具有较大的离散性，因此电路的精度较低。此外，运放的噪声同样也会对输出电压V_ref的数值产生偏差；2、运放的失调电压一般会随着温度有一定漂移系数，这种漂移系数将会对V_ref产生一定影响，使得输出电压的温漂系数提高。

发明内容

鉴于上述内容，有必要提供一种曲率补偿低温漂带隙基准电压源电路，利用多级PNP叠加的方式，有效的降低了运放输入失调电压和噪声的影响，同时针对级PNP叠加的带隙基准源电路提出了高阶曲率补偿方法，使得带隙基准源温度漂移系数有效减小。

本申请实施方式提供一种曲率补偿低温漂带隙基准电压源电路，用于产生一基准电压，所述曲率补偿低温漂带隙基准电压源电路包括：

启动电路，所述启动电路用于为电压基准源电路提供启动电压，以避免所述电压基准源电路工作在零状态区；

一阶基准电路，所述一阶基准电路连接所述启动电路，所述一阶基准电路用于产生低温度系数基准电压；及

高阶曲率补偿电路，所述高阶曲率补偿电路连接所述一阶基准电路，所述高阶曲率补偿电路用于对所述一阶基准电路进行高阶温度曲率补偿。

作为一种优选方案，所述一阶基准电路包括第一PMOS管、第二PMOS管、第一PNP管、第二PNP管及第一运算放大器，所述第一PMOS管及所述第二PMOS管的源极均连接电源，所述第一PMOS管及所述第二PMOS管的栅极均连接所述第一运算放大器的输出端，所述第一PMOS管的漏极通过第一电阻连接所述第一PNP管的发射极，所述第一PNP管的基极及集电极均接地，所述第二PMOS管的漏极连接所述第一运算放大器的第一输入端，所述第二PMOS管的漏极还连接所述第二PNP管的发射极，所述第二PNP管的基极连接所述第一PNP管的发射极，所述第二PNP管的集电极接地。

作为一种优选方案，所述一阶基准电路还包括第三PMOS管、第四PMOS管、第三PNP管及第四PNP管，所述第三PMOS管及所述第四PMOS管的栅极均连接所述第一运算放大器的输出端，所述第三PMOS管及所述第四PMOS管的源极均连接所述电源，所述第三PMOS管的漏极连接所述第一运算放大器的第二输入端，所述第三PMOS管的漏极还通过第二电阻连接所述第三PNP管的发射极，所述第四PMOS管的漏极通过第三电阻连接所述第四PNP管的发射极，所述第三PNP管的基极连接所述第四PNP管的发射极，所述第三PNP管的集电极接地，所述第四PNP管的基极及集电极均接地。

作为一种优选方案，所述一阶基准电路还包括第五PMOS管及第五PNP管，所述第五PMOS管的栅极连接所述第一运算放大器的输出端，所述第五PMOS管的源极连接所述电源，所述第五PMOS管的漏极通过第四电阻连接所述第五PNP管的发射极，所述第五PNP管的基极接地，所述第五PNP管的集电极接地，所述第四电阻与所述第五PMOS管的漏极之间的节点作为基准电压输出端。

作为一种优选方案，所述高阶曲率补偿电路包括第二运算放大器、第一NMOS管及第六PMOS管，所述第二运算放大器的第一输入端连接所述第五PMOS管的漏极，所述第二运算放大器的输出端连接所述第一NMOS管的栅极，所述第二运算放大器的第二输入端连接所述第一NMOS管的源极，所述第一NMOS管的源极通过第五电阻接地，所述第一NMOS管的漏极连接所述第六PMOS管的漏极，所述第六PMOS管的源极连接所述电源，所述第六PMOS管的栅极连接所述第一NMOS管的漏极。

作为一种优选方案，所述高阶曲率补偿电路还包括第七PMOS管、第八PMOS管、第六PNP管及第七PNP管，所述第七PMOS管及第八PMOS管的栅极均连接所述第六PMOS管的栅极，所述第七PMOS管及第八PMOS管的源极均连接所述电源，所述第七PMOS管的漏极连接所述第六PNP管的发射极，所述第七PMOS管的漏极还通过第六电阻连接所述第一运算放大器的第一输入端，所述第七PMOS管的漏极还通过第七电阻连接所述第一运算放大器的第二输入端，所述第六PNP管的集电极接地，所述第六PNP管的基极连接所述第七PNP管的发射极，所述第八PMOS管的漏极通过第八电阻连接所述第七PNP管的发射极，所述第七PNP管的基极及集电极均接地。

作为一种优选方案，所述一阶基准电路包括第一PMOS管、第二PMOS管、第三PMOS管、第一PNP管、第二PNP管、第三PNP管及第一运算放大器，所述第一PMOS管、第二PMOS管及第三PMOS管的源极均连接电源，所述第一PMOS管的漏极通过第一电阻连接所述第一PNP管的发射极，所述第一PMOS管、第二PMOS管及第三PMOS管的栅极均连接所述第一运算放大器的输出端，所述第一PNP管的基极接地，所述第一PNP管的集电极接地，所述第二PMOS管的漏极通过第二电阻连接所述第二PNP管的发射极，所述第二PNP管的基极连接所述第一PNP管的发射极，所述第二PNP管的集电极接地，所述第三PMOS管的漏极连接所述第一运算放大器的第一输入端，所述第三PMOS管的漏极还连接所述第三PNP管的发射极，所述第三PNP管的基极连接所述第二PNP管的发射极，所述第三PNP管的集电极接地。

作为一种优选方案，所述一阶基准电路还包括第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第四PNP管、第五PNP管、第六PNP管及第七PNP管，所述第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管的源极均连接所述电源，所述第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管的栅极均连接所述第一运算放大器的输出端，所述第四PMOS管的漏极连接所述第一运算放大器的第二输入端，所述第四PMOS管的漏极还通过第三电阻连接所述第四PNP管的发射极，所述第五PMOS管的漏极通过第四电阻连接所述第五PNP管的发射极，所述第六PMOS管的漏极通过第五电阻连接所述第六PNP管的发射极，所述第七PMOS管的漏极通过第六电阻连接所述第七PNP管的发射极，所述第四PNP管的基极连接所述第五PNP管的发射极，所述第四PNP管的集电极接地，所述第五PNP管的基极连接所述第六PNP管的发射极，所述第五PNP管的集电极接地，所述第六PNP管的集电极及基极均接地，所述第七PNP管的集电极及基极均接地。

作为一种优选方案，所述高阶曲率补偿电路包括第二运算放大器、第一NMOS管及第八PMOS管，所述第二运算放大器的第一输入端连接所述第七PMOS管的漏极，所述第二运算放大器的输出端连接所述第一NMOS管的栅极，所述第二运算放大器的第二输入端连接所述第一NMOS管的源极，所述第一NMOS管的源极通过第七电阻接地，所述第一NMOS管的漏极连接所述第八PMOS管的漏极，所述第八PMOS管的源极连接所述电源，所述第八PMOS管的栅极连接所述第一NMOS管的漏极。

作为一种优选方案，所述高阶曲率补偿电路还包括第九PMOS管、第十PMOS管、第十一PMOS管、第八PNP管、第九PNP管及第十PNP管，所述第九PMOS管、第十PMOS管、第十一PMOS管的源极均连接所述电源，所述第九PMOS管、第十PMOS管、第十一PMOS管的栅极均连接所述第八PMOS管的栅极，所述第九PMOS管的漏极连接所述第八PNP管的发射极，所述第九PMOS管的漏极还通过第八电阻连接所述第一运算放大器的第一输入端，所述第九PMOS管的漏极还通过第九电阻连接所述第一运算放大器的第二输入端，所述第八PNP管的集电极接地，所述第八PNP管的基极连接所述第九PNP管的发射极，所述第十PMOS管的漏极通过第十电阻连接所述第九PNP管的发射极，所述第九PNP管的集电极接地，所述第九PNP管的基极连接所述第十PNP管的发射极，所述第十一PMOS管的漏极通过第十一电阻连接所述第十PNP管的发射极，所述第十PNP管的发射极的集电极及基极均接地。

本申请实施方式提供的曲率补偿低温漂带隙基准电压源电路，具有输出电压离散性低，噪声低的特点。利用多级PNP叠加的方式，有效的降低了运放输入失调电压和噪声的影响，同时针对级PNP叠加的带隙基准源电路提出了高阶曲率补偿方法，使得带隙基准源温度漂移系数有效减小由此，可以有效地降低了带隙基准的温漂系数，并且具有非常良好的实用性。

附图说明

图1为现有的带隙基准源电路的电路图。

图2为本申请一实施方式的曲率补偿低温漂带隙基准电压源电路的方框图。

图3为图2中曲率补偿低温漂带隙基准电压源电路的第一实施方式的电路图。

图4为图2中曲率补偿低温漂带隙基准电压源电路的第二实施方式的电路图。

主要元件符号说明

曲率补偿低温漂带隙基准电压源电路 100

启动电路 10

一阶基准电路 20

高阶曲率补偿电路 30

MOS管 M1-M9、M1’-M12’

电阻 R1-R8、R1’-R11’

PNP管 Q1-Q7、Q1’-Q10’

运算放大器 A1、A2、A1’、A2’

如下具体实施方式将结合上述附图进一步说明本发明。

具体实施方式

下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式是本发明一部分实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。

请参阅图2，本申请一实施方式提供一种曲率补偿低温漂带隙基准电压源电路100。

所述曲率补偿低温漂带隙基准电压源电路100用于产生一基准电压，所述曲率补偿低温漂带隙基准电压源电路100可包括启动电路10、一阶基准电路20及高阶曲率补偿电路30。

所述启动电路10用于为电压基准源电路提供启动电压，以避免所述电压基准源电路工作在零状态区。所述一阶基准电路20连接所述启动电路10，所述一阶基准电路20用于产生低温度系数基准电压。所述高阶曲率补偿电路30连接所述一阶基准电路20，所述高阶曲率补偿电路30用于对所述一阶基准电路20进行高阶温度曲率补偿。

本申请技术方案中，所述一阶基准电路20为一阶温度补偿电路，可将一个正温漂系数电流和一个负温漂系数电压进行一定比例叠加，输出一个在一阶上零温漂系数电压。所述高阶曲率补偿电路30为对所述一阶基准电路20进一步补偿，使电路输出的基准电压的温漂系数进一步减小。本申请技术方案所提出的带隙基准源电路利用了叠加两级及以上的三极管PNP电路，可产生负温度系数电压nVBE(n大于等于2)，及其基极-发射极电压差nΔVBE，产生正温度系数电流由于采用了多级叠加的PNP管。nVBE及nΔVBE的高数值能够有效较低降低运放输入失调电压及噪声的影响。与传统带隙基准源相比，本申请提出的方案具有输出电压离散性低，噪声低的特点。同时针对多级叠加PNP提出一种高阶温度曲率补偿技术，有效的降低了带隙基准电压的温漂系数。

请参阅图3，图3为所述曲率补偿低温漂带隙基准电压源电路100的第一实施方式的电路图。

本实施方式中，所述一阶基准电路20可包括第一PMOS管M1、第二PMOS管M2、第三PMOS管M3、第四PMOS管M4、第五PMOS管M5、第一PNP管Q1、第二PNP管Q2、第三PNP管Q3、第四PNP管Q4、第五PNP管Q5、第一运算放大器A1。

所述第一PMOS管M1及所述第二PMOS管M2的源极均电连接电源VDD，所述第一PMOS管M1及所述第二PMOS管M2的栅极均电连接所述第一运算放大器A1的输出端，所述第一PMOS管M1的漏极通过第一电阻R1电连接所述第一PNP管Q1的发射极。

所述第一PNP管Q1的基极及集电极均接地，所述第二PMOS管M2的漏极电连接所述第一运算放大器A1的第一输入端，所述第二PMOS管M2的漏极还电连接所述第二PNP管Q2的发射极，所述第二PNP管Q2的基极电连接所述第一PNP管Q1的发射极，所述第二PNP管Q2的集电极接地。

所述第三PMOS管M3及所述第四PMOS管M4的栅极均电连接所述第一运算放大器A1的输出端，所述第三PMOS管M3及所述第四PMOS管M4的源极均电连接所述电源VDD，所述第三PMOS管M3的漏极电连接所述第一运算放大器A1的第二输入端，所述第三PMOS管M3的漏极还通过第二电阻R2电连接所述第三PNP管Q3的发射极，所述第四PMOS管M4的漏极通过第三电阻R3电连接所述第四PNP管M4的发射极，所述第三PNP管Q3的基极电连接所述第四PNP管Q4的发射极，所述第三PNP管Q3的集电极接地，所述第四PNP管Q4的基极及集电极均接地。

所述第五PMOS管M5的栅极电连接所述第一运算放大器A1的输出端，所述第五PMOS管M5的源极电连接所述电源VDD，所述第五PMOS管M5的漏极通过第四电阻R4电连接所述第五PNP管Q5的发射极，所述第五PNP管Q5的基极接地，所述第五PNP管Q5的集电极接地，所述第四电阻R4与所述第五PMOS管M5的漏极之间的节点可作为基准电压输出端。

即，本申请技术方案将利用多级叠加PNP结构及运放的负反馈作用，产生负温度系数基极-发射极电压nVBE(其中图3中n等于2，图4中n等于3)，及正温度系数的基极-发射极电压差nΔVBE，将两者进行一定比例的线性叠加产生一阶补偿电压VREF，其在一阶上具有零温漂系数。

由此，相较现有技术中的带隙基准源，本申请设计方案采用了多级BJT管叠加基极-发射极电压作为运算放大器的输入，运算放大器的失调电压和等效输入噪声电压相较于2VBE来说，对带隙基准电压的影响减小，因此输出电压VREF具有较低的离散性，不易受到噪声的影响，精度更高。

进一步地，如图3所示，所述高阶曲率补偿电路30可包括第二运算放大器A2、第六PMOS管M6、第七PMOS管M7、第八PMOS管M8、第一NMOS管M9、第六PNP管Q6及第七PNP管Q7。

所述第二运算放大器A2的第一输入端电连接所述第五PMOS管M5的漏极，所述第二运算放大器A2的输出端电连接所述第一NMOS管M9的栅极，所述第二运算放大器A2的第二输入端电连接所述第一NMOS管M9的源极，所述第一NMOS管M9的源极通过第五电阻R5接地，所述第一NMOS管M9的漏极电连接所述第六PMOS管M6的漏极，所述第六PMOS管M6的源极连接所述电源VDD，所述第六PMOS管M6的栅极电连接所述第一NMOS管M9的漏极。

所述第七PMOS管M7及第八PMOS管M8的栅极均电连接所述第六PMOS管M6的栅极，所述第七PMOS管M 7及第八PMOS管M8的源极均电连接所述电源VDD，所述第七PMOS管M7的漏极电连接所述第六PNP管Q6的发射极，所述第七PMOS管M7的漏极还通过第六电阻R6电连接所述第一运算放大器A1的第一输入端，所述第七PMOS管M7的漏极还通过第七电阻R7电连接所述第一运算放大器A1的第二输入端，所述第六PNP管Q6的集电极接地，所述第六PNP管Q6的基极电连接所述第七PNP管Q7的发射极，所述第八PMOS管M8的漏极通过第八电阻R8电连接所述第七PNP管Q7的发射极，所述第七PNP管Q7的基极及集电极均接地。

由此，上述电路结构可针对上述的多级PNP叠加的结构进行高阶温度曲率补偿，具体地，通过所述运算放大器A2及第一NMOS管M9的反馈作用，将VREF电压复制至VREF’，由于VREF与VREF’在一阶上为零温漂系数，该电压在所述第五电阻R5上将会产生一阶零温漂电流I4，再通过电流镜M6、M7、M8镜像至I5，使得叠加补偿第六PNP管Q6及第七PNP管Q7上偏置电流在一阶上为零温漂系数，因此节点VFB上的电压为2VBE，具有一定数学特性。对于节点V+、V-，第一PNP管Q1、第二PNP管Q2第三PNP管Q3、第四PNP管Q4偏置电流为PTAT电流，根据相关数学理论，节点V+、V-与节点VFB的电压差在第六电阻R6、第七电阻R7上产生高阶补偿电流INL，通过调节第六电阻R6、第七电阻R7的阻值大小，该电流叠加至I1、I2，补偿第五PNP管Q5基极-发射极电压VBE中的高阶温漂系数，最终通过电流镜镜像至IREF，在所述第四电阻R4和第五PNP管Q5上产生了经过高阶曲率补偿的低温漂带隙基准源电压VREF。

其中，一阶零温漂电压VREF的产生需要利用两级及以上PNP管基极发射极电压nVBE(n大于等于2)及基极-发射极电压差nΔVBE进行线性叠加。

请参阅图4，图4为所述曲率补偿低温漂带隙基准电压源电路100的第二实施方式的电路图。

与上述第一实施方式中不同的是，第一实施方式中的基准电压源电路为两级PNP叠加(即n等于2)，而本实施方式中的基准电压源电路为三级PNP叠加(即n等于3)。

具体地，本实施方式中的一阶基准电路20包括第一PMOS管M1’至第七PMOS管M7’、第一PNP管Q1’至第七PNP管Q7’及第一运算放大器A1’。

所述第一PMOS管M1’、第二PMOS管M2’及第三PMOS管M3’的源极均电连接所述电源VDD，所述第一PMOS管M1’的漏极通过第一电阻R1’电连接所述第一PNP管Q1’的发射极，所述第一PMOS管M1’、第二PMOS管M2’及第三PMOS管M3’的栅极均电连接所述第一运算放大器A1’的输出端，所述第一PNP管Q1’的基极接地，所述第一PNP管Q1’的集电极接地，所述第二PMOS管M2’的漏极通过第二电阻R2’电连接所述第二PNP管Q2’的发射极，所述第二PNP管Q2’的基极电连接所述第一PNP管Q1’的发射极，所述第二PNP管Q2’的集电极接地，所述第三PMOS管M3’的漏极电连接所述第一运算放大器A1的第一输入端，所述第三PMOS管M3’的漏极还电连接所述第三PNP管Q3’的发射极，所述第三PNP管Q3’的基极电连接所述第二PNP管Q2’的发射极，所述第三PNP管Q3’的集电极接地。

所述第四PMOS管M4’、第五PMOS管M5’、第六PMOS管M6’、第七PMOS管M7’的源极均电连接所述电源VDD，所述第四PMOS管M4’、第五PMOS管M5’、第六PMOS管M6’、第七PMOS管M7’的栅极均电连接所述第一运算放大器A1’的输出端，所述第四PMOS管M4’的漏极电连接所述第一运算放大器A1’的第二输入端，所述第四PMOS管M4’的漏极还通过第三电阻R3’电连接所述第四PNP管Q4’的发射极，所述第五PMOS管M5’的漏极通过第四电阻R4’电连接所述第五PNP管Q5’的发射极，所述第六PMOS管M6’的漏极通过第五电阻R5’电连接所述第六PNP管Q6’的发射极，所述第七PMOS管M7’的漏极通过第六电阻电连接所述第七PNP管的发射极，所述第四PNP管Q4’的基极电连接所述第五PNP管Q5’的发射极，所述第四PNP管Q4’的集电极接地，所述第五PNP管Q5’的基极连接所述第六PNP管Q6’的发射极，所述第五PNP管Q5’的集电极接地，所述第六PNP管Q6’的集电极及基极均接地，所述第七PNP管Q7’的集电极及基极均接地。

本实施方式中的高阶曲率补偿电路30包括第二运算放大器A2’、第一NMOS管12’、第八PMOS管M8’至第十一PMOS管M11’及第八PNP管Q8’至第十PNP管Q10’。

所述第二运算放大器A2’的第一输入端电连接所述第七PMOS管M7’的漏极，所述第二运算放大器A2’的输出端电连接所述第一NMOS管M12’的栅极，所述第二运算放大器A2’的第二输入端电连接所述第一NMOS管M12’的源极，所述第一NMOS管M12’的源极通过第七电阻R7’接地，所述第一NMOS管M12’的漏极电连接所述第八PMOS管M8的漏极，所述第八PMOS管M8的源极电连接所述电源VDD，所述第八PMOS管M8’的栅极电连接所述第一NMOS管M12’的漏极。

所述第九PMOS管M9’、第十PMOS管M10’、第十一PMOS管M11’的源极均电连接所述电源VDD，所述第九PMOS管M9’、第十PMOS管M10’、第十一PMOS管M11’的栅极均电连接所述第八PMOS管M8’的栅极，所述第九PMOS管M9’的漏极连接所述第八PNP管Q8’的发射极，所述第九PMOS管M9’的漏极还通过第八电阻R8’电连接所述第一运算放大器A1’的第一输入端，所述第九PMOS管M9’的漏极还通过第九电阻R9’电连接所述第一运算放大器A1’的第二输入端，所述第八PNP管Q8’的集电极接地，所述第八PNP管Q8’的基极电连接所述第九PNP管Q9’的发射极，所述第十PMOS管Q10’的漏极通过第十电阻R10’电连接所述第九PNP管Q9’的发射极，所述第九PNP管R9’的集电极接地，所述第九PNP管Q9’的基极电连接所述第十PNP管Q10的发射极，所述第十一PMOS管M11’的漏极通过第十一电阻R11’连接所述第十PNP管Q10’的发射极，所述第十PNP管Q10’的发射极的集电极及基极均接地。

由此，在图4所示出的电路结构中，通过采用三级PNP叠加的方式，亦可以输出一个在一阶上零温漂系数电压，并通过高阶温度曲率补偿使电路输出的基准电压的温漂系数进一步减小，同样取得了良好的技术效果。

可以理解，本申请技术方案并不限制于两级PNP叠加及三级PNP叠加的方式，还可以为多级PNP叠加，即n大于或等于2均可，对此，本申请对此不作具体限制。

下面将以上述第一实施方式中的电路图(即图3示出的电路图)来详细介绍本申请的发明原理：

工作时，通过第一PMOS管M1至第四PMOS管M4以及第一电阻R1、第三电阻R3的偏置，即叠加两级PNP管Q1、Q2和PNP管Q3、Q4在V+、V-节点为两倍三极管基极-发射极电压2VBE，由此该电压为负温漂系数。同时利用所述运算放大器A1及电流镜M2、M3的作用，使得节点V+、V-电压相等，从而所述第二电阻R2上的电压大小为2ΔVBE，所述第二电阻R2上流过的电流I2为正温漂系数，通过第五PMOS管M5电流镜像，在第四电阻R4上同样流过PTAT电流IREF，在第四电阻R4上产生正温度系数电压，与第五PNP管Q5上的负温度系数基极-发射极电压VBE经过一定比例线性叠加后产生一阶零温漂电压VREF。因此通过调节所述第二电阻R2的阻值大小，即可使输出电压VREF在一阶上为零温漂系数。

接着，高阶温度曲率补偿电路再利用运算放大器A2及第一NMOS管M9的负反馈作用复制VREF至VREF’，VREF’作用在所述第三电阻R5上，产生一阶零温漂系数电流I4，通过电流镜M6、M7、M8的作用，使得两级叠加PNP管Q6、Q7偏置电流在一阶上为零温漂系数。叠加补偿PNP管Q6、Q7基极-发射极电压VBE具有一定数学特性，利用该特性产生补偿电流INL，进行高阶的温度曲率补偿，最终产生在一阶与高阶均具有极低温漂特性的VREF电压。

本申请技术方案利用多级PNP叠加的方式，有效的降低了运放输入失调电压和噪声的影响，同时针对多级PNP叠加的带隙基准源电路提出了高阶曲率补偿方法，使得带隙基准源温度漂移系数有效减小。

本技术领域的普通技术人员应当认识到，以上的实施方式仅是用来说明本发明，而并非用作为对本发明的限定，只要在本发明的实质精神范围之内，对以上实施例所作的适当改变和变化都落在本发明要求保护的范围之内。

Claims

1.一种曲率补偿低温漂带隙基准电压源电路，用于产生一基准电压，其特征在于，所述曲率补偿低温漂带隙基准电压源电路包括：

一阶基准电路，所述一阶基准电路连接所述启动电路，所述一阶基准电路用于产生低温度系数基准电压，所述一阶基准电路包括第一运算放大器；及

高阶曲率补偿电路，所述高阶曲率补偿电路连接所述一阶基准电路，所述高阶曲率补偿电路用于对所述一阶基准电路进行高阶温度曲率补偿；

所述高阶曲率补偿电路包括第二运算放大器、第一NMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第六PNP管及第七PNP管，所述第七PMOS管及第八PMOS管的栅极均连接所述第六PMOS管的栅极，所述第七PMOS管及第八PMOS管的源极均连接电源，所述第七PMOS管的漏极连接所述第六PNP管的发射极，所述第七PMOS管的漏极还通过第六电阻连接所述第一运算放大器的第一输入端，所述第七PMOS管的漏极还通过第七电阻连接所述第一运算放大器的第二输入端，所述第六PNP管的集电极接地，所述第六PNP管的基极连接所述第七PNP管的发射极，所述第八PMOS管的漏极通过第八电阻连接所述第七PNP管的发射极，所述第七PNP管的基极及集电极均接地，所述第二运算放大器的第一输入端连接所述一阶基准电路的电压输出端，所述第二运算放大器的输出端连接所述第一NMOS管的栅极，所述第二运算放大器的第二输入端连接所述第一NMOS管的源极，所述第一NMOS管的源极通过第五电阻接地，所述第一NMOS管的漏极连接所述第六PMOS管的漏极，所述第六PMOS管的源极连接所述电源，所述第六PMOS管的栅极连接所述第一NMOS管的漏极。

2.如权利要求1所述的曲率补偿低温漂带隙基准电压源电路，其特征在于，所述一阶基准电路包括第一PMOS管、第二PMOS管、第一PNP管、第二PNP管，所述第一PMOS管及所述第二PMOS管的源极均连接电源，所述第一PMOS管及所述第二PMOS管的栅极均连接所述第一运算放大器的输出端，所述第一PMOS管的漏极通过第一电阻连接所述第一PNP管的发射极，所述第一PNP管的基极及集电极均接地，所述第二PMOS管的漏极连接所述第一运算放大器的第一输入端，所述第二PMOS管的漏极还连接所述第二PNP管的发射极，所述第二PNP管的基极连接所述第一PNP管的发射极，所述第二PNP管的集电极接地。

3.如权利要求2所述的曲率补偿低温漂带隙基准电压源电路，其特征在于，所述一阶基准电路还包括第三PMOS管、第四PMOS管、第三PNP管及第四PNP管，所述第三PMOS管及所述第四PMOS管的栅极均连接所述第一运算放大器的输出端，所述第三PMOS管及所述第四PMOS管的源极均连接所述电源，所述第三PMOS管的漏极连接所述第一运算放大器的第二输入端，所述第三PMOS管的漏极还通过第二电阻连接所述第三PNP管的发射极，所述第四PMOS管的漏极通过第三电阻连接所述第四PNP管的发射极，所述第三PNP管的基极连接所述第四PNP管的发射极，所述第三PNP管的集电极接地，所述第四PNP管的基极及集电极均接地。

4.如权利要求3所述的曲率补偿低温漂带隙基准电压源电路，其特征在于，所述一阶基准电路还包括第五PMOS管及第五PNP管，所述第五PMOS管的栅极连接所述第一运算放大器的输出端，所述第五PMOS管的源极连接所述电源，所述第五PMOS管的漏极通过第四电阻连接所述第五PNP管的发射极，所述第五PNP管的基极接地，所述第五PNP管的集电极接地，所述第四电阻与所述第五PMOS管的漏极之间的节点作为基准电压输出端。