CN115437442B - 高阶补偿带隙电压基准电路 - Google Patents

高阶补偿带隙电压基准电路 Download PDF

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    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices

Abstract

高阶补偿带隙电压基准电路，涉及集成电路技术，本发明包括第一MOS管（MP1）、第二MOS管（MP2）、第一晶体管（Q1）、第二晶体管（Q2）、第三晶体管（Q3）、第四晶体管（Q4）、第一双运放（A1）、第二双运放（A2）、第三单运放（A3）和第四单运放（A4）。本发明不仅通过基准核之间基极电流在电阻上产生的压降，有效的对非线性的指数曲率进行了补偿，还实现了带隙电压的二倍放大，增大了基准的输出范围。

Description

高阶补偿带隙电压基准电路
技术领域
本发明涉及集成电路技术，特别涉及电压基准电路。
背景技术
电压基准源是模拟电路设计中不可缺少的一个单元模块，它为系统提供直流参考电压，对电路性能，比如运放的电压增益和噪声都有显著的影响，带隙电压的精度是决定整个电路性能的关键因素。因此，设计一个高阶补偿带隙电压基准对整个电路具有重要意义。传统的带隙电压基准普遍采用一阶补偿的方法，虽然获得了与温度无关的基准电压，但其温度系数较高，很难满足高性能系统对电压基准的要求，尤其是在高精度ADC的应用上，无法实现更好的性能。众所周知，零温度系数的基准约为1.25V，而目前转换器产品的满度电压范围灵活，获得基准范围更大且温度系数更好的的基准电压是我们研究的重点。已公开的文献，电压基准大多是通过补偿发射极基极电压的一阶温度系数，在一个温度点上实现零温度系数的带隙基准源，这种方式仅消除了VBE中的线性部分，且温度系数指标较大，其非线性的补偿效果不理想。
图1是由PTAT电流产生的带隙电压基准电路。图中M5、M6、M8构成电流镜，MOS管的器件尺寸比例为从而/>因为运算放大器A1的存在，使得X点和Y点电压相等，那么电阻R1上的压降即为双极管Q1和Q2基射极电压差，ΔVBE＝VT lnn，该电压与绝对温度成正比，这里n是Q1和Q2管并联个数的比值，因此M5、M6、M8的漏源电流分别是I1＝I2＝VT lnn/R1，I3＝N*VT lnn/R1，I3即为产生的PTAT电流，通过I3可以很容易产生带隙基准电压电路，利用I3流过电阻R2，产生PTAT电压I3*R2，再将这个电压加到双极晶体管Q3的基极-发射极电压上，从而获得带隙基准电压，表达式为/>只要参数在设计时满足/>就可以保证在T＝300K时得到零温度系数带隙电压，约为1.25V。这种结构可以补偿基射极电压的一阶温度系数，但PTAT电压与VBE电压的叠加仅消除了VBE中线性项的影响，非线性部分并未得到补偿，因此温漂只能实现几十ppm/℃，且带隙电压的输出只有1.25V，无法增大基准的输出范围。
图2是在运放输出端产生的基准电压电路。图中通过运放A1将X和Y点钳位，从而使节点X和Y点电压相等，由于R1＝R2，因此流过R1和R2的电流相等，即I1＝I2，R3两端的电压是Q1和Q2的基射极电压的差值ΔVBE＝VT lnn，该电压和绝对温度成正比，其中n是Q1和Q2管并联个数的比值，因此运放输出端的基准电压/>当R2、R3和n满足关系/>时，就可以保证在T＝300K时得到零温度系数带隙电压，约为1.25V。同样这种结构是在运放输出端直接通过正温系数电压和负温系数电压的加权来获得与温度无关的带隙电压，仅仅是补偿了VBE的线性部分，温漂较大，且带隙电压的输出只有1.25V，无法增大基准的输出范围。
图3是低温漂带隙电压基准电路，为了得到温漂系数足够低的带隙电压基准，高阶温度系数需要进一步的补偿，引入高阶温度补偿项，高阶温度系数主要是由双极晶体管VBE的温度特性产生。图中运放A2的增益足够大时，输入端电压被锁定，VA＝VY，流过R4的电流为VBE/R4，通过镜像后流过Q3的电流也为VBE/R4，从而Q2和Q3的VBE电压间产生了一个带有TlnT项的差值，假设该电压值为C1*TlnT。在运放A1中，Q1、Q2的VBE作为一对输入，Q2、Q3的VBE作为一对输入，形成了一个四输入运放，VBE_Q2和VBE_Q3输入对的目的是在正常工作时给Q1和Q2端提供一个TlnT项的电压差值，另外在Q2和Q3的电压差中含有和温度成正比的项C2*T，通过将这两部分带到输出端，来修正输出电压的温度系数。这种结构补偿了VBE的高阶项，可以得到温度系数足够低的带隙电压，但该结构的带隙电压输出也只有1.25V，无法增大基准的输出范围。
发明内容
本发明所要解决的技术问题是，提供一种对非线性的指数曲率进行有效补偿的带隙电压基准电路。
本发明解决所述技术问题采用的技术方案是，高阶补偿带隙电压基准电路，其特征在于，包括下述部分：
第一MOS管，其源极接高电平端，漏极通过第六电阻接第三参考点，其栅极通过电容接漏极；
第二MOS管，其源极接高电平端，漏极通过第八电阻接第一参考点，漏极还与电压输出端连接；
第一晶体管，其发射极通过第七十二电阻连接到第一参考点，其集电极接地；
第二晶体管，其发射极通过第二电阻连接到第二参考点，其集电极接地，第二参考点通过第七电阻接第一参考点；
第三晶体管，其发射极通过第五十二电阻连接到第三参考点，其集电极接地，其发射极还与第一晶体管的基极连接；
第四晶体管，其发射极通过第一电阻连接到第四参考点，其集电极接地，第四参考点通过第五电阻接第三参考点，其发射极还通过第九电阻与第二晶体管的基极连接，第四晶体管的基极通过第十电阻接第五参考点和第三晶体管的基极；
第一双运放，其正性输入端接第二参考点，负性输入端接第一晶体管的发射极；
第二双运放，其正性输入端接第四参考点，负性输入端接第三晶体管的发射极；
第三单运放，其正性输入端接第一双运放的正性输出端，负性输入端接第一双运放的负性输出端，其输出端接第二MOS管的栅极；
第四单运放，其正性输入端接第二双运放的正性输出端，负性输入端接第二双运放的负性输出端，其输出端接第一MOS管的栅极；
电压输出端通过第四电阻与第五参考点连接，第五参考点通过第三电阻接地。
第二晶体管的集电极面积是第一晶体管集电极面积的8倍，第四晶体管的集电极面积是第三晶体管集电极面积的8倍。
本发明采用了两组带隙基准核，不仅通过基准核之间基极电流在电阻上产生的压降，有效的对非线性的指数曲率进行了补偿，还实现了带隙电压的二倍放大，增大了基准的输出范围。本发明的电路设计灵活，可靠性高。本发明通过对基准输出温漂特性得到补偿优化，减小了全温范围内满度电压的偏差范围，提高整体ADC的性能。
附图说明
图1是由PTAT电流产生的带隙电压基准电路的电路图。
图2是在运放输出端产生的基准电压电路的电路图。
图3是低温漂带隙电压基准电路的电路图。
图4是本发明的电路图。
图5是本发明的温度曲线图。
图6是本发明的蒙特卡洛仿真结果示意图。
具体实施方式
本发明的说明书中，VBE为基射电压，VT＝KT/q，T＝300K。为简洁起见，本文以图中的标记代表所指器件，例如以“Q2”代表“第二晶体管Q2”。
下文中，
第一电阻R1的电阻值是R1，
第二电阻R2的电阻值是R2，
第三电阻R3的电阻值是R3，
第四电阻R4的电阻值是R4，
第六电阻R6的电阻值是R6，
第八电阻R8的电阻值是R8，
第九电阻R9的电阻值是R9，
第十电阻R10的电阻值是R10，
第五十一电阻R51和第五十二电阻R52的电阻值相等，均为R5，
第七十一电阻R71和第七十二电阻R72的电阻值相等，均为R7。
本发明提供一种高阶补偿带隙电压基准电路，包括下述部分：
第一MOS管MP1，其源极接高电平端，漏极通过第六电阻R6接第三参考点P3，其栅极通过电容接漏极；
第二MOS管MP2，其源极接高电平端，漏极通过第八电阻R8接第一参考点P1，漏极还与电压输出端连接；
第一晶体管Q1，其发射极通过第七十二电阻R72连接到第一参考点P1，其集电极接地；
第二晶体管Q2，其发射极通过第二电阻R2连接到第二参考点P2P2，其集电极接地，第二参考点P2P2通过第七电阻R7接第一参考点P1；
第三晶体管Q3，其发射极通过第五十二电阻R52连接到第三参考点P3，其集电极接地，其发射极还与第一晶体管Q1的基极连接；
第四晶体管Q4，其发射极通过第一电阻R1连接到第四参考点P4，其集电极接地，第四参考点P4通过第五电阻R5接第三参考点P3，其发射极还通过第九电阻R9与第二晶体管Q2的基极连接，第四晶体管Q4的基极通过第十电阻R10接第五参考点P5和第三晶体管的基极；
第一双运放A1，其正性输入端接第二参考点P2，负性输入端接第一晶体管Q1的发射极；
第二双运放A2，其正性输入端接第四参考点P4，负性输入端接第三晶体管Q3的发射极；
第三单运放A3，其正性输入端接第一双运放的正性输出端，负性输入端接第一双运放的负性输出端，其输出端接第二MOS管MP2的栅极；
第四单运放A4，其正性输入端接第二双运放A2的正性输出端，负性输入端接第二双运放A2的负性输出端，其输出端接第一MOS管MP1的栅极；
电压输出端通过第四电阻R4与第五参考点P5连接，第五参考点P5通过第三电阻R3接地。
第二晶体管Q2的集电极面积是第一晶体管Q1集电极面积的8倍，第四晶体管Q4的集电极面积是第三晶体管Q3集电极面积的8倍。
本发明在以往成熟的带隙电压基准基础上增加了高阶补偿，同时通过带隙电压的二倍放大，提高了基准的输出范围。
本发明的高阶补偿方式是通过三极管的β系数建立和VBE相关的非线性项，通过在三极管的基极设计电阻来产生与β相关的电压分量，其中在基准电压输出端设计了寄生在一阶补偿中的二阶系数电阻。带隙基准电路包括两路基准核，每路基准核都通过运放进行钳位，然后利用ΔVBE来产生PTAT电流，假设每路产生ΔVBE的电阻分别为R1和R2，同时每路基极设计的电阻分别为R10和R9，因此实际产生的PTAT电流都含有非线性项，将两部分PTAT电流带到输出端，得到基准电压的表达式
其中a、b、c分别为整理后的常数系数，n是表示基准核中三极管并联个数的比值，VT是一阶温度系数的电压，与绝对温度成正比；由此可以看出，b*lnn为一阶补偿系数，构成了高阶补偿项，其中系数a是用来微调输出基准电压的幅值，零温度系数的带隙电压VREF≈VBE+17.2VT≈1.25V，在该结构中通过两倍带隙电压的堆叠，来实现基准输出范围的增加。
实施例：
参见图4。R4是寄生在一阶补偿中的二阶系数，其中，Q2的集电极面积是Q1集电极面积的8倍Q4的集电极面积是Q3集电极面积的8倍。本发明的带隙电压基准可以实现2.5V输出，电路采用两路基准核，有两组运放通过反馈来保证VA＝VB,VC＝VD，VA、VB、VC、VD分别为图中A、B、C、D处的电压，这样就有
IS1＝IS2≈βIB1 (公式1)
IS3＝IS4≈βIB3 (公式2)
因为可得/>将|VBE|代入公式3和公式4可得
Q4的集电极面积是Q3集电极面积的8倍，因此IC4＝8IC3，即
Q2的集电极面积是Q1集电极面积的8倍，因此IC2＝8IC1，即
求得：基准的输出电压
从而得到
将IB2和IB4代入得到：
其中，组成了一阶补偿项，/>组成了二阶补偿项，由于零温系数的基准VREF≈VBE+17.2VT≈1.25V，因此一阶补偿项想要得到理想的零温度系数电压，应满足/>进而实现VBE的线性补偿，R4是寄生在一阶补偿中的二阶系数，可以通过调整R4的阻值优化二阶系数，这里由/>确定输出基准电压的幅值，由于是比例电阻，无温度系数，因此可以精确确定基准电压，通过R3电阻来修调基准输出绝对值。与传统技术不同之处在于，该设计利用两个基准内核，通过巧妙的二阶补偿，既提高了电压基准的输出范围，又降低了输出基准电压的温度系数，极大提高了基准源的稳定性。
本发明实现了一种高阶补偿的基准电路设计。在典型电源电压以及典型工艺角条件下，仿真验证如图5所示，可以看出全温范围内，本发明的基准输出电压范围是2.493486V～2.496521V，在25℃下基准输出电压为2.496191V，因此温漂为温度系数较一阶补偿的温度系数大幅度降低。
图6为本发明的带隙电压基准电路蒙特卡罗仿真图，通过波形可以看出，带隙电压基准的偏移范围在2.476V～2.520V，波动范围较小，可知，本发明的带隙电压基准能够提供低温漂特性的基准源。一般在数据转换器的系统中，带隙电压基准通常要连接BUFFER以增强基准源的驱动能力，那么带隙电压基准的温漂特性直接决定着后面BUFFER的温漂特性，且在高精度ADC中，BUFFER的输出通常要送到电容型DAC以及比较器中，为它们提供参考电压、共模电压或复位电压，本专利中所使用的带隙电压基准电路，通过对基准输出温漂特性得到补偿优化，减小了全温范围内满度电压的偏差范围，提高整体ADC的性能。
综上所述，本发明中的高阶补偿带隙电压基准，灵活地采用两组带隙基准核，通过基准核之间基极电流在电阻上产生的压降，有效地对VBE非线性进行补偿，实现了带隙电压的二倍放大，同时也增大了电压基准的输出范围，电路设计灵活，可靠性高。该带隙电压基准的设计，能够更广泛的应用在高精度模数转换器的设计中，为系统提供高稳定性的基准电压，最大程度提高信号和数据转换的精度。

Claims (1)

1.高阶补偿带隙电压基准电路，其特征在于，包括下述部分：
第一MOS管(MP1)，其源极接高电平端，漏极通过第六电阻(R6)接第三参考点(P3)，其栅极通过电容接漏极；
第二MOS管(MP2)，其源极接高电平端，漏极通过第八电阻(R8)接第一参考点(P1)，漏极还与电压输出端连接；
第一晶体管(Q1)，其发射极通过第七十二电阻(R72)连接到第一参考点(P1)，其集电极接地；
第二晶体管(Q2)，其发射极通过第二电阻(R2)连接到第二参考点(P2)，其集电极接地，第二参考点通过第七电阻(R7)接第一参考点(P1)；
第三晶体管(Q3)，其发射极通过第五十二电阻(R52)连接到第三参考点(P3)，其集电极接地，其发射极还与第一晶体管(Q1)的基极连接；
第四晶体管(Q4)，其发射极通过第一电阻(R1)连接到第四参考点(P4)，其集电极接地，第四参考点(P4)通过第五电阻(R5)接第三参考点(P3)，其发射极还通过第九电阻(R9)与第二晶体管(Q2)的基极连接，第四晶体管(Q4)的基极通过第十电阻(R10)接第五参考点(P5)和第三晶体管的基极；
第一双运放(A1)，其正性输入端接第二参考点(P2)，负性输入端接第一晶体管Q1的发射极；
第二双运放(A2)，其正性输入端接第四参考点(P4)，负性输入端接第三晶体管(Q3)的发射极；
第三单运放(A3)，其正性输入端接第一双运放的正性输出端，负性输入端接第一双运放的负性输出端，其输出端接第二MOS管(MP2)的栅极；
第四单运放(A4)，其正性输入端接第二双运放(A2)的正性输出端，负性输入端接第二双运放(A2)的负性输出端，其输出端接第一MOS管(MP1)的栅极；
电压输出端通过第四电阻(R4)与第五参考点(P5)连接，第五参考点(P5)通过第三电阻(R3)接地；
第二晶体管(Q2)的集电极面积是第一晶体管(Q1)集电极面积的8倍，第四晶体管(Q4)的集电极面积是第三晶体管(Q3)集电极面积的8倍。
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