CN114489223A - 一种用于dc-dc开关电源芯片的高psrr带隙电压源电路 - Google Patents

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Abstract

本发明请求保护一种用于DC‑DC开关电源芯片的高PSRR带隙电压源电路，包括电压预调整器及带隙基准核心电路(2)。本发明采用三极管Q8、三极管Q9、电阻R9及NMOS管M15构成负反馈环路使带隙基准核心电路稳定，采用三极管基极‑发射极嵌位技术产生正温度系数电压并与三极管基极‑发射极电压实现带隙基准电压，采用二极管反偏饱和电流的温度非线性对带隙基准电压进行温度补偿来实现低温漂带隙基准电压；采用电压预调整器为带隙基准核心电路提供工作电源电压、电压预调整器与带隙基准核心电路构成负反馈环路等技术来提高电路的电源抑制比PSRR，从而获得用于DC‑DC开关电源芯片的高PSRR低温漂的带隙基准参考电压。

Description

一种用于DC-DC开关电源芯片的高PSRR带隙电压源电路
技术领域
本发明属于微电子技术领域，具体涉及一种用于DC-DC开关电源芯片的高PSRR带隙电压源电路。
背景技术
DC-DC开关电源芯片因具有高的转换效率，已广泛应用于便携式电子设备。带隙电压源是DC-DC开关电源芯片的核心子电路并为DC-DC开关电源芯片其他功能模块提供偏置，因而带隙电压源的性能特性影响DC-DC开关电源芯片的性能特性；随着集成电路技术的发展，DC-DC开关电源芯片对内部的带隙电压源的性能要求越来越高。
图1为一种传统的带隙电压源电路结构，主要由NPN三极管Q1、NPN三极管Q2、NPN三极管Q3、电阻R1、电阻R2、PMOS管M1、PMOS管M2、PMOS管M3及放大器EA组成。所有电阻采用相同材料，NPN三极管Q1的发射极面积是NPN三极管Q2的M倍，放大器EA的低频增益Ad有Ad>>1，PMOS管M1、PMOS管M2及PMOS管M3完全相同，则NPN三极管Q1与NPN三极管Q2相同的集电极电流，带隙基准电路的输出电压VREF为
Figure BDA0003513418560000011
其中，VBE3是NPN三极管Q3的基极-发射极电压，R1是电阻R1的阻抗，R2是电阻R2的阻抗，k为波尔兹曼常数，T为绝对温度，q为电子电荷量。通过优化电阻R1、电阻R2的阻值以及参数M等可在一定温度范围内获得具有零温漂特性的参考电压VREF。
图1所示传统带隙电压源电路输出电压具有高温漂系数的问题，其工作电源电压为外部电源VDD，使得带隙电压源电路的输出参考电压具有较低的电源抑制比(PSRR)，从而制约了带隙电压源电路在高精度系统中的应用。
发明内容
本发明旨在解决以上现有技术的问题。提出了一种用于DC-DC开关电源芯片的高PSRR带隙电压源电路。本发明的技术方案如下：
一种用于DC-DC开关电源芯片的高PSRR带隙电压源电路，其包括：电压预调整器及带隙基准核心电路，其中，所述电压预调整器的信号输出端接所述带隙基准核心电路的信号输入端，所述带隙基准核心电路的信号输出端接所述电压预调整器的信号输入端，所述带隙基准核心电路产生低温漂系数的带隙基准参考电压，所述电压预调整器对所述带隙基准核心电路提供工作电源电压，从而获得高电源抑制比低温漂系数的带隙基准参考电压。
进一步的，所述电压预调整器包括：PMOS管Ms1、PMOS管Ms2、PMOS管Ms3、PMOS管M1、PMOS管M2、PMOS管M3、PMOS管M4、NMOS管M5、NMOS管M6、PMOS管M7、PMOS管M8、PMOS管M9、PMOS管M10、PMOS管M11、NMOS管M12、NMOS管M13、NMOS管M14、电阻Rs1、电阻R1、电阻R2、NPN三极管Q1以及NPN三极管Q2，其中PMOS管Ms2的源极分别与PMOS管Ms1的源极、PMOS管Ms3的源极、PMOS管M1的源极、PMOS管M3的源极、PMOS管M7的源极、PMOS管M9的源极以及外部输入端INPUT相连，PMOS管Ms2的栅极分别与PMOS管Ms2的漏极、电阻Rs1的一端、PMOS管Ms1的漏极以及PMOS管Ms3的栅极相连，PMOS管M1的漏极与PMOS管M2的源极相连，PMOS管M2的漏极分别与PMOS管Ms1的栅极、PMOS管M1的栅极、PMOS管M3的栅极、PMOS管M7的栅极、PMOS管M9的栅极以及电阻R1的一端相连，电阻R1的另一端分别与PMOS管M2的栅极、PMOS管M4的栅极、PMOS管M8的栅极、PMOS管M10的栅极以及NMOS管M5的漏极相连，NMOS管M5的源极与NPN三极管Q1的集电极相连，NPN三极管Q1的发射极与电阻R2的一端相连，电阻R2的另一端分别与电阻Rs1的另一端、NPN三极管Q2的发射极、NMOS管M13的源极、NMOS管M12的源极、NMOS管M14的源极以及外部地GND相连，PMOS管M3的漏极与PMOS管M4的源极相连，PMOS管M4的漏极分别与PMOS管Ms3的漏极、NMOS管M5的栅极、NMOS管M6的栅极以及NMOS管M6的漏极相连，NMOS管M5的源极分别与NPN三极管Q1的基极、NPN三极管Q2的基极以及NPN三极管Q2的集电极相连，PMOS管M7的漏极与PMOS管M8的源极相连，PMOS管M8的漏极分别与NMOS管M13的漏极、NMOS管M13的栅极以及NMOS管M14的栅极相连，PMOS管M9的漏极与PMOS管M10的源极相连，PMOS管M10的漏极分别与PMOS管M25的源极、PMOS管M24的源极、PMOS管M21的源极、PMOS管M20的源极、PMOS管M18的源极、PMOS管M16的源极、NMOS管M15的漏极、电阻R3的一端、NMOS管M12的漏极以及PMOS管M11的源极相连，PMOS管M11的漏极分别与NMOS管M12的栅极以及NMOS管M14的漏极相连。
进一步的，所述带隙基准核心电路包括：电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8、电阻R9、电阻R10、NPN三极管Q3、NPN三极管Q4、NPN三极管Q5、NPN三极管Q6、NPN三极管Q7、NPN三极管Q8、NPN三极管Q9、NPN三极管Q10、NPN三极管Q11、NMOS管M15、PMOS管M16、PMOS管M17、PMOS管M18、PMOS管M19、PMOS管M20、PMOS管M21、NMOS管M22、NMOS管M23、PMOS管M24、PMOS管M25、PMOS管M26以及PMOS管M27，其中电阻R3的另一端分别与NPN三极管Q3的集电极、NPN三极管Q3的基极、NPN三极管Q4的集电极以及NPN三极管Q4的基极相连，NPN三极管Q3的发射极分别与NPN三极管Q5的集电极以及NPN三极管Q5的基极相连，NMOS管M15的源极分别与NPN三极管Q4的发射极、电阻R4的一端以及输出端VREF相连，电阻R4的另一端分别与电阻R5的一端、电阻R6的一端、NPN三极管Q9的基极、NPN三极管Q10的基极以及PMOS管M27的漏极相连，电阻R5的另一端分别与电阻R7的一端以及NPN三极管Q6的基极相连，电阻R7的另一端分别与NPN三极管Q7的基极以及NPN三极管Q6的集电极相连，电阻R6的另一端分别与电容C1的一端、NPN三极管Q8的基极以及NPN三极管Q7的集电极相连，NPN三极管Q7的发射极与电阻R8的一端相连，PMOS管M16的漏极与PMOS管M17的源极相连，PMOS管M17的漏极分别与PMOS管M11的栅极、NMOS管M15的栅极、电容C1的另一端以及NPN三极管Q9的集电极相连，NPN三极管Q9的发射极与电阻R9的一端相连，电阻R9的另一端与NPN三极管Q8的集电极相连，PMOS管M18的漏极与PMOS管M19的源极相连，PMOS管M19的漏极分别PMOS管M16的栅极、PMOS管M18的栅极、PMOS管M21的栅极以及NPN三极管Q10的集电极相连，NPN三极管Q10的发射极与电阻R10的一端相连，电阻R10的另一端分别与NPN三极管Q5的发射极、NPN三极管Q6的发射极、电阻R8的另一端、NPN三极管Q8的发射极、NMOS管M22的源极、NMOS管M23的源极、NPN三极管Q11的基极、NPN三极管Q11的发射极以及外部地GND相连，PMOS管M20的栅极分别与PMOS管M17的栅极、PMOS管M19的栅极、PMOS管M20的漏极以及NMOS管M22的漏极相连，PMOS管M21的漏极分别与NMOS管M22的栅极、NMOS管M23的栅极以及NMOS管M23的漏极相连，PMOS管M24的栅极分别与PMOS管M24的漏极、PMOS管M26的源极以及PMOS管M25的栅极相连，PMOS管M26的栅极分别与PMOS管M27的栅极、PMOS管M26的漏极以及NPN三极管Q11的集电极相连，PMOS管M25的漏极与PMOS管M27的源极相连。
进一步的，所述带隙基准核心电路中，所有电阻均采用同一材料，所有NPN三极管的直流放大倍数β均远远大于1，则所有NPN三极管的基极电流Ib均可忽略(即Ib≈0)；NPN三极管Q8、NPN三极管Q9、电阻R9以及NMOS管M15构成负反馈使得带隙基准电路稳定，电阻R5与电阻R6完全相同，NPN三极管Q8与NPN三极管Q6完全相同且具有相同的基极-发射极电压，电阻R5与电阻R6上具有相同的电压降，NPN三极管Q7的发射极面积是NPN三极管Q6的β倍，电阻R7与电阻R8完全相同，则流过电阻R4的电流IR4有
Figure BDA0003513418560000051
其中VT为与温度成正比的热电压，R7为电阻R7的阻值；NPN三极管Q11的基极与发射极短接使得NPN三极管Q11构成一个反偏二极管，PMOS管M24的沟道宽长比是PMOS管M25的N倍，PMOS管M26的沟道宽长比是PMOS管M27的N倍，则流过PMOS管M26的沟道电流I26为
Figure BDA0003513418560000052
其中b是一个比例系数，m为约等于-3/2的常数，Eg为硅的带隙能量。
进一步的，PMOS管M26的沟道电流I26以及流过电阻R4的电流IR4在电路输出端VREF产生的电压VREF为
Figure BDA0003513418560000053
其中Vg0为温度0K处硅的带隙电压，k为波尔兹曼常数，q为电子电荷量，R4为电阻R4的阻值，R5为电阻R5的阻值，VBE6(Tr)为参考温度Tr处硅的带隙电压，η是与工艺有关但与温度无关的常数，通过优化电路相应参数可使得
Figure BDA0003513418560000054
优化参数N以及电阻R5的阻值可使得因子
Figure BDA0003513418560000055
补偿因子
Figure BDA0003513418560000056
的温度非线性，进而获得低温漂的带隙基准电压。
进一步的，为提高带隙基准电压VREF的电源抑制比(PSRR)，本发明采用电压预调整器，其中PMOS管M1、PMOS管M2、PMOS管M3、PMOS管M4、NMOS管M5、NMOS管M6、NPN三极管Q1、NPN三极管Q2、电阻R1及电阻R2构成所述电压预调整器的偏置电路，PMOS管Ms1、PMOS管Ms2、PMOS管Ms3及电阻Rs1构成偏置电路的启动电路；PMOS管M9和PMOS管M10构成共源共栅电流源并为所述带隙基准核心电路提供工作电源电压VREG，即PMOS管M10的漏极输出电压VREG为所述带隙基准核心电路提供工作电源电压，因而当电路输入端INPUT具有波动电压vin时，所述带隙基准核心电路的工作电源电压VREG的波动电压vreg小于电路输入端INPUT的波动电压vin，进而抑制电路输入端INPUT的波动电压vin对电路输出端VREF的输出电压VREF的影响；同时，所述电压预调整器的PMOS管M11、NMOS管M12、NMOS管M14与所述带隙基准核心电路构成负反馈环路，因而当所述带隙基准核心电路的工作电源电压VREG有一正波动电压，该正波动电压通过PMOS管M16、PMOS管M17支路使得PMOS管M11的栅极有一正波动电压且小于工作电源电压VREG的正波动电压，使得NMOS管M12的栅极电压增加，进而抑制所述带隙基准核心电路的工作电源电压VREG增加，从而获得用于DC-DC开关电源芯片的高PSRR低温漂的带隙基准参考电压。
本发明的优点及有益效果如下：
本发明通过提供一种用于DC-DC开关电源芯片的高PSRR带隙电压源电路，采用NPN三极管Q8、NPN三极管Q9、电阻R9以及NMOS管M15构成负反馈环路使得带隙基准核心电路稳定，采用两NPN三极管的基极-发射极电压嵌位技术产生的正温度系数电流并流过电阻产生正温度系数电压，并与NPN三极管的基极-发射极电压进行加权实现一阶温度补偿带隙电压，同时利用二极管反偏饱和电流对一阶温度补偿带隙电压的温度非线性进行补偿从而实现低温漂的带隙基准参考电压；利用电压预调整器为带隙基准核心电路提供工作电源电压来抑制输入端INPUT的纹波电压影响，同时电压预调整器的PMOS管M11、NMOS管M12、NMOS管M14与带隙基准核心电路构成负反馈环路，进一步抑制带隙基准核心电路的工作电源电压的纹波对电路输出端VREF的影响，提高电路的电源抑制比(PSRR)，从而获得用于DC-DC开关电源芯片的高PSRR低温漂的带隙基准参考电压。
附图说明
图1是本发明提供优选实施例传统的带隙电压源电路原理图；
图2为本发明提供优选实施例的一种用于DC-DC开关电源芯片的高PSRR带隙电压源电路原理图；
图3为本发明提供优选实施例的一种用于DC-DC开关电源芯片的高PSRR带隙电压源电路的输出电压温度特性仿真图。
图4为本发明提供优选实施例的一种用于DC-DC开关电源芯片的高PSRR带隙电压源电路的输出电压的PSRR特性仿真图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、详细地描述。所描述的实施例仅仅是本发明的一部分实施例。
本发明解决上述技术问题的技术方案是：
本申请实施例中采用NPN三极管Q8、NPN三极管Q9、电阻R9以及NMOS管M15构成负反馈环路使得带隙基准核心电路稳定，采用两NPN三极管的基极-发射极电压嵌位技术产生的正温度系数电流并流过电阻产生正温度系数电压，并与NPN三极管的基极-发射极电压进行加权实现一阶温度补偿带隙电压，同时利用二极管反偏饱和电流对一阶温度补偿带隙电压的温度非线性进行补偿从而实现低温漂的带隙基准参考电压；利用电压预调整器为带隙基准核心电路提供工作电源电压来抑制输入端INPUT的纹波电压影响，同时电压预调整器的PMOS管M11、NMOS管M12、NMOS管M14与带隙基准核心电路构成负反馈环路，进一步抑制带隙基准核心电路的工作电源电压的纹波对电路输出端VREF的影响，提高电路的PSRR，从而获得用于DC-DC开关电源芯片的高PSRR低温漂的带隙基准参考电压。
为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式，对上述技术方案进行详细说明。
实施例
一种用于DC-DC开关电源芯片的高PSRR带隙电压源电路，如图2所示，包括电压预调整器1及带隙基准核心电路2；其中，所述电压预调整器1的信号输出端接所述带隙基准核心电路2的信号输入端，所述带隙基准核心电路2的信号输出端接所述电压预调整器1的信号输入端，所述带隙基准核心电路2产生低温漂系数的带隙基准参考电压，所述电压预调整器1对所述带隙基准核心电路2提供工作电源电压，从而获得高电源抑制比低温漂系数的带隙基准参考电压。
作为一种优选的技术方案，如图2所示，所述电压预调整器1包括：PMOS管Ms1、PMOS管Ms2、PMOS管Ms3、PMOS管M1、PMOS管M2、PMOS管M3、PMOS管M4、NMOS管M5、NMOS管M6、PMOS管M7、PMOS管M8、PMOS管M9、PMOS管M10、PMOS管M11、NMOS管M12、NMOS管M13、NMOS管M14、电阻Rs1、电阻R1、电阻R2、NPN三极管Q1以及NPN三极管Q2，其中PMOS管Ms2的源极分别与PMOS管Ms1的源极、PMOS管Ms3的源极、PMOS管M1的源极、PMOS管M3的源极、PMOS管M7的源极、PMOS管M9的源极以及外部输入端INPUT相连，PMOS管Ms2的栅极分别与PMOS管Ms2的漏极、电阻Rs1的一端、PMOS管Ms1的漏极以及PMOS管Ms3的栅极相连，PMOS管M1的漏极与PMOS管M2的源极相连，PMOS管M2的漏极分别与PMOS管Ms1的栅极、PMOS管M1的栅极、PMOS管M3的栅极、PMOS管M7的栅极、PMOS管M9的栅极以及电阻R1的一端相连，电阻R1的另一端分别与PMOS管M2的栅极、PMOS管M4的栅极、PMOS管M8的栅极、PMOS管M10的栅极以及NMOS管M5的漏极相连，NMOS管M5的源极与NPN三极管Q1的集电极相连，NPN三极管Q1的发射极与电阻R2的一端相连，电阻R2的另一端分别与电阻Rs1的另一端、NPN三极管Q2的发射极、NMOS管M13的源极、NMOS管M12的源极、NMOS管M14的源极以及外部地GND相连，PMOS管M3的漏极与PMOS管M4的源极相连，PMOS管M4的漏极分别与PMOS管Ms3的漏极、NMOS管M5的栅极、NMOS管M6的栅极以及NMOS管M6的漏极相连，NMOS管M5的源极分别与NPN三极管Q1的基极、NPN三极管Q2的基极以及NPN三极管Q2的集电极相连，PMOS管M7的漏极与PMOS管M8的源极相连，PMOS管M8的漏极分别与NMOS管M13的漏极、NMOS管M13的栅极以及NMOS管M14的栅极相连，PMOS管M9的漏极与PMOS管M10的源极相连，PMOS管M10的漏极分别与PMOS管M25的源极、PMOS管M24的源极、PMOS管M21的源极、PMOS管M20的源极、PMOS管M18的源极、PMOS管M16的源极、NMOS管M15的漏极、电阻R3的一端、NMOS管M12的漏极以及PMOS管M11的源极相连，PMOS管M11的漏极分别与NMOS管M12的栅极以及NMOS管M14的漏极相连；
所述带隙基准核心电路2包括：电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8、电阻R9、电阻R10、NPN三极管Q3、NPN三极管Q4、NPN三极管Q5、NPN三极管Q6、NPN三极管Q7、NPN三极管Q8、NPN三极管Q9、NPN三极管Q10、NPN三极管Q11、NMOS管M15、PMOS管M16、PMOS管M17、PMOS管M18、PMOS管M19、PMOS管M20、PMOS管M21、NMOS管M22、NMOS管M23、PMOS管M24、PMOS管M25、PMOS管M26以及PMOS管M27，其中电阻R3的另一端分别与NPN三极管Q3的集电极、NPN三极管Q3的基极、NPN三极管Q4的集电极以及NPN三极管Q4的基极相连，NPN三极管Q3的发射极分别与NPN三极管Q5的集电极以及NPN三极管Q5的基极相连，NMOS管M15的源极分别与NPN三极管Q4的发射极、电阻R4的一端以及输出端VREF相连，电阻R4的另一端分别与电阻R5的一端、电阻R6的一端、NPN三极管Q9的基极、NPN三极管Q10的基极以及PMOS管M27的漏极相连，电阻R5的另一端分别与电阻R7的一端以及NPN三极管Q6的基极相连，电阻R7的另一端分别与NPN三极管Q7的基极以及NPN三极管Q6的集电极相连，电阻R6的另一端分别与电容C1的一端、NPN三极管Q8的基极以及NPN三极管Q7的集电极相连，NPN三极管Q7的发射极与电阻R8的一端相连，PMOS管M16的漏极与PMOS管M17的源极相连，PMOS管M17的漏极分别与PMOS管M11的栅极、NMOS管M15的栅极、电容C1的另一端以及NPN三极管Q9的集电极相连，NPN三极管Q9的发射极与电阻R9的一端相连，电阻R9的另一端与NPN三极管Q8的集电极相连，PMOS管M18的漏极与PMOS管M19的源极相连，PMOS管M19的漏极分别PMOS管M16的栅极、PMOS管M18的栅极、PMOS管M21的栅极以及NPN三极管Q10的集电极相连，NPN三极管Q10的发射极与电阻R10的一端相连，电阻R10的另一端分别与NPN三极管Q5的发射极、NPN三极管Q6的发射极、电阻R8的另一端、NPN三极管Q8的发射极、NMOS管M22的源极、NMOS管M23的源极、NPN三极管Q11的基极、NPN三极管Q11的发射极以及外部地GND相连，PMOS管M20的栅极分别与PMOS管M17的栅极、PMOS管M19的栅极、PMOS管M20的漏极以及NMOS管M22的漏极相连，PMOS管M21的漏极分别与NMOS管M22的栅极、NMOS管M23的栅极以及NMOS管M23的漏极相连，PMOS管M24的栅极分别与PMOS管M24的漏极、PMOS管M26的源极以及PMOS管M25的栅极相连，PMOS管M26的栅极分别与PMOS管M27的栅极、PMOS管M26的漏极以及NPN三极管Q11的集电极相连，PMOS管M25的漏极与PMOS管M27的源极相连；
所述带隙基准核心电路2中，所有电阻均采用同一材料，所有NPN三极管的直流放大倍数β均远远大于1，则所有NPN三极管的基极电流Ib均可忽略(即Ib≈0)；NPN三极管Q8、NPN三极管Q9、电阻R9以及NMOS管M15构成负反馈使得带隙基准电路稳定，电阻R5与电阻R6完全相同，NPN三极管Q8与NPN三极管Q6完全相同且具有相同的基极-发射极电压，电阻R5与电阻R6上具有相同的电压降，NPN三极管Q7的发射极面积是NPN三极管Q6的β倍，电阻R7与电阻R8完全相同，则流过电阻R4的电流IR4有
Figure BDA0003513418560000111
式中，VT为与温度成正比的热电压，R7为电阻R7的阻值。NPN三极管Q11的基极与发射极短接使得NPN三极管Q11构成一个反偏二极管，PMOS管M24的沟道宽长比是PMOS管M25的N倍，PMOS管M26的沟道宽长比是PMOS管M27的N倍，则流过PMOS管M26的沟道电流I26为
Figure BDA0003513418560000112
式中，b是一个比例系数，m为约等于-3/2的常数，Eg为硅的带隙能量。则，PMOS管M26的沟道电流I26以及流过电阻R4的电流IR4在电路输出端VREF产生的电压VREF为
Figure BDA0003513418560000113
式中，R4为电阻R4的阻值，R5为电阻R5的阻值，VBE6为NPN三极管Q6的基极-发射极电压。事实上，流过NPN三极管Q6的集电极电流IC6具有正温度系数，NPN三极管Q6的基极-发射极电压VBE6与温度T的函数关系VBE6(T)为
Figure BDA0003513418560000114
式中，Vg0为温度0K处硅的带隙电压，VBE6(Tr)为参考温度Tr处硅的带隙电压，η是与工艺有关但与温度无关的常数。热电压VT关系VT＝kT/q，其中k为波尔兹曼常数，q为电子电荷量，则电路输出端VREF的电压VREF为
Figure BDA0003513418560000115
由上式可知，通过优化电路相应参数可使得
Figure BDA0003513418560000116
优化参数N以及电阻R5的阻值可使得因子
Figure BDA0003513418560000121
补偿因子
Figure BDA0003513418560000122
的温度非线性，进而获得低温漂的带隙基准电压。
进一步的，为提高带隙基准电压VREF的电源抑制比(PSRR)，本发明采用电压预调整器1，其中PMOS管M1、PMOS管M2、PMOS管M3、PMOS管M4、NMOS管M5、NMOS管M6、NPN三极管Q1、NPN三极管Q2、电阻R1及电阻R2构成所述电压预调整器1的偏置电路，PMOS管Ms1、PMOS管Ms2、PMOS管Ms3及电阻Rs1构成偏置电路的启动电路；PMOS管M9和PMOS管M10构成共源共栅电流源并为所述带隙基准核心电路2提供工作电源电压VREG，即PMOS管M10的漏极输出电压VREG为所述带隙基准核心电路2提供工作电源电压，因而当电路输入端INPUT具有波动电压vin时，所述带隙基准核心电路2的工作电源电压VREG的波动电压vreg小于电路输入端INPUT的波动电压vin，进而抑制电路输入端INPUT的波动电压vin对电路输出端VREF的输出电压VREF的影响；同时，所述电压预调整器1的PMOS管M11、NMOS管M12、NMOS管M14与所述带隙基准核心电路2构成负反馈环路，即当所述带隙基准核心电路2的工作电源电压VREG有一正波动电压，该正波动电压通过PMOS管M16、PMOS管M17支路使得PMOS管M11的栅极有一正波动电压且小于工作电源电压VREG的正波动电压，使得NMOS管M12的栅极电压增加，进而抑制所述带隙基准核心电路2的工作电源电压VREG增加，从而获得用于DC-DC开关电源芯片的高PSRR的低温漂带隙基准参考电压。
图3为本发明的用于DC-DC开关电源芯片的高PSRR带隙电压源电路的输出电压VREF的温度特性仿真曲线，其中横坐标为温度T，纵坐标为带隙基准的输出电压。仿真结果显示，在-40℃～150℃的温度范围内，用于电源芯片的带隙基准电路的输出电压VREF的温度系数仅为3.8ppm/℃。
图4为本发明的用于DC-DC开关电源芯片的高PSRR带隙电压源电路的输出电压VREF的电源抑制比(PSRR)仿真曲线，其中横坐标为频率f，纵坐标为带隙基准输出电压的电源抑制比PSRR。仿真结果显示，带隙基准输出电压在1Hz、1kHz频率处分别获得-146dB、-112dB的PSRR。
本申请的上述实施例中，一种用于电源芯片的带隙基准电路，包括启动电路、带隙基准核心电路及温度补偿电路。
一种用于DC-DC开关电源芯片的高PSRR带隙电压源电路，包括电压预调整器及带隙基准核心电路。本申请实施例采用NPN三极管Q8、NPN三极管Q9、电阻R9以及NMOS管M15构成负反馈环路使得带隙基准核心电路稳定，采用两NPN三极管的基极-发射极电压嵌位技术产生的正温度系数电流并流过电阻产生正温度系数电压，并与NPN三极管的基极-发射极电压进行加权实现一阶温度补偿带隙电压，同时利用二极管反偏饱和电流对一阶温度补偿带隙电压的温度非线性进行补偿从而实现低温漂的带隙基准参考电压；利用电压预调整器为带隙基准核心电路提供工作电源电压来抑制输入端INPUT的纹波电压影响，同时电压预调整器的PMOS管M11、NMOS管M12、NMOS管M14与带隙基准核心电路构成负反馈环路，进一步抑制带隙基准核心电路的工作电源电压的纹波对电路输出端VREF的影响，提高电路的PSRR，从而获得用于DC-DC开关电源芯片的高PSRR低温漂的带隙基准参考电压。。
以上这些实施例应理解为仅用于说明本发明而不用于限制本发明的保护范围。在阅读了本发明的记载的内容之后，技术人员可以对本发明作各种改动或修改，这些等效变化和修饰同样落入本发明权利要求所限定的范围。

Claims (7)

1.一种用于DC-DC开关电源芯片的高PSRR带隙电压源电路，其特征在于，包括：电压预调整器(1)及带隙基准核心电路(2)，其中，所述电压预调整器(1)的信号输出端接所述带隙基准核心电路(2)的信号输入端，所述带隙基准核心电路(2)的信号输出端接所述电压预调整器(1)的信号输入端，所述带隙基准核心电路(2)主要通过NPN三极管Q8基极-发射极与NPN三极管Q6基极-发射极的嵌位产生的电流、NPN三极管Q11构成反偏二极管的反向饱和电流以及NPN三极管Q6基极-发射极电压VBE6来产生低温漂系数的带隙基准参考电压，所述电压预调整器(1)主要通过PMOS管M9与PMOS管M10对所述带隙基准核心电路(2)提供工作电源电压，从而获得高电源抑制比PSRR低温漂系数的带隙基准参考电压。
2.根据权利要求1所述的一种用于DC-DC开关电源芯片的高PSRR带隙电压源电路，其特征在于，所述电压预调整器(1)包括：PMOS管Ms1、PMOS管Ms2、PMOS管Ms3、PMOS管M1、PMOS管M2、PMOS管M3、PMOS管M4、NMOS管M5、NMOS管M6、PMOS管M7、PMOS管M8、PMOS管M9、PMOS管M10、PMOS管M11、NMOS管M12、NMOS管M13、NMOS管M14、电阻Rs1、电阻R1、电阻R2、NPN三极管Q1以及NPN三极管Q2，其中PMOS管Ms2的源极分别与PMOS管Ms1的源极、PMOS管Ms3的源极、PMOS管M1的源极、PMOS管M3的源极、PMOS管M7的源极、PMOS管M9的源极以及外部输入端INPUT相连，PMOS管Ms2的栅极分别与PMOS管Ms2的漏极、电阻Rs1的一端、PMOS管Ms1的漏极以及PMOS管Ms3的栅极相连，PMOS管M1的漏极与PMOS管M2的源极相连，PMOS管M2的漏极分别与PMOS管Ms1的栅极、PMOS管M1的栅极、PMOS管M3的栅极、PMOS管M7的栅极、PMOS管M9的栅极以及电阻R1的一端相连，电阻R1的另一端分别与PMOS管M2的栅极、PMOS管M4的栅极、PMOS管M8的栅极、PMOS管M10的栅极以及NMOS管M5的漏极相连，NMOS管M5的源极与NPN三极管Q1的集电极相连，NPN三极管Q1的发射极与电阻R2的一端相连，电阻R2的另一端分别与电阻Rs1的另一端、NPN三极管Q2的发射极、NMOS管M13的源极、NMOS管M12的源极、NMOS管M14的源极以及外部地GND相连，PMOS管M3的漏极与PMOS管M4的源极相连，PMOS管M4的漏极分别与PMOS管Ms3的漏极、NMOS管M5的栅极、NMOS管M6的栅极以及NMOS管M6的漏极相连，NMOS管M5的源极分别与NPN三极管Q1的基极、NPN三极管Q2的基极以及NPN三极管Q2的集电极相连，PMOS管M7的漏极与PMOS管M8的源极相连，PMOS管M8的漏极分别与NMOS管M13的漏极、NMOS管M13的栅极以及NMOS管M14的栅极相连，PMOS管M9的漏极与PMOS管M10的源极相连，PMOS管M10的漏极分别与PMOS管M25的源极、PMOS管M24的源极、PMOS管M21的源极、PMOS管M20的源极、PMOS管M18的源极、PMOS管M16的源极、NMOS管M15的漏极、电阻R3的一端、NMOS管M12的漏极以及PMOS管M11的源极相连，PMOS管M11的漏极分别与NMOS管M12的栅极以及NMOS管M14的漏极相连。
3.根据权利要求2所述的一种用于DC-DC开关电源芯片的高PSRR带隙电压源电路，其特征在于，所述电压预调整器(1)中，PMOS管M1、PMOS管M2、PMOS管M3、PMOS管M4、NMOS管M5、NMOS管M6、NPN三极管Q1、NPN三极管Q2、电阻R1及电阻R2构成所述电压预调整器(1)的偏置电路，PMOS管Ms1、PMOS管Ms2、PMOS管Ms3及电阻Rs1构成偏置电路的启动电路，PMOS管M9和PMOS管M10构成共源共栅电流源并为所述带隙基准核心电路(2)提供工作电源电压VREG，即PMOS管M10的漏极输出电压VREG为所述带隙基准核心电路(2)提供工作电源电压，因而当电路输入端INPUT具有波动电压vin时，所述带隙基准核心电路2的工作电源电压VREG的波动电压vreg小于电路输入端INPUT的波动电压vin，进而抑制电路输入端INPUT的波动电压vin对电路输出端VREF的输出电压VREF的影响。
4.根据权利要求2或3所述的一种用于DC-DC开关电源芯片的高PSRR带隙电压源电路，其特征在于，所述电压预调整器(1)中，PMOS管M11、NMOS管M12、NMOS管M14与所述带隙基准核心电路(2)构成负反馈环路，因而当所述带隙基准核心电路(2)的工作电源电压VREG有一正波动电压，该正波动电压通过PMOS管M16、PMOS管M17支路使得PMOS管M11的栅极有一正波动电压且小于工作电源电压VREG的正波动电压，使得NMOS管M12的栅极电压增加，进而抑制所述带隙基准核心电路(2)的工作电源电压VREG增加，从而获得用于DC-DC开关电源芯片的高PSRR低温漂的带隙基准参考电压。
5.根据权利要求1所述的一种用于DC-DC开关电源芯片的高PSRR带隙电压源电路，其特征在于，所述带隙基准核心电路(2)包括：电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8、电阻R9、电阻R10、NPN三极管Q3、NPN三极管Q4、NPN三极管Q5、NPN三极管Q6、NPN三极管Q7、NPN三极管Q8、NPN三极管Q9、NPN三极管Q10、NPN三极管Q11、NMOS管M15、PMOS管M16、PMOS管M17、PMOS管M18、PMOS管M19、PMOS管M20、PMOS管M21、NMOS管M22、NMOS管M23、PMOS管M24、PMOS管M25、PMOS管M26以及PMOS管M27，其中电阻R3的另一端分别与NPN三极管Q3的集电极、NPN三极管Q3的基极、NPN三极管Q4的集电极以及NPN三极管Q4的基极相连，NPN三极管Q3的发射极分别与NPN三极管Q5的集电极以及NPN三极管Q5的基极相连，NMOS管M15的源极分别与NPN三极管Q4的发射极、电阻R4的一端以及输出端VREF相连，电阻R4的另一端分别与电阻R5的一端、电阻R6的一端、NPN三极管Q9的基极、NPN三极管Q10的基极以及PMOS管M27的漏极相连，电阻R5的另一端分别与电阻R7的一端以及NPN三极管Q6的基极相连，电阻R7的另一端分别与NPN三极管Q7的基极以及NPN三极管Q6的集电极相连，电阻R6的另一端分别与电容C1的一端、NPN三极管Q8的基极以及NPN三极管Q7的集电极相连，NPN三极管Q7的发射极与电阻R8的一端相连，PMOS管M16的漏极与PMOS管M17的源极相连，PMOS管M17的漏极分别与PMOS管M11的栅极、NMOS管M15的栅极、电容C1的另一端以及NPN三极管Q9的集电极相连，NPN三极管Q9的发射极与电阻R9的一端相连，电阻R9的另一端与NPN三极管Q8的集电极相连，PMOS管M18的漏极与PMOS管M19的源极相连，PMOS管M19的漏极分别PMOS管M16的栅极、PMOS管M18的栅极、PMOS管M21的栅极以及NPN三极管Q10的集电极相连，NPN三极管Q10的发射极与电阻R10的一端相连，电阻R10的另一端分别与NPN三极管Q5的发射极、NPN三极管Q6的发射极、电阻R8的另一端、NPN三极管Q8的发射极、NMOS管M22的源极、NMOS管M23的源极、NPN三极管Q11的基极、NPN三极管Q11的发射极以及外部地GND相连，PMOS管M20的栅极分别与PMOS管M17的栅极、PMOS管M19的栅极、PMOS管M20的漏极以及NMOS管M22的漏极相连，PMOS管M21的漏极分别与NMOS管M22的栅极、NMOS管M23的栅极以及NMOS管M23的漏极相连，PMOS管M24的栅极分别与PMOS管M24的漏极、PMOS管M26的源极以及PMOS管M25的栅极相连，PMOS管M26的栅极分别与PMOS管M27的栅极、PMOS管M26的漏极以及NPN三极管Q11的集电极相连，PMOS管M25的漏极与PMOS管M27的源极相连。
6.根据权利要求5所述的一种用于DC-DC开关电源芯片的高PSRR带隙电压源电路，其特征在于，所述带隙基准核心电路(2)中，NPN三极管Q8、NPN三极管Q9、电阻R9以及NMOS管M15构成负反馈使得带隙基准电路稳定，电阻R5与电阻R6完全相同，NPN三极管Q8与NPN三极管Q6完全相同且具有相同的基极-发射极电压，电阻R5与电阻R6上具有相同的电压降，NPN三极管Q7的发射极面积是NPN三极管Q6的β倍，电阻R7与电阻R8完全相同，则流过电阻R4的电流IR4有
Figure FDA0003513418550000041
其中VT为与温度成正比的热电压，R7为电阻R7的阻值；NPN三极管Q11的基极与发射极短接使得NPN三极管Q11构成一个反偏二极管，PMOS管M24的沟道宽长比是PMOS管M25的N倍，PMOS管M26的沟道宽长比是PMOS管M27的N倍，则流过PMOS管M26的沟道电流I26为
Figure FDA0003513418550000042
其中b是一个比例系数，m为约等于-3/2的常数，Eg为硅的带隙能量。
7.根据权利要求5或6所述的一种用于DC-DC开关电源芯片的高PSRR带隙电压源电路，其特征在于，所述带隙基准核心电路(2)中，PMOS管M26的沟道电流I26以及流过电阻R4的电流IR4在电路输出端VREF产生的电压VREF为
Figure FDA0003513418550000051
其中Vg0为温度0K处硅的带隙电压，k为波尔兹曼常数，q为电子电荷量，β为NPN三极管Q7的发射极面积与NPN三极管Q6的发射极面积之比，R7为电阻R7的阻值，R4为电阻R4的阻值，R5为电阻R5的阻值，VBE6(Tr)为参考温度Tr处硅的带隙电压，T为绝对温度，N为PMOS管M26沟道宽长比与PMOS管M27沟道宽长比的比值，b是一个比例系数，m为约等于-3/2的常数，Eg为硅的带隙能量，VT为与温度成正比的热电压，η是与工艺有关但与温度无关的常数，通过优化电路相应参数可使得
Figure FDA0003513418550000052
优化参数N以及电阻R5的阻值可使得因子
Figure FDA0003513418550000053
补偿因子
Figure FDA0003513418550000054
的温度非线性，进而获得低温漂的带隙基准电压。
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