JP4064799B2 - 定電圧発生回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は定電圧発生回路に関し、特に半導体集積回路上に構成されるバンドギャップリファレンス回路から構成される定電圧発生回路であって、低電圧駆動、低雑音化を実現するのに有効な定電圧発生回路に関するものである。
【０００２】
【従来の技術】
従来、広く知られているバンドギャップリファレンス回路を図４に示す。動作原理はバイポーラトランジスタＰＮ２１の温度に対し負の温度特性を有するベースエミッタ電圧（ＶＢＥ）と、これとはエミッタ面積の異なる（すなわち、Ｎ倍）バイポーラトランジスタＰＮ１１のＶＢＥとの差（ΔＶＢＥ）が正の温度特性を有することを利用し、温度特性がフラットになるように（１）式を回路的に実現するものである。
【０００３】
【数１】
【０００４】
κ：ボルツマン定数
ｑ：電子電荷
Ｔ：温度
α＝１＋Ｒ２／Ｒ１
バイポーラトランジスタＰＮ２１とＰＮ１１の面積比が１：８程度の場合、α（差動増幅器ＯＰ１の閉ループ利得）は約１３程度となる。
【０００５】
差動増幅器ＯＰ１の閉ループ利得を考えると、ＰＮＰバイポーラトランジスタはダイオード接続されているので、ＶＳＳ−エミッタ間のインピーダンスは小さく、近似的にはエミッタ端子は接地と考えられるので、Ｒ１を入力抵抗、Ｒ２を帰還抵抗とする増幅回路と等価となり、利得は（Ｒ１＋Ｒ２）／Ｒ１＝１＋Ｒ２／Ｒ１＝αとなる。よって、雑音特性は差動増幅回路ＯＰ１の入力換算雑音をＶｎとすると、出力換算では約αＶｎとなる。差動増幅器ＯＰ１の入力換算オフセット電圧も同様に出力換算ではα倍になる。
【０００６】
低雑音化のための回路としては、例えば、図５、図６に示すものが知られている（例えば、特許文献１）。図５と図６の回路はＰＮＰバイポーラトランジスタか、ＮＰＮバイポーラトランジスタかの違いであり、本質的な動作は等価である。図６の回路を例に動作を説明する。
【０００７】
差動増幅器ＯＰ１の２つの入力端子（＋，−）の各々に、エミッタ面積の異なる（本例ではＮ：１）ＮＰＮトランジスタ（ＮＰ１１〜ＮＰ１ｎ，ＮＰ２１〜ＮＰ２ｎ）をダイオード接続し、更にｎ個を直列接続することにより、１段あたりΔＶＢＥの電位差が発生するので、ｎ個でｎΔＶＢＥの電位差が差動増幅器ＯＰ１の２つの入力端子（＋，−）の間に発生する。ＰＭＯＳ ＦＥＴ（Ｐ１，Ｐ２）のＷ（チャネル幅）／Ｌ（チャネル長）サイズを等しくすると、それぞれの直列ＮＰＮバイポーラトランジスタには等しい電流が流れ、ＶＯＵＴ電圧は（２）式で表される。
【０００８】
【数２】
【０００９】
上記出力を１／ｎにすることにより図４の回路と同様に１．２Ｖが得られる。また、このとき、αは図４のαとほぼ等しい。
【００１０】
差動増幅器ＯＰ１の入力換算雑音は図４の回路と同様にα倍となり、入出力利得は図４の回路と同等であるので、出力を１／ｎ倍し、１．２Ｖを得た場合には、図４の回路に対し、雑音特性は１／ｎが得られる。この図６の回路を用いることによって、図４の回路に対して低雑音化が図れる。
【００１１】
同様に、低雑音化のための別のバンドギャップ回路が知られている（例えば、特許文献２）。
【００１２】
【特許文献１】
特開平８−４４４４９号公報
【００１３】
【特許文献２】
米国特許第５７９６２４４号明細書、Ｆｉｇ１〜３
【００１４】
【発明が解決しようとする課題】
上述したように、低雑音特性を有する定電圧発生回路としては、図５、図６のものが考えられるが、バイポーラトランジスタをスタックさせ、（１．２×ｎ）Ｖを発生させた後に１／ｎ倍し、１．２Ｖを得る必要がある。この場合、（１．２×ｎ）Ｖ以上の電源電圧で動作させる必要があり、低電圧動作と低雑音化を同時に達成することが難しいという問題がある。
【００１５】
また、特許文献２に記載されているような回路の場合、出力段からフィードバックがない（ｎΔＶＢＥを検出する回路が帰還回路となっていない）ため、環境変化などにより精度良い出力が得られない。
【００１６】
そこで本発明の目的は、以上のような問題を解消するために、半導体集積回路上に構成されるバンドギャップリファレンス回路から構成される定電圧発生回路であって、低電圧駆動、低雑音化を実現するのに有効な定電圧発生回路を提供することにある。
【００１７】
【課題を解決するための手段】
請求項１の発明は、ｎ（ｎは２≦ｎの整数）個の第１バイポーラトランジスタからなる第１バイポーラトランジスタ群と、エミッタ面積が前記第１バイポーラトランジスタのエミッタ面積のＡ（Ａは１＜Ａ）倍である第２バイポーラトランジスタがｎ個からなる第２バイポーラトランジスタ群と、前記第１バイポーラトランジスタ群に接続される差動増幅器の第１の入力端子に発生する前記ｎ個の第１バイポーラトランジスタの夫々のベース・エミッタ間電圧の和の第１電圧と、前記第２バイポーラトランジスタ群に接続される前記差動増幅器の第２の入力端子に発生する前記ｎ個の第２バイポーラトランジスタの夫々のベース・エミッタ間電圧の和の第２電圧及び前記第２バイポーラトランジスタ群の１番目の第２バイポーラトランジスタのエミッタと２番目の第２バイポーラトランジスタのベース間に設けられた抵抗による電圧降下分の第３電圧の和の第４電圧と、を同じにして、前記第１電圧と前記第２電圧との差分となる前記第３電圧を前記抵抗の両端子間に発生する差分電圧発生手段とを備え、前記第３電圧を増幅した電圧と前記第２バイポーラトランジスタ群のうちのバイポーラトランジスタの１個分のベース・エミッタ間電圧とを加算して温度に依存しない一定電圧を出力することを特徴とする。
【００１８】
請求項２の発明は、請求項１に記載の定電圧発生回路において、前記差動増幅器の入力換算オフセット電圧が一次の温度特性を有することを特徴とする。
【００１９】
請求項３の発明は、ｎ（ｎは２≦ｎの整数）個の第１バイポーラトランジスタからなる第１バイポーラトランジスタ群と、エミッタ面積が前記第１バイポーラトランジスタのエミッタ面積のＡ（Ａは１＜Ａ）倍である第２バイポーラトランジスタがｎ個からなる第２バイポーラトランジスタ群と、前記第１バイポーラトランジスタ群に接続される差動増幅器の第１の入力端子に発生する前記ｎ個の第１バイポーラトランジスタの夫々のベース・エミッタ間電圧の和の第１電圧と、前記第２バイポーラトランジスタ群に接続される前記差動増幅器の第２の入力端子に発生する前記ｎ個の第２バイポーラトランジスタの夫々のベース・エミッタ間電圧の和の第２電圧及び前記第２バイポーラトランジスタ群のｎ番目の第２バイポーラトランジスタのエミッタと前記第２の入力端子間に設けられた抵抗による電圧降下分の第３電圧の和の第４電圧と、を同じにして、前記第１電圧と前記第２電圧との差分となる前記第３電圧を前記抵抗の両端子間に発生する差分電圧発生手段とを備え、前記第３電圧を増幅した電圧と前記ｎ個の第２バイポーラトランジスタの夫々のベース・エミッタ間電圧の和の電圧とを加算して温度に依存しない一定電圧を出力する定電圧発生回路であって、前記差動増幅器の入力換算オフセット電圧が一次の温度特性を有することを特徴とする。
【００２０】
請求項４の発明は、ｎ（ｎは２≦ｎの整数）個の第１ｐｎｐトランジスタからなる第１ｐｎｐトランジスタ群と、エミッタ面積が前記第１ｐｎｐトランジスタのエミッタ面積のＡ（Ａは１＜Ａ）倍である第２ｐｎｐトランジスタがｎ個からなる第２ｐｎｐトランジスタ群と、前記第１及び第２ｐｎｐトランジスタ群の夫々に電流を供給する電流源と、前記電流源の電流を制御する電流制御手段とを備え、前記第１ｐｎｐトランジスタ群の夫々のコレクタは接地され、前記第１ｐｎｐトランジスタ群の夫々のエミッタは前記電流源に接続され、前記第１ｐｎｐトランジスタ群のうち１番目の第１ｐｎｐトランジスタのベースは接地され、前記第１ｐｎｐトランジスタ群のうちｋ（ｋは２≦ｋ≦ｎの整数）番目の第１ｐｎｐトランジスタのベースと（ｋ−１）番目の第１ｐｎｐトランジスタのエミッタとは接続され、前記第２ｐｎｐトランジスタ群の夫々のコレクタは接地され、前記第２ｐｎｐトランジスタ群のうち１番目の第２ｐｎｐトランジスタを除く夫々のエミッタは前記電流源に接続され、前記第２ｐｎｐトランジスタ群のうち１番目の第２ｐｎｐトランジスタのベースは接地され、前記第２ｐｎｐトランジスタ群のうち２番目の第２ｐｎｐトランジスタを除くｋ番目の第２ｐｎｐトランジスタのベースと前記第２ｐｎｐトランジスタ群のうち（ｋ−１）番目の第２ｐｎｐトランジスタのエミッタとは接続され、前記１番目の第２ｐｎｐトランジスタのエミッタと前記電流源との間に２個の抵抗が直列に接続され、前記直列に接続された２個の抵抗間の接続点は前記第２ｐｎｐトランジスタ群のうち２番目の第２ｐｎｐトランジスタのベースに接続され、前記電流制御手段は、前記ｎ番目の第１ｐｎｐトランジスタのエミッタが接続される第１の入力端子と、前記ｎ番目の第２ｐｎｐトランジスタのエミッタが接続される第２の入力端子とを備え、前記第１の入力端子の電位と前記第２の入力端子の電位とが同じになるように、前記電流源の電流を制御する制御信号を出力することを特徴とする。
【００２１】
請求項５の発明は、ｎ（ｎは２≦ｎの整数）個の第１ｎｐｎトランジスタからなる第１ｎｐｎトランジスタ群と、エミッタ面積が前記第１ｎｐｎトランジスタのエミッタ面積のＡ（Ａは１＜Ａ）倍である第２ｎｐｎトランジスタがｎ個からなる第２ｎｐｎトランジスタ群と、前記第１及び第２ｎｐｎトランジスタ群の夫々に電流を供給する電流源と、前記電流源の電流を制御する電流制御手段とを備え、前記第１ｎｐｎトランジスタ群の夫々のベースとコレクタとは接続され、前記第１ｎｐｎトランジスタ群のうち１番目の第１ｎｐｎトランジスタのエミッタは接地され、前記第１ｎｐｎトランジスタ群のうちｋ（ｋは２≦ｋ≦ｎの整数）番目の第１ｎｐｎトランジスタのエミッタと（ｋ−１）番目の第１ｎｐｎトランジスタのコレクタとは接続され、前記第１ｎｐｎトランジスタ群のうちｎ番目の第１ｎｐｎトランジスタのコレクタは前記電流源に接続され、前記第２ｎｐｎトランジスタ群の夫々のベースとコレクタとは接続され、前記第２ｎｐｎトランジスタ群のうち１番目の第２ｎｐｎトランジスタのエミッタは接地され、前記第２ｎｐｎトランジスタ群のうち２番目の第２ｎｐｎトランジスタを除くｋ（ｋは２≦ｋ≦ｎの整数）番目の第２ｎｐｎトランジスタのエミッタと前記第２ｎｐｎトランジスタ群のうち（ｋ−１）番目の第２ｎｐｎトランジスタのコレクタとは接続され、前記第２ｎｐｎトランジスタ群のうちｎ番目の第２ｎｐｎトランジスタのコレクタは前記電流源に接続され、前記１番目の第２ｎｐｎトランジスタのコレクタは直列に接続された２個の抵抗を介して前記電流源に接続され、前記直列に接続された２個の抵抗間の接続点は前記第２ｎｐｎトランジスタ群のうち２番目の第２ｎｐｎトランジスタのエミッタに接続され、前記電流制御手段は、前記ｎ番目の第１ｎｐｎトランジスタのコレクタが接続される第１の入力端子と、前記ｎ番目の第２ｎｐｎトランジスタのコレクタが接続される第２の入力端子とを備え、前記第１の入力端子の電位と前記第２の入力端子の電位とが同じになるように、前記電流源の電流を制御する制御信号を出力することを特徴とする。
【００２２】
請求項６の発明は、請求項４または請求項５に記載の定電圧発生回路において、前記電流制御手段は差動増幅器を備え、前記差動増幅器の入力換算オフセット電圧が一次の温度特性を有することを特徴とする。
【００２３】
請求項７の発明は、ｎ（ｎは２≦ｎの整数）個の第１ｐｎｐトランジスタからなる第１ｐｎｐトランジスタ群と、エミッタ面積が前記第１ｐｎｐトランジスタのエミッタ面積のＡ（Ａは１＜Ａ）倍である第２ｐｎｐトランジスタがｎ個からなる第２ｐｎｐトランジスタ群と、前記第１及び第２ｐｎｐトランジスタ群の夫々に電流を供給する電流源と、前記電流源の電流を制御する電流制御手段とを備え、前記第１ｐｎｐトランジスタ群の夫々のコレクタは接地され、前記第１ｐｎｐトランジスタ群の夫々のエミッタは前記電流源に接続され、前記第１ｐｎｐトランジスタ群のうち１番目の第１ｐｎｐトランジスタのベースは接地され、前記第１ｐｎｐトランジスタ群のうちｋ（ｋは２≦ｋ≦ｎの整数）番目の第１ｐｎｐトランジスタのベースと（ｋ−１）番目の第１ｐｎｐトランジスタのエミッタとは接続され、前記第２ｐｎｐトランジスタ群の夫々のコレクタは接地され、前記第２ｐｎｐトランジスタ群のうちｎ番目の第２ｐｎｐトランジスタを除く夫々のエミッタは前記電流源に接続され、前記第２ｐｎｐトランジスタ群のうち１番目の第２ｐｎｐトランジスタのベースは接地され、前記第２ｐｎｐトランジスタ群のうちｋ番目の第２ｐｎｐトランジスタのベースと（ｋ−１）番目の第２ｐｎｐトランジスタのエミッタとは接続され、前記ｎ番目の第２ｐｎｐトランジスタのエミッタと前記電流源との間に２個の抵抗が直列に接続され、前記電流制御手段は、前記ｎ番目の第１ｐｎｐトランジスタのエミッタが接続される第１の入力端子と、前記直列に接続された２個の抵抗間の接続点が接続される第２の入力端子とを備え、前記第１の入力端子の電位と前記第２の入力端子の電位とが同じになるように、前記電流源の電流を制御する制御信号を出力する定電圧発生回路において、前記電流制御手段は差動増幅器を備え、前記差動増幅器の入力換算オフセット電圧が一次の温度特性を有することを特徴とする。
【００２４】
請求項８の発明は、ｎ（ｎは２≦ｎの整数）個の第１ｎｐｎトランジスタからなる第１ｎｐｎトランジスタ群と、エミッタ面積が前記第１ｎｐｎトランジスタのエミッタ面積のＡ（Ａは１＜Ａ）倍である第２ｎｐｎトランジスタがｎ個からなる第２ｎｐｎトランジスタ群と、前記第１及び第２ｎｐｎトランジスタ群の夫々に電流を供給する電流源と、前記電流源の電流を制御する電流制御手段とを備え、前記第１ｎｐｎトランジスタ群の夫々のベースとコレクタとは接続され、前記第１ｎｐｎトランジスタ群のうち１番目の第１ｎｐｎトランジスタのエミッタは接地され、前記第１ｎｐｎトランジスタ群のうちｋ（ｋは２≦ｋ≦ｎの整数）番目の第１ｎｐｎトランジスタのエミッタと（ｋ−１）番目の第１ｎｐｎトランジスタのコレクタとは接続され、前記第１ｎｐｎトランジスタ群のうちｎ番目の第１ｎｐｎトランジスタのコレクタは前記電流源に接続され、前記第２ｎｐｎトランジスタ群の夫々のベースとコレクタとは接続され、前記第２ｎｐｎトランジスタ群のうち１番目の第２ｎｐｎトランジスタのエミッタは接地され、前記第２ｎｐｎトランジスタ群のうちｋ（ｋは２≦ｋ≦ｎの整数）番目の第２ｎｐｎトランジスタのエミッタと（ｋ−１）番目の第２ｎｐｎトランジスタのコレクタとは接続され、前記ｎ番目の第２ｎｐｎトランジスタのコレクタと前記電流源との間に２個の抵抗が直列に接続され、前記電流制御手段は、前記ｎ番目の第１ｎｐｎトランジスタのコレクタが接続される第１の入力端子と、前記直列に接続された２個の抵抗間の接続点が接続される第２の入力端子とを備え、前記第１の入力端子の電位と前記第２の入力端子の電位とが同じになるように、前記電流源の電流を制御する制御信号を出力する定電圧発生回路において、前記電流制御手段は差動増幅器を備え、前記差動増幅器の入力換算オフセット電圧が一次の温度特性を有することを特徴とする。
【００２５】
請求項９の発明は、請求項６から請求項８のいずれかに記載の定電圧発生回路であって、前記差動増幅器は、１個の第１ｎｐｎトランジスタ及びエミッタ面積が前記第１ｎｐｎトランジスタのエミッタ面積のＡ（Ａは１＜Ａ）倍である１個の第２ｎｐｎトランジスタからなる差動対と、ｍ（ｍは１≦ｍの整数）個の前記第１ｎｐｎトランジスタからなる第１ｎｐｎトランジスタ群と、ｍ個の前記第２ｎｐｎトランジスタからなる第２ｎｐｎトランジスタ群と、共通電流源とを備え、前記差動対は、前記第１及び第２の入力端子を備え、前記第１の入力端子は前記差動対を構成する前記第１ｎｐｎトランジスタのベースであり、前記第２の入力端子は前記差動対を構成する前記第２ｎｐｎトランジスタのベースであって、前記第１ｎｐｎトランジスタ群の第１ｎｐｎトランジスタの夫々のベースとコレクタとは接続され、第１ｎｐｎトランジスタ群のうちｋ（ｋは２≦ｋ≦ｍの整数）番目の第１ｎｐｎトランジスタのコレクタと（ｋ−１）番目の第１ｎｐｎトランジスタのエミッタとは接続され、前記第１ｎｐｎトランジスタ群のうち１番目の第１ｎｐｎトランジスタのコレクタは前記差動対を構成する第１ｎｐｎトランジスタのエミッタに接続され、前記第１ｎｐｎトランジスタ群のうちｍ番目の第１ｎｐｎトランジスタのエミッタは前記共通電流源に接続され、前記第２ｎｐｎトランジスタ群の第２ｎｐｎトランジスタの夫々のベースとコレクタとは接続され、第２ｎｐｎトランジスタ群のうちｋ（ｋは２≦ｋ≦ｍの整数）番目の第２ｎｐｎトランジスタのコレクタと（ｋ−１）番目の第２ｎｐｎトランジスタのエミッタとは接続され、前記第２ｎｐｎトランジスタ群のうち１番目の第２ｎｐｎトランジスタのコレクタは前記差動対を構成する第２ｎｐｎトランジスタのエミッタに接続され、前記第２ｎｐｎトランジスタ群のうちｍ番目の第２ｎｐｎトランジスタのエミッタは前記共通電流源に接続されることを特徴とする。
【００２７】
【発明の実施の形態】
図１は本発明の第１の実施の形態を示す（図１と図３の回路はｐｎｐバイポーラトランジスタかｎｐｎバイポーラトランジスタかの違いであり、本質的な動作は等価である）。
【００２８】
この定電圧発生回路は、ｎ（ｎは２≦ｎの整数）個の第１ｐｎｐトランジスタ（ＰＮ２１〜ＰＮ２ｎ）からなる第１ｐｎｐトランジスタ群と、エミッタ面積が第１ｐｎｐトランジスタのエミッタ面積のＮ（Ｎは２≦Ｎの整数）倍である第２ｐｎｐトランジスタ（ＰＮ１１〜ＰＮ１ｎ）がｎ個からなる第２ｐｎｐトランジスタ群と、第１及び第２ｐｎｐトランジスタ群の夫々に電流を供給する電流源（Ｐ１１〜Ｐ１ｎ，Ｐ２１〜Ｐ２ｎ）と、電流源の電流を制御する電流制御手段としての差動増幅ＯＰ１とを備えている。
【００２９】
第１ｐｎｐトランジスタ群の夫々のコレクタは接地され、第１ｐｎｐトランジスタ群の夫々のエミッタは電流源に接続され、第１ｐｎｐトランジスタ群のうち１番目の第１ｐｎｐトランジスタＰＮ２１のベースは接地され、第１ｐｎｐトランジスタ群のうちｋ（ｋは２≦ｋ≦ｎの整数）番目の第１ｐｎｐトランジスタＰＮ２ｋのベースと（ｋ−１）番目の第１ｐｎｐトランジスタＰＮ２（ｋ−１）のエミッタとは接続され、第２ｐｎｐトランジスタ群の夫々のコレクタは接地され、第２ｐｎｐトランジスタ群のうち１番目の第２ｐｎｐトランジスタＰＮ１１を除く夫々のエミッタは電流源に接続され、第２ｐｎｐトランジスタ群のうち１番目の第２ｐｎｐトランジスタＰＮ１１のベースは接地され、第２ｐｎｐトランジスタ群のうち２番目の第２ｐｎｐトランジスタＰＮ１２を除くｋ番目の第２ｐｎｐトランジスタＰＮ１ｋのベースと第２ｐｎｐトランジスタ群のうち（ｋ−１）番目の第２ｐｎｐトランジスタＰＮ１（ｋ−１）のエミッタとは接続され、１番目の第２ｐｎｐトランジスタＰＮ１１のエミッタと電流源との間に２個の抵抗Ｒ１，Ｒ２が直列に接続され、この直列に接続された２個の抵抗間の接続点は２番目の第２ｐｎｐトランジスタＰＮ１２のベースに接続される。
【００３０】
差動増幅器ＯＰ１は、ｎ番目の第１ｐｎｐトランジスタＰＮ２ｎのエミッタが接続される第１の入力端子（負入力端子）と、ｎ番目の第２ｐｎｐトランジスタＰＮ１ｎのエミッタが接続される第２の入力端子（正入力端子）とを備え、第１の入力端子の電位と第２の入力端子の電位とが同じになるように、電流源の電流を制御する制御信号を出力する。
【００３１】
この定電圧発生回路が図５のそれと異なる点は、抵抗Ｒ１を第２ｐｎｐトランジスタＰＮ１１のエミッタと第２ｐｎｐトランジスタＰＮ１２のベースとの間に挿入し、抵抗Ｒ２を電流源Ｐ１１に接続した点である。差動増幅器ＯＰ１を用いて帰還系が構成されているので、差動増幅器の正入力端子電圧と負入力端子電圧とは動作状態において一致している。
【００３２】
このとき、それぞれの端子の電圧は、
となる。よって、ＶＯＵＴは、
ＶＯＵＴ＝ＶＢＥ＋α’ｎΔＶＢＥ＝１．２Ｖ （６）
となり、従来技術で必要であった１／ｎに電圧を下げるための回路は必要でなくなり、また、α’ｎ≒αであるので、α’≒α／ｎとなり、ループ利得は図５の回路出力を１／ｎにした後の雑音特性と同等な雑音特性を有する。
【００３３】
但し、従来技術では（１．２×ｎ）Ｖ＋ＰＭＯＳ ＦＥＴ（電流源Ｐ１１）のＶｏｎ以上の電源電圧が必要であったが、本発明では、ｎＶＢＥ＋ＰＭＯＳ ＦＥＴ（電流源Ｐ１１）のＶｏｎ以上の電源電圧での動作が可能であり、低電圧化が図れる。
【００３４】
ついで、本発明に係る差動増幅器の一例を図２に示す。
【００３５】
この差動増幅器は、ｍ（ｍは２≦ｍの整数）個の第１ｎｐｎトランジスタ（ＮＰ１１〜ＮＰ１ｍ）からなる第１ｎｐｎトランジスタ群と、エミッタ面積が第１ｎｐｎトランジスタのエミッタ面積のＮ（Ｎは２≦Ｎの整数）倍である第２ｎｐｎトランジスタ（ＮＰ２１〜ＮＰ２ｍ）がｍ個からなる第２ｎｐｎトランジスタ群と、第１ｎｐｎトランジスタ群のうちの１番目の第１ｎｐｎトランジスタＮＰ１１及び第２ｎｐｎトランジスタ群のうちの１番目の第２ｎｐｎトランジスタＮＰ２１からなる差動対と、差動対に電流を供給する共通電流源（Ｉ）とを備えている。
【００３６】
前記差動対は、第１の入力端子ＮＩＮ（負入力端子）及び第２の入力端子ＰＩＮ（正入力端子）を備え、第１の入力端子ＮＩＮは第１ｎｐｎトランジスタＮＰ１１のベースであり、第２の入力端子ＰＩＮは第２ｎｐｎトランジスタＮＰ２１のベースである。
【００３７】
第１ｎｐｎトランジスタ群のうちｋ（ｋは２≦ｋ≦ｍの整数）番目の第１ｎｐｎトランジスタＮＰ１ｋのコレクタと（ｋ−１）番目の第１ｎｐｎトランジスタＮＰ１（ｋ−１）のエミッタとは接続され、第１ｎｐｎトランジスタＮＰ１ｋの夫々のベースとコレクタとは接続され、ｍ番目の第１ｎｐｎトランジスタＮＰ１ｍのエミッタは共通電流源Ｉに接続され、第２ｎｐｎトランジスタ群のうちｋ（ｋは２≦ｋ≦ｍの整数）番目の第２ｎｐｎトランジスタＮＰ２ｋのコレクタと（ｋ−１）番目の第２ｎｐｎトランジスタＮＰ２（ｋ−１）のエミッタとは接続され、第２ｎｐｎトランジスタＮＰ２ｋの夫々のベースとコレクタとは接続され、ｍ番目の第２ｎｐｎトランジスタＮＰ２ｍのエミッタは共通電流源Ｉに接続される。
【００３８】
この差動増幅器を用いて、帰還系を構成した場合、左右の差動対に流れる電流はほぼ一致した状態で安定となる。このとき、ＮＰ１ｍとＮＰ２ｍのエミッタが接続されたノードを基準とし、ＮＩＮ，ＰＩＮの電圧を考えると、それぞれ、
ＶＮＩＮ＝ｍＶＢＥ（１）
ＶＰＩＮ＝ｍＶＢＥ（Ｎ）
となる。
【００３９】
よって、ＶＰＩＮとＶＮＩＮの電位差ΔＶＩＮは、
ΔＶＩＮ＝ｍΔＶＢＥ
となり、１次の温度特性の入力換算オフセット電圧を有する。
【００４０】
この差動増幅器を図１の回路の差動増幅器として使用した場合、抵抗Ｒ１にかかる電圧はｎΔＶＢＥ＋ΔＶＩＮ＝（Ｎ＋Ｍ）ΔＶＢＥとなる。よって、ＶＯＵＴは、
ＶＯＵＴ＝ＶＢＥ＋α”（ｎ＋ｍ）ΔＶＢＥ＝１．２Ｖ
α”＝α／（ｎ＋ｍ）となり、更にループ利得が下がる。
【００４１】
結果として、図１の実施例と同等の電源電圧での動作は可能であるが、雑音特性の改善が可能であり、従来技術と比較すると低電圧動作が可能な上に低雑音化が図れる。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、低電圧駆動が可能であり、低雑音化が可能な定電圧発生回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態を示す回路図である。
【図２】本発明による差動増幅器の実施形態を示す回路図である。
【図３】本発明の他の実施形態を示す回路図である。
【図４】従来のバンドギャップリファレンス回路図である。
【図５】従来のバンドギャップリファレンス回路図である。
【図６】従来のバンドギャップリファレンス回路図である。
【符号の説明】
ＯＰ１ 差動増幅器
ＰＮ１１〜ＰＮ１ｎ 第２ｐｎｐトランジスタ
ＰＮ２１〜ＰＮ２ｎ 第１ｐｎｐトランジスタ
Ｐ１１〜Ｐ１ｎ，Ｐ２１〜Ｐ２ｎ 電流源
【発明の属する技術分野】
本発明は定電圧発生回路に関し、特に半導体集積回路上に構成されるバンドギャップリファレンス回路から構成される定電圧発生回路であって、低電圧駆動、低雑音化を実現するのに有効な定電圧発生回路に関するものである。
【０００２】
【従来の技術】
従来、広く知られているバンドギャップリファレンス回路を図４に示す。動作原理はバイポーラトランジスタＰＮ２１の温度に対し負の温度特性を有するベースエミッタ電圧（ＶＢＥ）と、これとはエミッタ面積の異なる（すなわち、Ｎ倍）バイポーラトランジスタＰＮ１１のＶＢＥとの差（ΔＶＢＥ）が正の温度特性を有することを利用し、温度特性がフラットになるように（１）式を回路的に実現するものである。
【０００３】
【数１】
κ：ボルツマン定数
ｑ：電子電荷
Ｔ：温度
α＝１＋Ｒ２／Ｒ１
バイポーラトランジスタＰＮ２１とＰＮ１１の面積比が１：８程度の場合、α（差動増幅器ＯＰ１の閉ループ利得）は約１３程度となる。
【０００５】
差動増幅器ＯＰ１の閉ループ利得を考えると、ＰＮＰバイポーラトランジスタはダイオード接続されているので、ＶＳＳ−エミッタ間のインピーダンスは小さく、近似的にはエミッタ端子は接地と考えられるので、Ｒ１を入力抵抗、Ｒ２を帰還抵抗とする増幅回路と等価となり、利得は（Ｒ１＋Ｒ２）／Ｒ１＝１＋Ｒ２／Ｒ１＝αとなる。よって、雑音特性は差動増幅回路ＯＰ１の入力換算雑音をＶｎとすると、出力換算では約αＶｎとなる。差動増幅器ＯＰ１の入力換算オフセット電圧も同様に出力換算ではα倍になる。
【０００６】
低雑音化のための回路としては、例えば、図５、図６に示すものが知られている（例えば、特許文献１）。図５と図６の回路はＰＮＰバイポーラトランジスタか、ＮＰＮバイポーラトランジスタかの違いであり、本質的な動作は等価である。図６の回路を例に動作を説明する。
【０００７】
差動増幅器ＯＰ１の２つの入力端子（＋，−）の各々に、エミッタ面積の異なる（本例ではＮ：１）ＮＰＮトランジスタ（ＮＰ１１〜ＮＰ１ｎ，ＮＰ２１〜ＮＰ２ｎ）をダイオード接続し、更にｎ個を直列接続することにより、１段あたりΔＶＢＥの電位差が発生するので、ｎ個でｎΔＶＢＥの電位差が差動増幅器ＯＰ１の２つの入力端子（＋，−）の間に発生する。ＰＭＯＳ ＦＥＴ（Ｐ１，Ｐ２）のＷ（チャネル幅）／Ｌ（チャネル長）サイズを等しくすると、それぞれの直列ＮＰＮバイポーラトランジスタには等しい電流が流れ、ＶＯＵＴ電圧は（２）式で表される。
【０００８】
【数２】
上記出力を１／ｎにすることにより図４の回路と同様に１．２Ｖが得られる。また、このとき、αは図４のαとほぼ等しい。
【００１０】
差動増幅器ＯＰ１の入力換算雑音は図４の回路と同様にα倍となり、入出力利得は図４の回路と同等であるので、出力を１／ｎ倍し、１．２Ｖを得た場合には、図４の回路に対し、雑音特性は１／ｎが得られる。この図６の回路を用いることによって、図４の回路に対して低雑音化が図れる。
【００１１】
同様に、低雑音化のための別のバンドギャップ回路が知られている（例えば、特許文献２）。
【００１２】
【特許文献１】
特開平８−４４４４９号公報
【００１３】
【特許文献２】
米国特許第５７９６２４４号明細書、Ｆｉｇ１〜３
【００１４】
【発明が解決しようとする課題】
上述したように、低雑音特性を有する定電圧発生回路としては、図５、図６のものが考えられるが、バイポーラトランジスタをスタックさせ、（１．２×ｎ）Ｖを発生させた後に１／ｎ倍し、１．２Ｖを得る必要がある。この場合、（１．２×ｎ）Ｖ以上の電源電圧で動作させる必要があり、低電圧動作と低雑音化を同時に達成することが難しいという問題がある。
【００１５】
また、特許文献２に記載されているような回路の場合、出力段からフィードバックがない（ｎΔＶＢＥを検出する回路が帰還回路となっていない）ため、環境変化などにより精度良い出力が得られない。
【００１６】
そこで本発明の目的は、以上のような問題を解消するために、半導体集積回路上に構成されるバンドギャップリファレンス回路から構成される定電圧発生回路であって、低電圧駆動、低雑音化を実現するのに有効な定電圧発生回路を提供することにある。
【００１７】
【課題を解決するための手段】
請求項１の発明は、ｎ（ｎは２≦ｎの整数）個の第１バイポーラトランジスタからなる第１バイポーラトランジスタ群と、エミッタ面積が前記第１バイポーラトランジスタのエミッタ面積のＡ（Ａは１＜Ａ）倍である第２バイポーラトランジスタがｎ個からなる第２バイポーラトランジスタ群と、前記第１バイポーラトランジスタ群に接続される差動増幅器の第１の入力端子に発生する前記ｎ個の第１バイポーラトランジスタの夫々のベース・エミッタ間電圧の和の第１電圧と、前記第２バイポーラトランジスタ群に接続される前記差動増幅器の第２の入力端子に発生する前記ｎ個の第２バイポーラトランジスタの夫々のベース・エミッタ間電圧の和の第２電圧及び前記第２バイポーラトランジスタ群の１番目の第２バイポーラトランジスタのエミッタと２番目の第２バイポーラトランジスタのベース間に設けられた抵抗による電圧降下分の第３電圧の和の第４電圧と、を同じにして、前記第１電圧と前記第２電圧との差分となる前記第３電圧を前記抵抗の両端子間に発生する差分電圧発生手段とを備え、前記第３電圧を増幅した電圧と前記第２バイポーラトランジスタ群のうちのバイポーラトランジスタの１個分のベース・エミッタ間電圧とを加算して温度に依存しない一定電圧を出力することを特徴とする。
【００１８】
請求項２の発明は、請求項１に記載の定電圧発生回路において、前記差動増幅器の入力換算オフセット電圧が一次の温度特性を有することを特徴とする。
【００１９】
請求項３の発明は、ｎ（ｎは２≦ｎの整数）個の第１バイポーラトランジスタからなる第１バイポーラトランジスタ群と、エミッタ面積が前記第１バイポーラトランジスタのエミッタ面積のＡ（Ａは１＜Ａ）倍である第２バイポーラトランジスタがｎ個からなる第２バイポーラトランジスタ群と、前記第１バイポーラトランジスタ群に接続される差動増幅器の第１の入力端子に発生する前記ｎ個の第１バイポーラトランジスタの夫々のベース・エミッタ間電圧の和の第１電圧と、前記第２バイポーラトランジスタ群に接続される前記差動増幅器の第２の入力端子に発生する前記ｎ個の第２バイポーラトランジスタの夫々のベース・エミッタ間電圧の和の第２電圧及び前記第２バイポーラトランジスタ群のｎ番目の第２バイポーラトランジスタのエミッタと前記第２の入力端子間に設けられた抵抗による電圧降下分の第３電圧の和の第４電圧と、を同じにして、前記第１電圧と前記第２電圧との差分となる前記第３電圧を前記抵抗の両端子間に発生する差分電圧発生手段とを備え、前記第３電圧を増幅した電圧と前記ｎ個の第２バイポーラトランジスタの夫々のベース・エミッタ間電圧の和の電圧とを加算して温度に依存しない一定電圧を出力する定電圧発生回路であって、前記差動増幅器の入力換算オフセット電圧が一次の温度特性を有することを特徴とする。
【００２０】
請求項４の発明は、ｎ（ｎは２≦ｎの整数）個の第１ｐｎｐトランジスタからなる第１ｐｎｐトランジスタ群と、エミッタ面積が前記第１ｐｎｐトランジスタのエミッタ面積のＡ（Ａは１＜Ａ）倍である第２ｐｎｐトランジスタがｎ個からなる第２ｐｎｐトランジスタ群と、前記第１及び第２ｐｎｐトランジスタ群の夫々に電流を供給する電流源と、前記電流源の電流を制御する電流制御手段とを備え、前記第１ｐｎｐトランジスタ群の夫々のコレクタは接地され、前記第１ｐｎｐトランジスタ群の夫々のエミッタは前記電流源に接続され、前記第１ｐｎｐトランジスタ群のうち１番目の第１ｐｎｐトランジスタのベースは接地され、前記第１ｐｎｐトランジスタ群のうちｋ（ｋは２≦ｋ≦ｎの整数）番目の第１ｐｎｐトランジスタのベースと（ｋ−１）番目の第１ｐｎｐトランジスタのエミッタとは接続され、前記第２ｐｎｐトランジスタ群の夫々のコレクタは接地され、前記第２ｐｎｐトランジスタ群のうち１番目の第２ｐｎｐトランジスタを除く夫々のエミッタは前記電流源に接続され、前記第２ｐｎｐトランジスタ群のうち１番目の第２ｐｎｐトランジスタのベースは接地され、前記第２ｐｎｐトランジスタ群のうち２番目の第２ｐｎｐトランジスタを除くｋ番目の第２ｐｎｐトランジスタのベースと前記第２ｐｎｐトランジスタ群のうち（ｋ−１）番目の第２ｐｎｐトランジスタのエミッタとは接続され、前記１番目の第２ｐｎｐトランジスタのエミッタと前記電流源との間に２個の抵抗が直列に接続され、前記直列に接続された２個の抵抗間の接続点は前記第２ｐｎｐトランジスタ群のうち２番目の第２ｐｎｐトランジスタのベースに接続され、前記電流制御手段は、前記ｎ番目の第１ｐｎｐトランジスタのエミッタが接続される第１の入力端子と、前記ｎ番目の第２ｐｎｐトランジスタのエミッタが接続される第２の入力端子とを備え、前記第１の入力端子の電位と前記第２の入力端子の電位とが同じになるように、前記電流源の電流を制御する制御信号を出力することを特徴とする。
【００２１】
請求項５の発明は、ｎ（ｎは２≦ｎの整数）個の第１ｎｐｎトランジスタからなる第１ｎｐｎトランジスタ群と、エミッタ面積が前記第１ｎｐｎトランジスタのエミッタ面積のＡ（Ａは１＜Ａ）倍である第２ｎｐｎトランジスタがｎ個からなる第２ｎｐｎトランジスタ群と、前記第１及び第２ｎｐｎトランジスタ群の夫々に電流を供給する電流源と、前記電流源の電流を制御する電流制御手段とを備え、前記第１ｎｐｎトランジスタ群の夫々のベースとコレクタとは接続され、前記第１ｎｐｎトランジスタ群のうち１番目の第１ｎｐｎトランジスタのエミッタは接地され、前記第１ｎｐｎトランジスタ群のうちｋ（ｋは２≦ｋ≦ｎの整数）番目の第１ｎｐｎトランジスタのエミッタと（ｋ−１）番目の第１ｎｐｎトランジスタのコレクタとは接続され、前記第１ｎｐｎトランジスタ群のうちｎ番目の第１ｎｐｎトランジスタのコレクタは前記電流源に接続され、前記第２ｎｐｎトランジスタ群の夫々のベースとコレクタとは接続され、前記第２ｎｐｎトランジスタ群のうち１番目の第２ｎｐｎトランジスタのエミッタは接地され、前記第２ｎｐｎトランジスタ群のうち２番目の第２ｎｐｎトランジスタを除くｋ（ｋは２≦ｋ≦ｎの整数）番目の第２ｎｐｎトランジスタのエミッタと前記第２ｎｐｎトランジスタ群のうち（ｋ−１）番目の第２ｎｐｎトランジスタのコレクタとは接続され、前記第２ｎｐｎトランジスタ群のうちｎ番目の第２ｎｐｎトランジスタのコレクタは前記電流源に接続され、前記１番目の第２ｎｐｎトランジスタのコレクタは直列に接続された２個の抵抗を介して前記電流源に接続され、前記直列に接続された２個の抵抗間の接続点は前記第２ｎｐｎトランジスタ群のうち２番目の第２ｎｐｎトランジスタのエミッタに接続され、前記電流制御手段は、前記ｎ番目の第１ｎｐｎトランジスタのコレクタが接続される第１の入力端子と、前記ｎ番目の第２ｎｐｎトランジスタのコレクタが接続される第２の入力端子とを備え、前記第１の入力端子の電位と前記第２の入力端子の電位とが同じになるように、前記電流源の電流を制御する制御信号を出力することを特徴とする。
【００２２】
請求項６の発明は、請求項４または請求項５に記載の定電圧発生回路において、前記電流制御手段は差動増幅器を備え、前記差動増幅器の入力換算オフセット電圧が一次の温度特性を有することを特徴とする。
【００２３】
請求項７の発明は、ｎ（ｎは２≦ｎの整数）個の第１ｐｎｐトランジスタからなる第１ｐｎｐトランジスタ群と、エミッタ面積が前記第１ｐｎｐトランジスタのエミッタ面積のＡ（Ａは１＜Ａ）倍である第２ｐｎｐトランジスタがｎ個からなる第２ｐｎｐトランジスタ群と、前記第１及び第２ｐｎｐトランジスタ群の夫々に電流を供給する電流源と、前記電流源の電流を制御する電流制御手段とを備え、前記第１ｐｎｐトランジスタ群の夫々のコレクタは接地され、前記第１ｐｎｐトランジスタ群の夫々のエミッタは前記電流源に接続され、前記第１ｐｎｐトランジスタ群のうち１番目の第１ｐｎｐトランジスタのベースは接地され、前記第１ｐｎｐトランジスタ群のうちｋ（ｋは２≦ｋ≦ｎの整数）番目の第１ｐｎｐトランジスタのベースと（ｋ−１）番目の第１ｐｎｐトランジスタのエミッタとは接続され、前記第２ｐｎｐトランジスタ群の夫々のコレクタは接地され、前記第２ｐｎｐトランジスタ群のうちｎ番目の第２ｐｎｐトランジスタを除く夫々のエミッタは前記電流源に接続され、前記第２ｐｎｐトランジスタ群のうち１番目の第２ｐｎｐトランジスタのベースは接地され、前記第２ｐｎｐトランジスタ群のうちｋ番目の第２ｐｎｐトランジスタのベースと（ｋ−１）番目の第２ｐｎｐトランジスタのエミッタとは接続され、前記ｎ番目の第２ｐｎｐトランジスタのエミッタと前記電流源との間に２個の抵抗が直列に接続され、前記電流制御手段は、前記ｎ番目の第１ｐｎｐトランジスタのエミッタが接続される第１の入力端子と、前記直列に接続された２個の抵抗間の接続点が接続される第２の入力端子とを備え、前記第１の入力端子の電位と前記第２の入力端子の電位とが同じになるように、前記電流源の電流を制御する制御信号を出力する定電圧発生回路において、前記電流制御手段は差動増幅器を備え、前記差動増幅器の入力換算オフセット電圧が一次の温度特性を有することを特徴とする。
【００２４】
請求項８の発明は、ｎ（ｎは２≦ｎの整数）個の第１ｎｐｎトランジスタからなる第１ｎｐｎトランジスタ群と、エミッタ面積が前記第１ｎｐｎトランジスタのエミッタ面積のＡ（Ａは１＜Ａ）倍である第２ｎｐｎトランジスタがｎ個からなる第２ｎｐｎトランジスタ群と、前記第１及び第２ｎｐｎトランジスタ群の夫々に電流を供給する電流源と、前記電流源の電流を制御する電流制御手段とを備え、前記第１ｎｐｎトランジスタ群の夫々のベースとコレクタとは接続され、前記第１ｎｐｎトランジスタ群のうち１番目の第１ｎｐｎトランジスタのエミッタは接地され、前記第１ｎｐｎトランジスタ群のうちｋ（ｋは２≦ｋ≦ｎの整数）番目の第１ｎｐｎトランジスタのエミッタと（ｋ−１）番目の第１ｎｐｎトランジスタのコレクタとは接続され、前記第１ｎｐｎトランジスタ群のうちｎ番目の第１ｎｐｎトランジスタのコレクタは前記電流源に接続され、前記第２ｎｐｎトランジスタ群の夫々のベースとコレクタとは接続され、前記第２ｎｐｎトランジスタ群のうち１番目の第２ｎｐｎトランジスタのエミッタは接地され、前記第２ｎｐｎトランジスタ群のうちｋ（ｋは２≦ｋ≦ｎの整数）番目の第２ｎｐｎトランジスタのエミッタと（ｋ−１）番目の第２ｎｐｎトランジスタのコレクタとは接続され、前記ｎ番目の第２ｎｐｎトランジスタのコレクタと前記電流源との間に２個の抵抗が直列に接続され、前記電流制御手段は、前記ｎ番目の第１ｎｐｎトランジスタのコレクタが接続される第１の入力端子と、前記直列に接続された２個の抵抗間の接続点が接続される第２の入力端子とを備え、前記第１の入力端子の電位と前記第２の入力端子の電位とが同じになるように、前記電流源の電流を制御する制御信号を出力する定電圧発生回路において、前記電流制御手段は差動増幅器を備え、前記差動増幅器の入力換算オフセット電圧が一次の温度特性を有することを特徴とする。
【００２５】
請求項９の発明は、請求項６から請求項８のいずれかに記載の定電圧発生回路であって、前記差動増幅器は、１個の第１ｎｐｎトランジスタ及びエミッタ面積が前記第１ｎｐｎトランジスタのエミッタ面積のＡ（Ａは１＜Ａ）倍である１個の第２ｎｐｎトランジスタからなる差動対と、ｍ（ｍは１≦ｍの整数）個の前記第１ｎｐｎトランジスタからなる第１ｎｐｎトランジスタ群と、ｍ個の前記第２ｎｐｎトランジスタからなる第２ｎｐｎトランジスタ群と、共通電流源とを備え、前記差動対は、前記第１及び第２の入力端子を備え、前記第１の入力端子は前記差動対を構成する前記第１ｎｐｎトランジスタのベースであり、前記第２の入力端子は前記差動対を構成する前記第２ｎｐｎトランジスタのベースであって、前記第１ｎｐｎトランジスタ群の第１ｎｐｎトランジスタの夫々のベースとコレクタとは接続され、第１ｎｐｎトランジスタ群のうちｋ（ｋは２≦ｋ≦ｍの整数）番目の第１ｎｐｎトランジスタのコレクタと（ｋ−１）番目の第１ｎｐｎトランジスタのエミッタとは接続され、前記第１ｎｐｎトランジスタ群のうち１番目の第１ｎｐｎトランジスタのコレクタは前記差動対を構成する第１ｎｐｎトランジスタのエミッタに接続され、前記第１ｎｐｎトランジスタ群のうちｍ番目の第１ｎｐｎトランジスタのエミッタは前記共通電流源に接続され、前記第２ｎｐｎトランジスタ群の第２ｎｐｎトランジスタの夫々のベースとコレクタとは接続され、第２ｎｐｎトランジスタ群のうちｋ（ｋは２≦ｋ≦ｍの整数）番目の第２ｎｐｎトランジスタのコレクタと（ｋ−１）番目の第２ｎｐｎトランジスタのエミッタとは接続され、前記第２ｎｐｎトランジスタ群のうち１番目の第２ｎｐｎトランジスタのコレクタは前記差動対を構成する第２ｎｐｎトランジスタのエミッタに接続され、前記第２ｎｐｎトランジスタ群のうちｍ番目の第２ｎｐｎトランジスタのエミッタは前記共通電流源に接続されることを特徴とする。
【００２７】
【発明の実施の形態】
図１は本発明の第１の実施の形態を示す（図１と図３の回路はｐｎｐバイポーラトランジスタかｎｐｎバイポーラトランジスタかの違いであり、本質的な動作は等価である）。
【００２８】
この定電圧発生回路は、ｎ（ｎは２≦ｎの整数）個の第１ｐｎｐトランジスタ（ＰＮ２１〜ＰＮ２ｎ）からなる第１ｐｎｐトランジスタ群と、エミッタ面積が第１ｐｎｐトランジスタのエミッタ面積のＮ（Ｎは２≦Ｎの整数）倍である第２ｐｎｐトランジスタ（ＰＮ１１〜ＰＮ１ｎ）がｎ個からなる第２ｐｎｐトランジスタ群と、第１及び第２ｐｎｐトランジスタ群の夫々に電流を供給する電流源（Ｐ１１〜Ｐ１ｎ，Ｐ２１〜Ｐ２ｎ）と、電流源の電流を制御する電流制御手段としての差動増幅ＯＰ１とを備えている。
【００２９】
第１ｐｎｐトランジスタ群の夫々のコレクタは接地され、第１ｐｎｐトランジスタ群の夫々のエミッタは電流源に接続され、第１ｐｎｐトランジスタ群のうち１番目の第１ｐｎｐトランジスタＰＮ２１のベースは接地され、第１ｐｎｐトランジスタ群のうちｋ（ｋは２≦ｋ≦ｎの整数）番目の第１ｐｎｐトランジスタＰＮ２ｋのベースと（ｋ−１）番目の第１ｐｎｐトランジスタＰＮ２（ｋ−１）のエミッタとは接続され、第２ｐｎｐトランジスタ群の夫々のコレクタは接地され、第２ｐｎｐトランジスタ群のうち１番目の第２ｐｎｐトランジスタＰＮ１１を除く夫々のエミッタは電流源に接続され、第２ｐｎｐトランジスタ群のうち１番目の第２ｐｎｐトランジスタＰＮ１１のベースは接地され、第２ｐｎｐトランジスタ群のうち２番目の第２ｐｎｐトランジスタＰＮ１２を除くｋ番目の第２ｐｎｐトランジスタＰＮ１ｋのベースと第２ｐｎｐトランジスタ群のうち（ｋ−１）番目の第２ｐｎｐトランジスタＰＮ１（ｋ−１）のエミッタとは接続され、１番目の第２ｐｎｐトランジスタＰＮ１１のエミッタと電流源との間に２個の抵抗Ｒ１，Ｒ２が直列に接続され、この直列に接続された２個の抵抗間の接続点は２番目の第２ｐｎｐトランジスタＰＮ１２のベースに接続される。
【００３０】
差動増幅器ＯＰ１は、ｎ番目の第１ｐｎｐトランジスタＰＮ２ｎのエミッタが接続される第１の入力端子（負入力端子）と、ｎ番目の第２ｐｎｐトランジスタＰＮ１ｎのエミッタが接続される第２の入力端子（正入力端子）とを備え、第１の入力端子の電位と第２の入力端子の電位とが同じになるように、電流源の電流を制御する制御信号を出力する。
【００３１】
この定電圧発生回路が図５のそれと異なる点は、抵抗Ｒ１を第２ｐｎｐトランジスタＰＮ１１のエミッタと第２ｐｎｐトランジスタＰＮ１２のベースとの間に挿入し、抵抗Ｒ２を電流源Ｐ１１に接続した点である。差動増幅器ＯＰ１を用いて帰還系が構成されているので、差動増幅器の正入力端子電圧と負入力端子電圧とは動作状態において一致している。
【００３２】
このとき、それぞれの端子の電圧は、
ＶＯＵＴ＝ＶＢＥ＋α’ｎΔＶＢＥ＝１．２Ｖ （６）
となり、従来技術で必要であった１／ｎに電圧を下げるための回路は必要でなくなり、また、α’ｎ≒αであるので、α’≒α／ｎとなり、ループ利得は図５の回路出力を１／ｎにした後の雑音特性と同等な雑音特性を有する。
【００３３】
但し、従来技術では（１．２×ｎ）Ｖ＋ＰＭＯＳ ＦＥＴ（電流源Ｐ１１）のＶｏｎ以上の電源電圧が必要であったが、本発明では、ｎＶＢＥ＋ＰＭＯＳ ＦＥＴ（電流源Ｐ１１）のＶｏｎ以上の電源電圧での動作が可能であり、低電圧化が図れる。
【００３４】
ついで、本発明に係る差動増幅器の一例を図２に示す。
【００３５】
この差動増幅器は、ｍ（ｍは２≦ｍの整数）個の第１ｎｐｎトランジスタ（ＮＰ１１〜ＮＰ１ｍ）からなる第１ｎｐｎトランジスタ群と、エミッタ面積が第１ｎｐｎトランジスタのエミッタ面積のＮ（Ｎは２≦Ｎの整数）倍である第２ｎｐｎトランジスタ（ＮＰ２１〜ＮＰ２ｍ）がｍ個からなる第２ｎｐｎトランジスタ群と、第１ｎｐｎトランジスタ群のうちの１番目の第１ｎｐｎトランジスタＮＰ１１及び第２ｎｐｎトランジスタ群のうちの１番目の第２ｎｐｎトランジスタＮＰ２１からなる差動対と、差動対に電流を供給する共通電流源（Ｉ）とを備えている。
【００３６】
前記差動対は、第１の入力端子ＮＩＮ（負入力端子）及び第２の入力端子ＰＩＮ（正入力端子）を備え、第１の入力端子ＮＩＮは第１ｎｐｎトランジスタＮＰ１１のベースであり、第２の入力端子ＰＩＮは第２ｎｐｎトランジスタＮＰ２１のベースである。
【００３７】
第１ｎｐｎトランジスタ群のうちｋ（ｋは２≦ｋ≦ｍの整数）番目の第１ｎｐｎトランジスタＮＰ１ｋのコレクタと（ｋ−１）番目の第１ｎｐｎトランジスタＮＰ１（ｋ−１）のエミッタとは接続され、第１ｎｐｎトランジスタＮＰ１ｋの夫々のベースとコレクタとは接続され、ｍ番目の第１ｎｐｎトランジスタＮＰ１ｍのエミッタは共通電流源Ｉに接続され、第２ｎｐｎトランジスタ群のうちｋ（ｋは２≦ｋ≦ｍの整数）番目の第２ｎｐｎトランジスタＮＰ２ｋのコレクタと（ｋ−１）番目の第２ｎｐｎトランジスタＮＰ２（ｋ−１）のエミッタとは接続され、第２ｎｐｎトランジスタＮＰ２ｋの夫々のベースとコレクタとは接続され、ｍ番目の第２ｎｐｎトランジスタＮＰ２ｍのエミッタは共通電流源Ｉに接続される。
【００３８】
この差動増幅器を用いて、帰還系を構成した場合、左右の差動対に流れる電流はほぼ一致した状態で安定となる。このとき、ＮＰ１ｍとＮＰ２ｍのエミッタが接続されたノードを基準とし、ＮＩＮ，ＰＩＮの電圧を考えると、それぞれ、
ＶＮＩＮ＝ｍＶＢＥ（１）
ＶＰＩＮ＝ｍＶＢＥ（Ｎ）
となる。
【００３９】
よって、ＶＰＩＮとＶＮＩＮの電位差ΔＶＩＮは、
ΔＶＩＮ＝ｍΔＶＢＥ
となり、１次の温度特性の入力換算オフセット電圧を有する。
【００４０】
この差動増幅器を図１の回路の差動増幅器として使用した場合、抵抗Ｒ１にかかる電圧はｎΔＶＢＥ＋ΔＶＩＮ＝（Ｎ＋Ｍ）ΔＶＢＥとなる。よって、ＶＯＵＴは、
ＶＯＵＴ＝ＶＢＥ＋α”（ｎ＋ｍ）ΔＶＢＥ＝１．２Ｖ
α”＝α／（ｎ＋ｍ）となり、更にループ利得が下がる。
【００４１】
結果として、図１の実施例と同等の電源電圧での動作は可能であるが、雑音特性の改善が可能であり、従来技術と比較すると低電圧動作が可能な上に低雑音化が図れる。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、低電圧駆動が可能であり、低雑音化が可能な定電圧発生回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態を示す回路図である。
【図２】本発明による差動増幅器の実施形態を示す回路図である。
【図３】本発明の他の実施形態を示す回路図である。
【図４】従来のバンドギャップリファレンス回路図である。
【図５】従来のバンドギャップリファレンス回路図である。
【図６】従来のバンドギャップリファレンス回路図である。
【符号の説明】
ＯＰ１ 差動増幅器
ＰＮ１１〜ＰＮ１ｎ 第２ｐｎｐトランジスタ
ＰＮ２１〜ＰＮ２ｎ 第１ｐｎｐトランジスタ
Ｐ１１〜Ｐ１ｎ，Ｐ２１〜Ｐ２ｎ 電流源
Claims (9)
- ｎ（ｎは２≦ｎの整数）個の第１バイポーラトランジスタからなる第１バイポーラトランジスタ群と、
エミッタ面積が前記第１バイポーラトランジスタのエミッタ面積のＡ（Ａは１＜Ａ）倍である第２バイポーラトランジスタがｎ個からなる第２バイポーラトランジスタ群と、
前記第１バイポーラトランジスタ群に接続される差動増幅器の第１の入力端子に発生する前記ｎ個の第１バイポーラトランジスタの夫々のベース・エミッタ間電圧の和の第１電圧と、前記第２バイポーラトランジスタ群に接続される前記差動増幅器の第２の入力端子に発生する前記ｎ個の第２バイポーラトランジスタの夫々のベース・エミッタ間電圧の和の第２電圧及び前記第２バイポーラトランジスタ群の１番目の第２バイポーラトランジスタのエミッタと２番目の第２バイポーラトランジスタのベース間に設けられた抵抗による電圧降下分の第３電圧の和の第４電圧と、を同じにして、前記第１電圧と前記第２電圧との差分となる前記第３電圧を前記抵抗の両端子間に発生する差分電圧発生手段とを備え、
前記第３電圧を増幅した電圧と前記第２バイポーラトランジスタ群のうちのバイポーラトランジスタの１個分のベース・エミッタ間電圧とを加算して温度に依存しない一定電圧を出力することを特徴とする定電圧発生回路。 - 請求項１に記載の定電圧発生回路において、
前記差動増幅器の入力換算オフセット電圧が一次の温度特性を有することを特徴とする定電圧発生回路。 - ｎ（ｎは２≦ｎの整数）個の第１バイポーラトランジスタからなる第１バイポーラトランジスタ群と、
エミッタ面積が前記第１バイポーラトランジスタのエミッタ面積のＡ（Ａは１＜Ａ）倍である第２バイポーラトランジスタがｎ個からなる第２バイポーラトランジスタ群と、
前記第１バイポーラトランジスタ群に接続される差動増幅器の第１の入力端子に発生する前記ｎ個の第１バイポーラトランジスタの夫々のベース・エミッタ間電圧の和の第１電圧と、前記第２バイポーラトランジスタ群に接続される前記差動増幅器の第２の入力端子に発生する前記ｎ個の第２バイポーラトランジスタの夫々のベース・エミッタ間電圧の和の第２電圧及び前記第２バイポーラトランジスタ群のｎ番目の第２バイポーラトランジスタのエミッタと前記第２の入力端子間に設けられた抵抗による電圧降下分の第３電圧の和の第４電圧と、を同じにして、前記第１電圧と前記第２電圧との差分となる前記第３電圧を前記抵抗の両端子間に発生する差分電圧発生手段とを備え、
前記第３電圧を増幅した電圧と前記ｎ個の第２バイポーラトランジスタの夫々のベース・エミッタ間電圧の和の電圧とを加算して温度に依存しない一定電圧を出力する定電圧発生回路であって、
前記差動増幅器の入力換算オフセット電圧が一次の温度特性を有することを特徴とする定電圧発生回路。 - ｎ（ｎは２≦ｎの整数）個の第１ｐｎｐトランジスタからなる第１ｐｎｐトランジスタ群と、エミッタ面積が前記第１ｐｎｐトランジスタのエミッタ面積のＡ（Ａは１＜Ａ）倍である第２ｐｎｐトランジスタがｎ個からなる第２ｐｎｐトランジスタ群と、前記第１及び第２ｐｎｐトランジスタ群の夫々に電流を供給する電流源と、前記電流源の電流を制御する電流制御手段とを備え、
前記第１ｐｎｐトランジスタ群の夫々のコレクタは接地され、前記第１ｐｎｐトランジスタ群の夫々のエミッタは前記電流源に接続され、前記第１ｐｎｐトランジスタ群のうち１番目の第１ｐｎｐトランジスタのベースは接地され、前記第１ｐｎｐトランジスタ群のうちｋ（ｋは２≦ｋ≦ｎの整数）番目の第１ｐｎｐトランジスタのベースと（ｋ−１）番目の第１ｐｎｐトランジスタのエミッタとは接続され、
前記第２ｐｎｐトランジスタ群の夫々のコレクタは接地され、前記第２ｐｎｐトランジスタ群のうち１番目の第２ｐｎｐトランジスタを除く夫々のエミッタは前記電流源に接続され、前記第２ｐｎｐトランジスタ群のうち１番目の第２ｐｎｐトランジスタのベースは接地され、前記第２ｐｎｐトランジスタ群のうち２番目の第２ｐｎｐトランジスタを除くｋ番目の第２ｐｎｐトランジスタのベースと前記第２ｐｎｐトランジスタ群のうち（ｋ−１）番目の第２ｐｎｐトランジスタのエミッタとは接続され、
前記１番目の第２ｐｎｐトランジスタのエミッタと前記電流源との間に２個の抵抗が直列に接続され、前記直列に接続された２個の抵抗間の接続点は前記第２ｐｎｐトランジスタ群のうち２番目の第２ｐｎｐトランジスタのベースに接続され、
前記電流制御手段は、前記ｎ番目の第１ｐｎｐトランジスタのエミッタが接続される第１の入力端子と、前記ｎ番目の第２ｐｎｐトランジスタのエミッタが接続される第２の入力端子とを備え、前記第１の入力端子の電位と前記第２の入力端子の電位とが同じになるように、前記電流源の電流を制御する制御信号を出力することを特徴とする定電圧発生回路。 - ｎ（ｎは２≦ｎの整数）個の第１ｎｐｎトランジスタからなる第１ｎｐｎトランジスタ群と、エミッタ面積が前記第１ｎｐｎトランジスタのエミッタ面積のＡ（Ａは１＜Ａ）倍である第２ｎｐｎトランジスタがｎ個からなる第２ｎｐｎトランジスタ群と、前記第１及び第２ｎｐｎトランジスタ群の夫々に電流を供給する電流源と、前記電流源の電流を制御する電流制御手段とを備え、
前記第１ｎｐｎトランジスタ群の夫々のベースとコレクタとは接続され、前記第１ｎｐｎトランジスタ群のうち１番目の第１ｎｐｎトランジスタのエミッタは接地され、前記第１ｎｐｎトランジスタ群のうちｋ（ｋは２≦ｋ≦ｎの整数）番目の第１ｎｐｎトランジスタのエミッタと（ｋ−１）番目の第１ｎｐｎトランジスタのコレクタとは接続され、前記第１ｎｐｎトランジスタ群のうちｎ番目の第１ｎｐｎトランジスタのコレクタは前記電流源に接続され、
前記第２ｎｐｎトランジスタ群の夫々のベースとコレクタとは接続され、前記第２ｎｐｎトランジスタ群のうち１番目の第２ｎｐｎトランジスタのエミッタは接地され、前記第２ｎｐｎトランジスタ群のうち２番目の第２ｎｐｎトランジスタを除くｋ（ｋは２≦ｋ≦ｎの整数）番目の第２ｎｐｎトランジスタのエミッタと前記第２ｎｐｎトランジスタ群のうち（ｋ−１）番目の第２ｎｐｎトランジスタのコレクタとは接続され、前記第２ｎｐｎトランジスタ群のうちｎ番目の第２ｎｐｎトランジスタのコレクタは前記電流源に接続され、
前記１番目の第２ｎｐｎトランジスタのコレクタは直列に接続された２個の抵抗を介して前記電流源に接続され、前記直列に接続された２個の抵抗間の接続点は前記第２ｎｐｎトランジスタ群のうち２番目の第２ｎｐｎトランジスタのエミッタに接続され、
前記電流制御手段は、前記ｎ番目の第１ｎｐｎトランジスタのコレクタが接続される第１の入力端子と、前記ｎ番目の第２ｎｐｎトランジスタのコレクタが接続される第２の入力端子とを備え、前記第１の入力端子の電位と前記第２の入力端子の電位とが同じになるように、前記電流源の電流を制御する制御信号を出力することを特徴とする定電圧発生回路。 - 請求項４または請求項５に記載の定電圧発生回路において、
前記電流制御手段は差動増幅器を備え、前記差動増幅器の入力換算オフセット電圧が一次の温度特性を有することを特徴とする定電圧発生回路。 - ｎ（ｎは２≦ｎの整数）個の第１ｐｎｐトランジスタからなる第１ｐｎｐトランジスタ群と、エミッタ面積が前記第１ｐｎｐトランジスタのエミッタ面積のＡ（Ａは１＜Ａ）倍である第２ｐｎｐトランジスタがｎ個からなる第２ｐｎｐトランジスタ群と、前記第１及び第２ｐｎｐトランジスタ群の夫々に電流を供給する電流源と、前記電流源の電流を制御する電流制御手段とを備え、
前記第１ｐｎｐトランジスタ群の夫々のコレクタは接地され、前記第１ｐｎｐトランジスタ群の夫々のエミッタは前記電流源に接続され、前記第１ｐｎｐトランジスタ群のうち１番目の第１ｐｎｐトランジスタのベースは接地され、前記第１ｐｎｐトランジスタ群のうちｋ（ｋは２≦ｋ≦ｎの整数）番目の第１ｐｎｐトランジスタのベースと（ｋ−１）番目の第１ｐｎｐトランジスタのエミッタとは接続され、
前記第２ｐｎｐトランジスタ群の夫々のコレクタは接地され、前記第２ｐｎｐトランジスタ群のうちｎ番目の第２ｐｎｐトランジスタを除く夫々のエミッタは前記電流源に接続され、前記第２ｐｎｐトランジスタ群のうち１番目の第２ｐｎｐトランジスタのベースは接地され、前記第２ｐｎｐトランジスタ群のうちｋ番目の第２ｐｎｐトランジスタのベースと（ｋ−１）番目の第２ｐｎｐトランジスタのエミッタとは接続され、
前記ｎ番目の第２ｐｎｐトランジスタのエミッタと前記電流源との間に２個の抵抗が直列に接続され、
前記電流制御手段は、前記ｎ番目の第１ｐｎｐトランジスタのエミッタが接続される第１の入力端子と、前記直列に接続された２個の抵抗間の接続点が接続される第２の入力端子とを備え、前記第１の入力端子の電位と前記第２の入力端子の電位とが同じになるように、前記電流源の電流を制御する制御信号を出力する定電圧発生回路において、
前記電流制御手段は差動増幅器を備え、前記差動増幅器の入力換算オフセット電圧が一次の温度特性を有することを特徴とする定電圧発生回路。 - ｎ（ｎは２≦ｎの整数）個の第１ｎｐｎトランジスタからなる第１ｎｐｎトランジスタ群と、エミッタ面積が前記第１ｎｐｎトランジスタのエミッタ面積のＡ（Ａは１＜Ａ）倍である第２ｎｐｎトランジスタがｎ個からなる第２ｎｐｎトランジスタ群と、前記第１及び第２ｎｐｎトランジスタ群の夫々に電流を供給する電流源と、前記電流源の電流を制御する電流制御手段とを備え、
前記第１ｎｐｎトランジスタ群の夫々のベースとコレクタとは接続され、前記第１ｎｐｎトランジスタ群のうち１番目の第１ｎｐｎトランジスタのエミッタは接地され、前記第１ｎｐｎトランジスタ群のうちｋ（ｋは２≦ｋ≦ｎの整数）番目の第１ｎｐｎトランジスタのエミッタと（ｋ−１）番目の第１ｎｐｎトランジスタのコレクタとは接続され、前記第１ｎｐｎトランジスタ群のうちｎ番目の第１ｎｐｎトランジスタのコレクタは前記電流源に接続され、
前記第２ｎｐｎトランジスタ群の夫々のベースとコレクタとは接続され、前記第２ｎｐｎトランジスタ群のうち１番目の第２ｎｐｎトランジスタのエミッタは接地され、前記第２ｎｐｎトランジスタ群のうちｋ（ｋは２≦ｋ≦ｎの整数）番目の第２ｎｐｎトランジスタのエミッタと（ｋ−１）番目の第２ｎｐｎトランジスタのコレクタとは接続され、
前記ｎ番目の第２ｎｐｎトランジスタのコレクタと前記電流源との間に２個の抵抗が直列に接続され、
前記電流制御手段は、前記ｎ番目の第１ｎｐｎトランジスタのコレクタが接続される第１の入力端子と、前記直列に接続された２個の抵抗間の接続点が接続される第２の入力端子とを備え、前記第１の入力端子の電位と前記第２の入力端子の電位とが同じになるように、前記電流源の電流を制御する制御信号を出力する定電圧発生回路において、
前記電流制御手段は差動増幅器を備え、前記差動増幅器の入力換算オフセット電圧が一次の温度特性を有することを特徴とする定電圧発生回路。 - 請求項６から請求項８のいずれかに記載の定電圧発生回路であって、
前記差動増幅器は、１個の第１ｎｐｎトランジスタ及びエミッタ面積が前記第１ｎｐｎトランジスタのエミッタ面積のＡ（Ａは１＜Ａ）倍である１個の第２ｎｐｎトランジスタからなる差動対と、ｍ（ｍは１≦ｍの整数）個の前記第１ｎｐｎトランジスタからなる第１ｎｐｎトランジスタ群と、ｍ個の前記第２ｎｐｎトランジスタからなる第２ｎｐｎトランジスタ群と、共通電流源とを備え、
前記差動対は、前記第１及び第２の入力端子を備え、前記第１の入力端子は前記差動対を構成する前記第１ｎｐｎトランジスタのベースであり、前記第２の入力端子は前記差動対を構成する前記第２ｎｐｎトランジスタのベースであって、
前記第１ｎｐｎトランジスタ群の第１ｎｐｎトランジスタの夫々のベースとコレクタとは接続され、第１ｎｐｎトランジスタ群のうちｋ（ｋは２≦ｋ≦ｍの整数）番目の第１ｎｐｎトランジスタのコレクタと（ｋ−１）番目の第１ｎｐｎトランジスタのエミッタとは接続され、前記第１ｎｐｎトランジスタ群のうち１番目の第１ｎｐｎトランジスタのコレクタは前記差動対を構成する第１ｎｐｎトランジスタのエミッタに接続され、前記第１ｎｐｎトランジスタ群のうちｍ番目の第１ｎｐｎトランジスタのエミッタは前記共通電流源 に接続され、
前記第２ｎｐｎトランジスタ群の第２ｎｐｎトランジスタの夫々のベースとコレクタとは接続され、第２ｎｐｎトランジスタ群のうちｋ（ｋは２≦ｋ≦ｍの整数）番目の第２ｎｐｎトランジスタのコレクタと（ｋ−１）番目の第２ｎｐｎトランジスタのエミッタとは接続され、前記第２ｎｐｎトランジスタ群のうち１番目の第２ｎｐｎトランジスタのコレクタは前記差動対を構成する第２ｎｐｎトランジスタのエミッタに接続され、前記第２ｎｐｎトランジスタ群のうちｍ番目の第２ｎｐｎトランジスタのエミッタは前記共通電流源に接続されることを特徴とする定電圧発生回路。
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