JPH02121012A - 相補性ｍｏｓ技術による回路装置 - Google Patents
相補性ｍｏｓ技術による回路装置Info
- Publication number
- JPH02121012A JPH02121012A JP1243254A JP24325489A JPH02121012A JP H02121012 A JPH02121012 A JP H02121012A JP 1243254 A JP1243254 A JP 1243254A JP 24325489 A JP24325489 A JP 24325489A JP H02121012 A JPH02121012 A JP H02121012A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- terminal
- output
- transistor
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000295 complement effect Effects 0.000 title claims description 5
- 230000005669 field effect Effects 0.000 claims abstract description 12
- 238000005516 engineering process Methods 0.000 claims description 8
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 239000000758 substrate Substances 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は請求項１の前文による相補性ＭＯＳ技術によ
る回路装置に関するものである。
る回路装置に関するものである。
バンドギャップまたはバンド間隔回路は公知であり、た
とえば図書“半導体回路技術°″、ウーティーツｓ （
Ｕ、Ｔｉｅｔｚｅ）およびツエ−Ａ −、シェンク（Ｃ
ｈ、５ｃｈｅｎｋ）著、第７版、スプリンガー出版、ベ
ルリン、ハイデルベルグ、ニューヨーク、１９８５年、
第５３４頁以降に記載されている。
とえば図書“半導体回路技術°″、ウーティーツｓ （
Ｕ、Ｔｉｅｔｚｅ）およびツエ−Ａ −、シェンク（Ｃ
ｈ、５ｃｈｅｎｋ）著、第７版、スプリンガー出版、ベ
ルリン、ハイデルベルグ、ニューヨーク、１９８５年、
第５３４頁以降に記載されている。
上記刊行物に、このようなバンドギャップ回路により、
そのなかに使用されている部品の温度係数に関係なく温
度に無関係な参照電圧を供給する参照電圧が発生され得
ることが記載されている。
そのなかに使用されている部品の温度係数に関係なく温
度に無関係な参照電圧を供給する参照電圧が発生され得
ることが記載されている。
このような回路の原理は、バイポーラトランジスタのベ
ース−エミッタ間ダイオード電圧の負の温度係数を、他
のベース−エミッタ間電圧を有する第２のトランジスタ
およびエミッタ抵抗が利用されることによって、相応の
正の温度係数を有する電圧の加算により補償することに
ある。
ース−エミッタ間ダイオード電圧の負の温度係数を、他
のベース−エミッタ間電圧を有する第２のトランジスタ
およびエミッタ抵抗が利用されることによって、相応の
正の温度係数を有する電圧の加算により補償することに
ある。
刊行物ＩＥＥＥ ｌ５ＳＣ１第５Ｃ−２０巻、第６号
、１９８５年１２月、第１１５１〜１１５７頁から請求
項１の前文による相補性ＣＭＯＳ技術によるバンドギャ
ップ回路は公知である。バイポーラトランジスタの相異
なるベース−エミッタ間電圧はたとえばエミッタ領域の
相異なる面積比により発生される。この回路は、たとえ
ばｎ−伝導性基板または相応の伝導性のエピタキシャル
層の上に実現され得るように、ｐ凹部ＣＭＯＳ技術に関
する。ｎチャネル電界効果トランジスタは、ソースおよ
びドレインに対するｐ′″帯域が基板のなかに埋め込ま
れることによって発生される。ｐチャネル電界効果トラ
ンジスタを製造するためには、ソースおよびドレイン端
子に対するｎ°帯域が埋め込まれるｐ−伝導性凹部が必
要である。バイポーラトランジスタはこの技術で、ｎ−
伝導性基板の上に１つのｐ−伝導性凹部が、またこの凹
部のなかに再びｎ１伝導性端子帯域が埋め込まれること
によって発生される。こうしてｎ″″″帯域ミッタを、
ｐ−凹部がベースを、また基板がコレクタを成す１つの
基板ｎｐｎ）ランジスタが生ずる。コレクタまたは基板
は、ｐ凹部と基板との間の寄生的なダイオードを確実に
阻止するため、正の動作電圧に接続されなければならな
い。
、１９８５年１２月、第１１５１〜１１５７頁から請求
項１の前文による相補性ＣＭＯＳ技術によるバンドギャ
ップ回路は公知である。バイポーラトランジスタの相異
なるベース−エミッタ間電圧はたとえばエミッタ領域の
相異なる面積比により発生される。この回路は、たとえ
ばｎ−伝導性基板または相応の伝導性のエピタキシャル
層の上に実現され得るように、ｐ凹部ＣＭＯＳ技術に関
する。ｎチャネル電界効果トランジスタは、ソースおよ
びドレインに対するｐ′″帯域が基板のなかに埋め込ま
れることによって発生される。ｐチャネル電界効果トラ
ンジスタを製造するためには、ソースおよびドレイン端
子に対するｎ°帯域が埋め込まれるｐ−伝導性凹部が必
要である。バイポーラトランジスタはこの技術で、ｎ−
伝導性基板の上に１つのｐ−伝導性凹部が、またこの凹
部のなかに再びｎ１伝導性端子帯域が埋め込まれること
によって発生される。こうしてｎ″″″帯域ミッタを、
ｐ−凹部がベースを、また基板がコレクタを成す１つの
基板ｎｐｎ）ランジスタが生ずる。コレクタまたは基板
は、ｐ凹部と基板との間の寄生的なダイオードを確実に
阻止するため、正の動作電圧に接続されなければならな
い。
前記の刊行物から公知のＣＭＯＳバンドギャップ回路は
バンドギャップ電圧に対する基準点として両ｎｐｎ）ラ
ンジスタのベース端子を有する。
バンドギャップ電圧に対する基準点として両ｎｐｎ）ラ
ンジスタのベース端子を有する。
通常この基準点は基準電位、すなわち接地電位におかれ
る。バンドギャップ電圧の出力端子は、いずれもバイポ
ーラトランジスタのエミッタ回路内に配置されているＭ
ＯＳトランジスタのドレイン端子と抵抗との接続点に接
続されている。いずれの場合も公知のＣＭＯＳ回路に対
しては基準電位に対して正の供給電圧および負の供給電
圧が必要である。
る。バンドギャップ電圧の出力端子は、いずれもバイポ
ーラトランジスタのエミッタ回路内に配置されているＭ
ＯＳトランジスタのドレイン端子と抵抗との接続点に接
続されている。いずれの場合も公知のＣＭＯＳ回路に対
しては基準電位に対して正の供給電圧および負の供給電
圧が必要である。
他方において、単に単極性の供給電圧ですませられるが
、その代わりにバイポーラトランジスタをあきらめなけ
ればならないバンドギャップ回路が知られている。しか
し、この回路はバイポーラバンドギャップ回路の温度安
定性を得られない。
、その代わりにバイポーラトランジスタをあきらめなけ
ればならないバンドギャップ回路が知られている。しか
し、この回路はバイポーラバンドギャップ回路の温度安
定性を得られない。
〔発明が解決しようとする課題〕
本発明の課題は、単に単極性の供給電圧ですませること
ができ、かつバイポーラ−バンドギャップ回路の温度安
定性を得ることができるＣＭＯＳ電圧参照回路を提供す
ることである。
ができ、かつバイポーラ−バンドギャップ回路の温度安
定性を得ることができるＣＭＯＳ電圧参照回路を提供す
ることである。
（課題を解決するための手段〕
この課題は、冒頭に記載した種類の回路装置において、
本発明によれば、請求項の特徴部分に記載の手段によっ
て解決される。
本発明によれば、請求項の特徴部分に記載の手段によっ
て解決される。
本発明の有利な実施例は請求項２以下にあげられている
。
。
本発明による回路装置は、低くかつ基準電位に関して単
極性の電圧で作動することができ、また半導体材料のバ
ンドギャップ電圧よりも高い参照電圧を実現することが
できるという利点を有する。
極性の電圧で作動することができ、また半導体材料のバ
ンドギャップ電圧よりも高い参照電圧を実現することが
できるという利点を有する。
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
細に説明する。
図面に示されているように、バンドギャップ回路は相異
なるベース−エミッタ間電圧を有する２つのバイポーラ
トランジスタＴ１およびＴ２を含んでいる。両コレクタ
端子は、基準電圧にくらべて正の電位を導く端子ＶＤＤ
に接続されている。
なるベース−エミッタ間電圧を有する２つのバイポーラ
トランジスタＴ１およびＴ２を含んでいる。両コレクタ
端子は、基準電圧にくらべて正の電位を導く端子ＶＤＤ
に接続されている。
トランジスタＴＩのエミッタ回路内には抵抗Ｒ３が、ま
たそれに対して直列に電界効果トランジスタＭ１の出力
回路が配置されており、そのソースは端子■ＳＳに接続
されている。端子ＶＳＳは基準電位、すなわち接地点に
接続されている。トランジスタＴ２の出力回路内には２
つの抵抗Ｒ１およびＲ２ならびに他の電界効果トランジ
スタＭ２の直列回路が配置されている。Ｍ２のソース端
子は同じく端子■ＳＳに接続されている。ＴＩのエミッ
タと抵抗Ｒ３との接続点および両抵抗Ｒ１およびＲ２の
間の接続点は演算増幅器ＯＰＩの入力端に接続されてお
り、その出力はトランジスタＭ１およびＭ２を制御する
。端子ＶＧＩに一致するトランジスタＭ２のドレイン端
子から、端子■Ｇ２に一致するバイポーラトランジスタ
Ｔ１およびＴ２のベース端子を基準にしてバンドギャッ
プ電圧ＵＧが取り出される。
たそれに対して直列に電界効果トランジスタＭ１の出力
回路が配置されており、そのソースは端子■ＳＳに接続
されている。端子ＶＳＳは基準電位、すなわち接地点に
接続されている。トランジスタＴ２の出力回路内には２
つの抵抗Ｒ１およびＲ２ならびに他の電界効果トランジ
スタＭ２の直列回路が配置されている。Ｍ２のソース端
子は同じく端子■ＳＳに接続されている。ＴＩのエミッ
タと抵抗Ｒ３との接続点および両抵抗Ｒ１およびＲ２の
間の接続点は演算増幅器ＯＰＩの入力端に接続されてお
り、その出力はトランジスタＭ１およびＭ２を制御する
。端子ＶＧＩに一致するトランジスタＭ２のドレイン端
子から、端子■Ｇ２に一致するバイポーラトランジスタ
Ｔ１およびＴ２のベース端子を基準にしてバンドギャッ
プ電圧ＵＧが取り出される。
さて本発明によれば、バンドギャップ回路■Ｇ１の出力
は基準点ＶＧ２に帰還結合されている。
は基準点ＶＧ２に帰還結合されている。
加えて端子ＶＧＩは第２の演算増幅器ＯＰ２の一方の入
力端に接続されており、その他方の入力端は抵抗Ｒ４お
よびＲ５から成る分圧器の分圧点に接続されている。分
圧器は端子ＶＣ２と端子■ＳＳ、すなわち接地点との間
に接続されている。演算増幅器ＯＰ２の出力端は端子Ｖ
Ｃ２に、すなわちバイポーラトランジスタＴ１およびＴ
２のベース端子に帰還結合されている。
力端に接続されており、その他方の入力端は抵抗Ｒ４お
よびＲ５から成る分圧器の分圧点に接続されている。分
圧器は端子ＶＣ２と端子■ＳＳ、すなわち接地点との間
に接続されている。演算増幅器ＯＰ２の出力端は端子Ｖ
Ｃ２に、すなわちバイポーラトランジスタＴ１およびＴ
２のベース端子に帰還結合されている。
同時に第２の演算増幅器ＯＰ２の出力端は端子ＶＲに接
続されており、この端子ＶＲから、端子ｖＳＳに接続さ
れている基準電位を基準にして温度に関係しない参照電
圧ＵＲが取り出され得る。
続されており、この端子ＶＲから、端子ｖＳＳに接続さ
れている基準電位を基準にして温度に関係しない参照電
圧ＵＲが取り出され得る。
温度に関係しない参照電圧ＵＲとバンドギャップ電圧Ｕ
Ｇとの間の関係は抵抗Ｒ４およびＲ５から成る分圧器に
より作られる。こうして温度に関係しない参照電圧ＵＲ
はバンドギャップ電圧ＵＧと両抵抗Ｒ４およびＲ５の和
との積から計算される。
Ｇとの間の関係は抵抗Ｒ４およびＲ５から成る分圧器に
より作られる。こうして温度に関係しない参照電圧ＵＲ
はバンドギャップ電圧ＵＧと両抵抗Ｒ４およびＲ５の和
との積から計算される。
図面による本発明の実施例は、第２の演算増幅器ＯＰ２
の出力端子ＶＲと相対的に正の供給電位を有する端子Ｖ
ＤＤとの間に接続されている始動回路ＩＡを含んでいる
。この始動回路ＩＡは電流源と呼ばれ、たとえば電流源
トランジスタまたは抵抗により実現され得る。始動回路
ＩＡは、参照電圧ＵＲがバンドギャップ回路の動作電圧
として使用され、従って両バイポーラトランジスタＴ１
およびＴ２から成る本来の参照電圧源が安定化された出
力参照電圧で動作することを可能にする。
の出力端子ＶＲと相対的に正の供給電位を有する端子Ｖ
ＤＤとの間に接続されている始動回路ＩＡを含んでいる
。この始動回路ＩＡは電流源と呼ばれ、たとえば電流源
トランジスタまたは抵抗により実現され得る。始動回路
ＩＡは、参照電圧ＵＲがバンドギャップ回路の動作電圧
として使用され、従って両バイポーラトランジスタＴ１
およびＴ２から成る本来の参照電圧源が安定化された出
力参照電圧で動作することを可能にする。
こうして端子ＶＤＤにおける入力電圧変動の十分な抑制
が行われる。始動回路ＩＡは、端子ＶＤＤへの電圧の印
加の際に温度に関係しない参照電圧ＵＲから導き出され
る動作電圧が先ず確立されなければならないので、必要
である。図面の実施例による回路は、１つの別個の端子
ＶＲを省略することを可能にし、従って本発明によるＣ
ＭＯＳ参照電圧回路は外部に対しては両接続端子ＶＤＤ
および■ＳＳのみを有する。
が行われる。始動回路ＩＡは、端子ＶＤＤへの電圧の印
加の際に温度に関係しない参照電圧ＵＲから導き出され
る動作電圧が先ず確立されなければならないので、必要
である。図面の実施例による回路は、１つの別個の端子
ＶＲを省略することを可能にし、従って本発明によるＣ
ＭＯＳ参照電圧回路は外部に対しては両接続端子ＶＤＤ
および■ＳＳのみを有する。
図面は本発明の１つの実施例の回路図である。
ＩＡ・・・始動回路
Ｍ１、Ｍ２・・・電界効果トランジスタＯＰ１、ＯＦ２
・・・演算増幅器 Ｔ１、Ｔ２・・・バイポーラトランジスタＵＧ・・・バ
ンドギャップ電圧 ＵＲ・・・参照電圧 ＶＤＤ、ＶＳＳ・・・供給電圧端子 ＶＧＩ・・・バンドギャップ回路の出力端ＶＣ２・・・
基準点 ＶＲ・・・参照電圧端子
・・・演算増幅器 Ｔ１、Ｔ２・・・バイポーラトランジスタＵＧ・・・バ
ンドギャップ電圧 ＵＲ・・・参照電圧 ＶＤＤ、ＶＳＳ・・・供給電圧端子 ＶＧＩ・・・バンドギャップ回路の出力端ＶＣ２・・・
基準点 ＶＲ・・・参照電圧端子
Claims (1)
- 【特許請求の範囲】 １）バンドギャップ回路により温度に無関係な参照電圧
を発生するための相補性ＭＯＳ技術による回路装置であ
って、第１のベース−エミッタ間しきい電圧を有する第
１のバイポーラトランジスタ（Ｔ１）の出力回路と、第
１の抵抗（Ｒ３）と、第１の電界効果トランジスタ（Ｍ
１）の出力回路との直列回路が供給電圧源の端子（ＶＤ
Ｄ、ＶＳＳ）の間に接続されており、またそれに対して
並列に第２のベース−エミッタ間しきい電圧を有する第
２のバイポーラトランジスタ（Ｔ２）の出力回路と、２
つの直列接続された抵抗（Ｒ１、Ｒ２）と、第２の電界
効果トランジスタ（Ｍ２）の出力回路との直列回路が設
けられており、またバイポーラトランジスタ（Ｔ１、Ｔ
２）のベース端子が互いに接続されており、また第１の
バイポーラトランジスタ（Ｔ１）と第１の抵抗（Ｒ３）
との間の接続点と、２つの直列接続された抵抗（Ｒ１、
Ｒ２）の間の接続点とが第１の演算増幅器（ＯＰ１）の
入力端（−、＋）に接続されており、その出力が両電界
効果トランジスタ（Ｍ１、Ｍ２）を制御するようになっ
た回路装置において、第２の電界効果トランジスタ（Ｍ
２）のドレイン端子におけるバンドギャップ回路の出力
端（ＶＧ１）がバイポーラトランジスタ（Ｔ１、Ｔ２）
のベース端子に帰還結合されていることを特徴とする相
補性ＭＯＳ技術による回路装置。 ２）帰還結合回路のなかで第２の演算増幅器（ＯＰ２）
が入力側（−、＋）で一方ではバンドギャップ回路（Ｖ
Ｇ１）の出力端に、また他方ではバイポーラトランジス
タ（Ｔ１、Ｔ１）のベース端子と相対的に負の供給電位
を有する端子（ＶＳＳ）との間に接続されている抵抗分
圧器（Ｒ４、Ｒ５）の分圧点に接続されており、また出
力側（ＶＲ）ではバイポーラトランジスタ（Ｔ１、Ｔ２
）のベース端子（ＶＧ２）と接続されていることを特徴
とする請求項１記載の回路装置。 ３）第２の演算増幅器（ＯＰ２）の出力端子（ＶＲ）と
相対的に正の供給電位を有する端子（ＶＤＤ）との間に
始動回路（ＩＡ）が接続されていることを特徴とする請
求項１または２記載の回路装置。 ４）始動回路（ＩＡ）が電流源から成っていることを特
徴とする請求項３記載の回路装置。 ５）始動回路（ＩＡ）が抵抗から成っていることを特徴
とする請求項３記載の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP88115839A EP0360887B1 (de) | 1988-09-26 | 1988-09-26 | CMOS-Spannungsreferenz |
| EP88115839.8 | 1988-09-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02121012A true JPH02121012A (ja) | 1990-05-08 |
| JP2759905B2 JP2759905B2 (ja) | 1998-05-28 |
Family
ID=8199372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1243254A Expired - Lifetime JP2759905B2 (ja) | 1988-09-26 | 1989-09-18 | 相補性ｍｏｓ技術による回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4931718A (ja) |
| EP (1) | EP0360887B1 (ja) |
| JP (1) | JP2759905B2 (ja) |
| AT (1) | ATE93634T1 (ja) |
| DE (1) | DE3883536D1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0782404B2 (ja) * | 1989-07-11 | 1995-09-06 | 日本電気株式会社 | 基準電圧発生回路 |
| US5027053A (en) * | 1990-08-29 | 1991-06-25 | Micron Technology, Inc. | Low power VCC /2 generator |
| JPH06175742A (ja) * | 1992-12-09 | 1994-06-24 | Nec Corp | 基準電圧発生回路 |
| US5545978A (en) * | 1994-06-27 | 1996-08-13 | International Business Machines Corporation | Bandgap reference generator having regulation and kick-start circuits |
| US5889394A (en) * | 1997-06-02 | 1999-03-30 | Motorola Inc. | Temperature independent current reference |
| US5894215A (en) * | 1997-10-30 | 1999-04-13 | Xerox Corporation | Shunt voltage regulator utilizing a floating reference voltage |
| US6150872A (en) * | 1998-08-28 | 2000-11-21 | Lucent Technologies Inc. | CMOS bandgap voltage reference |
| US6411158B1 (en) * | 1999-09-03 | 2002-06-25 | Conexant Systems, Inc. | Bandgap reference voltage with low noise sensitivity |
| FR2802316B1 (fr) * | 1999-12-08 | 2003-10-24 | Mhs | Controle de source de courant basse consommation par double alimentation basse regulee en tension |
| US6724176B1 (en) * | 2002-10-29 | 2004-04-20 | National Semiconductor Corporation | Low power, low noise band-gap circuit using second order curvature correction |
| US6844772B2 (en) * | 2002-12-11 | 2005-01-18 | Texas Instruments Incorporated | Threshold voltage extraction circuit |
| US6815941B2 (en) * | 2003-02-05 | 2004-11-09 | United Memories, Inc. | Bandgap reference circuit |
| KR100588339B1 (ko) * | 2004-01-07 | 2006-06-09 | 삼성전자주식회사 | 오토 튜닝 기능을 갖는 전압-전류 변환회로를 구비한전류원 회로 |
| US7728574B2 (en) * | 2006-02-17 | 2010-06-01 | Micron Technology, Inc. | Reference circuit with start-up control, generator, device, system and method including same |
| ATE547840T1 (de) * | 2006-07-26 | 2012-03-15 | Austriamicrosystems Ag | Verstärkeranordnung und verstärkungsverfahren |
| EP1884856B1 (en) * | 2006-07-26 | 2016-04-06 | ams AG | Voltage/current converter circuit and method for providing a ramp current |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4317054A (en) * | 1980-02-07 | 1982-02-23 | Mostek Corporation | Bandgap voltage reference employing sub-surface current using a standard CMOS process |
| US4399399A (en) * | 1981-12-21 | 1983-08-16 | Motorola, Inc. | Precision current source |
| US4602207A (en) * | 1984-03-26 | 1986-07-22 | At&T Bell Laboratories | Temperature and power supply stable current source |
| US4590418A (en) * | 1984-11-05 | 1986-05-20 | General Motors Corporation | Circuit for generating a temperature stabilized reference voltage |
| US4590419A (en) * | 1984-11-05 | 1986-05-20 | General Motors Corporation | Circuit for generating a temperature-stabilized reference voltage |
| US4622512A (en) * | 1985-02-11 | 1986-11-11 | Analog Devices, Inc. | Band-gap reference circuit for use with CMOS IC chips |
| US4588941A (en) * | 1985-02-11 | 1986-05-13 | At&T Bell Laboratories | Cascode CMOS bandgap reference |
| US4626770A (en) * | 1985-07-31 | 1986-12-02 | Motorola, Inc. | NPN band gap voltage reference |
| EP0217225B1 (de) * | 1985-09-30 | 1991-08-28 | Siemens Aktiengesellschaft | Trimmbare Schaltungsanordnung zur Erzeugung einer temperaturunabhängigen Referenzspannung |
| GB8630980D0 (en) * | 1986-12-29 | 1987-02-04 | Motorola Inc | Bandgap reference circuit |
| US4857823A (en) * | 1988-09-22 | 1989-08-15 | Ncr Corporation | Bandgap voltage reference including a process and temperature insensitive start-up circuit and power-down capability |
-
1988
- 1988-09-26 AT AT88115839T patent/ATE93634T1/de not_active IP Right Cessation
- 1988-09-26 DE DE88115839T patent/DE3883536D1/de not_active Expired - Lifetime
- 1988-09-26 EP EP88115839A patent/EP0360887B1/de not_active Expired - Lifetime
-
1989
- 1989-09-18 JP JP1243254A patent/JP2759905B2/ja not_active Expired - Lifetime
- 1989-09-26 US US07/412,894 patent/US4931718A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| ATE93634T1 (de) | 1993-09-15 |
| EP0360887A1 (de) | 1990-04-04 |
| US4931718A (en) | 1990-06-05 |
| EP0360887B1 (de) | 1993-08-25 |
| JP2759905B2 (ja) | 1998-05-28 |
| DE3883536D1 (de) | 1993-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4179776B2 (ja) | 電圧発生回路および電圧発生方法 | |
| US5055719A (en) | Current conveyor circuit | |
| US6661713B1 (en) | Bandgap reference circuit | |
| JPH02121012A (ja) | 相補性ｍｏｓ技術による回路装置 | |
| US3953807A (en) | Current amplifier | |
| JPH0613820A (ja) | エンハンスメント／デプリーション・モード・カスコード電流ミラー | |
| US6242897B1 (en) | Current stacked bandgap reference voltage source | |
| JPH1051246A (ja) | 低電圧演算増幅器とその方法 | |
| JPH07106875A (ja) | 半導体集積回路 | |
| JPH0479002B2 (ja) | ||
| US4924113A (en) | Transistor base current compensation circuitry | |
| US3828241A (en) | Regulated voltage supply circuit which compensates for temperature and input voltage variations | |
| US4216394A (en) | Leakage current compensation circuit | |
| JP4064799B2 (ja) | 定電圧発生回路 | |
| US7068106B2 (en) | Bias current cancellation for differential amplifiers | |
| JPS5894019A (ja) | 基準電圧発生回路 | |
| JPH065493B2 (ja) | 定電流供給回路 | |
| JP3178716B2 (ja) | 最大値出力回路及び最小値出力回路並びに最大値最小値出力回路 | |
| CN100429865C (zh) | 恒定电流产生电路 | |
| JPH05304424A (ja) | 基準電圧発生回路 | |
| JP3134343B2 (ja) | バンドギャップ基準電圧発生回路 | |
| JP2772069B2 (ja) | 定電流回路 | |
| US7279976B1 (en) | Differential amplifier with controlled common mode output voltage | |
| JPS59208618A (ja) | 電流反転回路 | |
| JP2674274B2 (ja) | 基準電圧回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080320 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090320 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100320 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100320 Year of fee payment: 12 |