JP2772069B2 - 定電流回路 - Google Patents
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、相補型MOSFET（以下、CMOSという）等で構
成したアンプ等のバイパス回路に用いられる定電流回路
に関するものである。
成したアンプ等のバイパス回路に用いられる定電流回路
に関するものである。
（従来の技術） 従来、この種の分野の技術としては、例えば、第２図
のようなものがあった。以下、その構成を図を用いて説
明する。
のようなものがあった。以下、その構成を図を用いて説
明する。
第２図は、従来の定電流回路の一構成例を示す回路図
である。
である。
この定電流回路は、正側電源VDD側のノードN1と負側
電源VSS側のノードN2との間に、Ｐチャネル形MOSFET
（以下、PMOSという）1,2及びＮチャネル形MOSFET（以
下、NMOSという）３が直列接続されている。PMOS1のゲ
ート及びドレインが共通接続され、さらにPMOS2のゲー
ト及びドレインとNMOS3のゲート及びドレインが共通接
続されている。NMOS3のゲートには、NMOS4のゲートが接
続され、そのNMOS4のドレイン及びソースが出力端子５
及びノードN2にそれぞれ接続されている。そして、NMOS
3,4でカレントミラー回路が構成されている。
電源VSS側のノードN2との間に、Ｐチャネル形MOSFET
（以下、PMOSという）1,2及びＮチャネル形MOSFET（以
下、NMOSという）３が直列接続されている。PMOS1のゲ
ート及びドレインが共通接続され、さらにPMOS2のゲー
ト及びドレインとNMOS3のゲート及びドレインが共通接
続されている。NMOS3のゲートには、NMOS4のゲートが接
続され、そのNMOS4のドレイン及びソースが出力端子５
及びノードN2にそれぞれ接続されている。そして、NMOS
3,4でカレントミラー回路が構成されている。
次に、動作を説明する。
まず、正側電源VDD及び負側電源VSS間の電源電圧とPM
OS1,2のオン抵抗とにより、PMOS1,2及びNMOS3を介し
て、正側電源VDD及び負側電源VSS間に電流I1が流れる。
すると、NMOS3,4のカレントミラー回路により、そのNMO
S3,4の面積比に対応した出力電流I2が出力端子５から出
力される。
OS1,2のオン抵抗とにより、PMOS1,2及びNMOS3を介し
て、正側電源VDD及び負側電源VSS間に電流I1が流れる。
すると、NMOS3,4のカレントミラー回路により、そのNMO
S3,4の面積比に対応した出力電流I2が出力端子５から出
力される。
（発明が解決しようとする課題） しかしながら、従来の定電流回路では、次のような課
題があった。
題があった。
PMOS1,2及びNMOS3,4のスレッショルド電圧Vthは、予
め設計段階で定められた値に対して完全に一致せず、通
常、誤差がある。さらに、例えば、電池の消耗等のた
め、正側電源VDDと負側電源VSSとの間の電源電圧が変動
する。これらにより、一定であるべき出力電流I2に誤差
が生じること、及び所望の電流値の出力電流I2を出力す
ることが難しいといった課題があった。
め設計段階で定められた値に対して完全に一致せず、通
常、誤差がある。さらに、例えば、電池の消耗等のた
め、正側電源VDDと負側電源VSSとの間の電源電圧が変動
する。これらにより、一定であるべき出力電流I2に誤差
が生じること、及び所望の電流値の出力電流I2を出力す
ることが難しいといった課題があった。
本発明は、前記従来技術が持っていた課題として、出
力電流に誤差が生じること、及び所望の電流値の出力電
流を出力することが難しいといった点について解決した
定電流回路を提供するものである。
力電流に誤差が生じること、及び所望の電流値の出力電
流を出力することが難しいといった点について解決した
定電流回路を提供するものである。
（課題を解決するための手段） 前記課題を解決するために、本発明のうちの請求項１
に係る発明では、定電流回路において、ベース及びコレ
クタが第１の電源に接続された第１のバイポーラトラン
ジスタと、コレクタが前記第１の電源に接続され、ベー
スは前記第１のバイポーラトランジスタのベース・エミ
ッタ間電圧に従った電圧が供給される第２のバイポーラ
トランジスタと、前記第２のバイポーラトランジスタの
エミッタに第１の電極が接続された第１のFET、及びゲ
ート電極が該第１のFETのゲート電極に接続された第２
のFETから構成される第１のカレントミラー回路と、前
記第１の電源と前記第２のFETの第１の電極との間に接
続されたインピーダンス素子と、前記第２のFETの第２
の電極に流れる電流値に対応した電流を出力する出力端
子とを、備えている。
に係る発明では、定電流回路において、ベース及びコレ
クタが第１の電源に接続された第１のバイポーラトラン
ジスタと、コレクタが前記第１の電源に接続され、ベー
スは前記第１のバイポーラトランジスタのベース・エミ
ッタ間電圧に従った電圧が供給される第２のバイポーラ
トランジスタと、前記第２のバイポーラトランジスタの
エミッタに第１の電極が接続された第１のFET、及びゲ
ート電極が該第１のFETのゲート電極に接続された第２
のFETから構成される第１のカレントミラー回路と、前
記第１の電源と前記第２のFETの第１の電極との間に接
続されたインピーダンス素子と、前記第２のFETの第２
の電極に流れる電流値に対応した電流を出力する出力端
子とを、備えている。
請求項２に係る発明では、請求項１の定電流回路にお
いて、前記第１のFET及び前記第１のFETは同一の製造工
程において製造される。
いて、前記第１のFET及び前記第１のFETは同一の製造工
程において製造される。
請求項３に係る発明では、請求項２の定電流回路にお
いて、前記第１のFET及び前記第２のFETは互いに近傍に
配置される。
いて、前記第１のFET及び前記第２のFETは互いに近傍に
配置される。
請求項４に係る発明では、請求項１ないし３のいずれ
か１つに記載の定電流回路において、第１の電極が前記
第２のFETの第２の電極に接続され、第２の電極が第２
の電源に接続された第３のFETと、ゲート電極が該第３
のFETのゲート電極に接続され、第１の電極が前記出力
端子に接続され、第２の電極が該第２の電源に接続され
た第４のFETとから構成される第２のカレントミラー回
路を有している。
か１つに記載の定電流回路において、第１の電極が前記
第２のFETの第２の電極に接続され、第２の電極が第２
の電源に接続された第３のFETと、ゲート電極が該第３
のFETのゲート電極に接続され、第１の電極が前記出力
端子に接続され、第２の電極が該第２の電源に接続され
た第４のFETとから構成される第２のカレントミラー回
路を有している。
請求項５に係る発明では、請求項１ないし４のいずれ
か１つに記載の定電流回路において、第１の電極が前記
第１のバイポーラトランジスタのエミッタに接続され、
ダイオードを構成する第５のFETと、第１の電極が該第
５のFETの該第２の電極に接続され、ダイオードを構成
する第６のFETとを有すると共に、第１の電極が該第６
のFETの該第２の電極に接続され、第２の電極が前記第
２の電源に接続された第７のFETと、第１の電極が前記
第１のFETの前記第２の電極に接続され、ゲート電極が
該第７のFETの該ゲート電極に接続され、第２の電極が
該第２の電源に接続された第８のFETとから構成される
第３のカレントミラー回路を有している。
か１つに記載の定電流回路において、第１の電極が前記
第１のバイポーラトランジスタのエミッタに接続され、
ダイオードを構成する第５のFETと、第１の電極が該第
５のFETの該第２の電極に接続され、ダイオードを構成
する第６のFETとを有すると共に、第１の電極が該第６
のFETの該第２の電極に接続され、第２の電極が前記第
２の電源に接続された第７のFETと、第１の電極が前記
第１のFETの前記第２の電極に接続され、ゲート電極が
該第７のFETの該ゲート電極に接続され、第２の電極が
該第２の電源に接続された第８のFETとから構成される
第３のカレントミラー回路を有している。
（作 用） 請求項１〜５に係る発明によれば、以上のように定電
流回路を構成したので、複数のバイポーラトランジスタ
のベース・エミッタ間電圧の合計の電圧が、第１のFET
の第１の電極に供給される。すると、第１のFETの第１
の電極上の電圧に対応した電圧が、該第１及び第２のFE
Tを介して該第２のFETの第１の電極上に発生する。この
電圧とインピーダンス素子とにより生成された電流と対
応する出力電流が、出力端子から出力される。
流回路を構成したので、複数のバイポーラトランジスタ
のベース・エミッタ間電圧の合計の電圧が、第１のFET
の第１の電極に供給される。すると、第１のFETの第１
の電極上の電圧に対応した電圧が、該第１及び第２のFE
Tを介して該第２のFETの第１の電極上に発生する。この
電圧とインピーダンス素子とにより生成された電流と対
応する出力電流が、出力端子から出力される。
（実施例） 第１図は、本発明の実施例を示す定電流回路の回路図
である。
である。
この定電流回路は、第１の電源（例えば、正側電源）
VDDにベース及びコレクタが接続された第１のバイポー
ラトランジスタ（例えば、NPNトランジスタ）10を有
し、そのトランジスタ10のエミッタが第５とFET（例え
ば、PMOS）11のソース及び第２のバイポーラトランジス
タ（例えば、NPNトランジスタ）12のベースに接続され
ている。トランジスタ10,12により、電圧供給回路が構
成されている。PMOS11のドレイン及びゲートは、第６の
FET（例えば、PMOS）13のソースに共通接続されてい
る。PMOS11,13は、電流I1を生成するための負荷用素子
である。PMOS13のドレイン及びゲートは、第７のFET
（例えば、NMOS）14のドレイン及びゲート共通接続さ
れ、そのNMOS14のソースが第２の電源（例えば、負側電
源）VSSに接続されている。
VDDにベース及びコレクタが接続された第１のバイポー
ラトランジスタ（例えば、NPNトランジスタ）10を有
し、そのトランジスタ10のエミッタが第５とFET（例え
ば、PMOS）11のソース及び第２のバイポーラトランジス
タ（例えば、NPNトランジスタ）12のベースに接続され
ている。トランジスタ10,12により、電圧供給回路が構
成されている。PMOS11のドレイン及びゲートは、第６の
FET（例えば、PMOS）13のソースに共通接続されてい
る。PMOS11,13は、電流I1を生成するための負荷用素子
である。PMOS13のドレイン及びゲートは、第７のFET
（例えば、NMOS）14のドレイン及びゲート共通接続さ
れ、そのNMOS14のソースが第２の電源（例えば、負側電
源）VSSに接続されている。
トランジスタ12のコレクタは正側電源VDDに、そのエ
ミッタ側の電圧供給ノードが第１のFET（例えば、PMO
S）15のソースにそれぞれ接続されている。PMOS15のゲ
ート及びドレインは、第８のFET（例えば、NMOS）16の
ドレインに接続され、そのNMOS16のゲートがNMOS14のゲ
ートに、ソースが負側電源VSSにそれぞれ接続されてい
る。これらのNMOS14,16により、電流I2を流す第３のカ
レントミラー回路が構成されている。
ミッタ側の電圧供給ノードが第１のFET（例えば、PMO
S）15のソースにそれぞれ接続されている。PMOS15のゲ
ート及びドレインは、第８のFET（例えば、NMOS）16の
ドレインに接続され、そのNMOS16のゲートがNMOS14のゲ
ートに、ソースが負側電源VSSにそれぞれ接続されてい
る。これらのNMOS14,16により、電流I2を流す第３のカ
レントミラー回路が構成されている。
正側電源VDDは、電流I3を生成するためのインピーダ
ンス素子（例えば、抵抗）17を介して、第２のFET（例
えば、PMOS）18のソースに接続されている。PMOS15,18
により、電流I3を流す第１のカレントミラー回路が構成
されている。PMOS18のドレインは、第３のFET（例え
ば、NMOS）19のドレイン及びゲートに共通接続されてい
る。NMOS19のソースは負側電源VSSに接続され、そのゲ
ートが第４のFET（例えば、NMOS）20のゲートに接続さ
れている。NMOS20のソースが負側電源VSSに、ドレイン
が出力端子21にそれぞれ接続されている。これらのNMOS
19,20により、電流I4を流す第２のカレントミラー回路
が構成されている。
ンス素子（例えば、抵抗）17を介して、第２のFET（例
えば、PMOS）18のソースに接続されている。PMOS15,18
により、電流I3を流す第１のカレントミラー回路が構成
されている。PMOS18のドレインは、第３のFET（例え
ば、NMOS）19のドレイン及びゲートに共通接続されてい
る。NMOS19のソースは負側電源VSSに接続され、そのゲ
ートが第４のFET（例えば、NMOS）20のゲートに接続さ
れている。NMOS20のソースが負側電源VSSに、ドレイン
が出力端子21にそれぞれ接続されている。これらのNMOS
19,20により、電流I4を流す第２のカレントミラー回路
が構成されている。
以上のように構成される定電流回路は、次のように動
作する。
作する。
まず、PMOS11,13のオン抵抗と、正側電源VDD及び負側
電源VSS間の電源電圧とにより、それらの正側電源VDD及
び負側電源VSS間に、トランジスタ10、PMOS11,13及びNM
OS14を介して、電流I1が流れる。すると、NMOS14,16の
カレントミラー回路により、電流I1に対応した電流I2が
NMOS16のドレイン・ソース間に発生する。この電流I
2は、トランジスタ12、PMOS15及びNMOS16を流れる。電
流I1,I2が流れると、トランジスタ10,12の電圧降下によ
り、PMOS15のソース電圧VS1が次式のようになる。
電源VSS間の電源電圧とにより、それらの正側電源VDD及
び負側電源VSS間に、トランジスタ10、PMOS11,13及びNM
OS14を介して、電流I1が流れる。すると、NMOS14,16の
カレントミラー回路により、電流I1に対応した電流I2が
NMOS16のドレイン・ソース間に発生する。この電流I
2は、トランジスタ12、PMOS15及びNMOS16を流れる。電
流I1,I2が流れると、トランジスタ10,12の電圧降下によ
り、PMOS15のソース電圧VS1が次式のようになる。
VS1＝VBE10＋VBE12 但し、VBE10;トランジスタ10のベース・エミッタ間電
圧 VBE12;トランジスタ12のベース・エミッタ間電
圧 この時、PMOS18のソースには、PMOS15のソース電圧VS
1に対応した電圧VS2が発生する。この電圧VS2と抵抗17
とにより電流I3が生成され、この電流I3がNMOS19に流れ
る。そして、NMOS19,20で構成されるカレントミラー回
路により、電流I3に対応した電流I4がNMOS20のドレイン
・ソース間に発生し、この電流I4が出力端子21から出力
される。
圧 VBE12;トランジスタ12のベース・エミッタ間電
圧 この時、PMOS18のソースには、PMOS15のソース電圧VS
1に対応した電圧VS2が発生する。この電圧VS2と抵抗17
とにより電流I3が生成され、この電流I3がNMOS19に流れ
る。そして、NMOS19,20で構成されるカレントミラー回
路により、電流I3に対応した電流I4がNMOS20のドレイン
・ソース間に発生し、この電流I4が出力端子21から出力
される。
以上のように、本実施例では、次の（１），（２），
（３）のような利点を有している。
（３）のような利点を有している。
（１） 一般に、NPNトランジスタのベース・エミッタ
間電圧VBEは、次式のようになる。
間電圧VBEは、次式のようになる。
VBE＝（Ｋ・T/q）・Ln（IE/IS） 但し、K;ボルツマン定数（8.63×10-5eV/゜K） T;絶対温度（゜K） q;電子電荷（1.6×10-19） IE;エミッタ電流 IS;逆方向飽和電流 そのため、トランジスタ10のベース・エミッタ間電圧
VBE10は、 VBE10＝（Ｋ・T/q）・Ln（I1/IS） となり、トランジスタ12のベース・エミッタ間電圧VBE1
2は、 VBE12＝（Ｋ・T/q）・Ln（I2/IS） となる。その結果、PMOS15のソース電圧VS1は、 VS1＝VBE10＋VBE12 ＝（Ｋ・T/q）・Ln（I1・I2/IS2） となる。従って、正側電源VDD及び負側電源VSS間の電源
電圧の変動と、MOSトランジスタのスレッショルド電圧V
thのばらつきに影響されない電圧を、PMOS18のソースに
与えることができる。
VBE10は、 VBE10＝（Ｋ・T/q）・Ln（I1/IS） となり、トランジスタ12のベース・エミッタ間電圧VBE1
2は、 VBE12＝（Ｋ・T/q）・Ln（I2/IS） となる。その結果、PMOS15のソース電圧VS1は、 VS1＝VBE10＋VBE12 ＝（Ｋ・T/q）・Ln（I1・I2/IS2） となる。従って、正側電源VDD及び負側電源VSS間の電源
電圧の変動と、MOSトランジスタのスレッショルド電圧V
thのばらつきに影響されない電圧を、PMOS18のソースに
与えることができる。
（２） PMOS15,18は、同一の製造工程において同一面
積で、しかも互いに近傍に製造されるため、それぞれの
スレッショルド電圧Vthのばらつきが相殺され、これら
のPMOS15,18の各ソース電圧VS1,VS2は同一電圧となる。
電流I3は、PMOS18のソース電圧VS2を抵抗17で割った値
になる。出力電流I4は、NMOS19,20のカレントミラー回
路により、電流I3に対応した値となる。従って、出力電
流I4は、MOSトランジスタのスレッショルド電圧Vthのば
らつきと電源電圧の変動に影響されることがない。
積で、しかも互いに近傍に製造されるため、それぞれの
スレッショルド電圧Vthのばらつきが相殺され、これら
のPMOS15,18の各ソース電圧VS1,VS2は同一電圧となる。
電流I3は、PMOS18のソース電圧VS2を抵抗17で割った値
になる。出力電流I4は、NMOS19,20のカレントミラー回
路により、電流I3に対応した値となる。従って、出力電
流I4は、MOSトランジスタのスレッショルド電圧Vthのば
らつきと電源電圧の変動に影響されることがない。
（３） 複数のトランジスタ10,12のそれぞれのベース
・エミッタ間電圧の加算値に基づく電圧が、PMOS18のソ
ースに発生するように構成しているので、該PMOS18のソ
ースの電圧値を大きくすることができる。このため、こ
の電圧値と抵抗17の抵抗値とから決定されるPMOS18のド
レインに流れる電流I3の電流値は、該抵抗17の抵抗値の
設定により、その自由度を向上できる。例えば、抵抗17
の抵抗値を小さく設定することで、より大きい電流値の
出力電流I4が提供可能となる。よって、出力端子21から
の出力電流I4の電流値の選択性を容易に向上することが
できる。
・エミッタ間電圧の加算値に基づく電圧が、PMOS18のソ
ースに発生するように構成しているので、該PMOS18のソ
ースの電圧値を大きくすることができる。このため、こ
の電圧値と抵抗17の抵抗値とから決定されるPMOS18のド
レインに流れる電流I3の電流値は、該抵抗17の抵抗値の
設定により、その自由度を向上できる。例えば、抵抗17
の抵抗値を小さく設定することで、より大きい電流値の
出力電流I4が提供可能となる。よって、出力端子21から
の出力電流I4の電流値の選択性を容易に向上することが
できる。
なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次の
（ａ），（ｂ）のようなものがある。
形が可能である。その変形例としては、例えば次の
（ａ），（ｂ）のようなものがある。
（ａ） 上記実施例では、NPNトランジスタ10,12をPNP
トランジスタに、PMOS11,13,15,18をNMOSに、NMOS14,1
6,19,20をPMOSに、それぞれ変えることも可能である。
この場合、正側電源VDD及び負側電源VSSをそれぞれ置き
換える必要がある。
トランジスタに、PMOS11,13,15,18をNMOSに、NMOS14,1
6,19,20をPMOSに、それぞれ変えることも可能である。
この場合、正側電源VDD及び負側電源VSSをそれぞれ置き
換える必要がある。
（ｂ） 上記実施例は、インピーダンス素子として抵抗
17を用いたが、他の負荷用の素子を用いてもよい。
17を用いたが、他の負荷用の素子を用いてもよい。
（発明の効果） 以上詳細に説明したように、請求項１〜５に係る発明
によれば、複数のバイポーラトランジスタのベース・エ
ミッタ間電圧に基づいて一定電圧を第１のFETの第１の
電極に供給し、この一定電圧とインピーダンス素子とに
よって生成した電流に対応した出力電流を出力端子から
出力するようにしたので、この出力電流が電源電圧やFE
Tのスレッショルド電圧のばらつきによって影響される
ことがなく、所望の一定電流が得られる。
によれば、複数のバイポーラトランジスタのベース・エ
ミッタ間電圧に基づいて一定電圧を第１のFETの第１の
電極に供給し、この一定電圧とインピーダンス素子とに
よって生成した電流に対応した出力電流を出力端子から
出力するようにしたので、この出力電流が電源電圧やFE
Tのスレッショルド電圧のばらつきによって影響される
ことがなく、所望の一定電流が得られる。
さらに、複数のバイポーラトランジスタのそれぞれの
ベース・エミッタ間電圧の加算値に基づく電圧が、第１
のカレントミラー回路を構成する第２のFETの第１の電
極に発生するように構成しているので、該第２のFETの
第１の電極の電圧値を大きくすることができる。このた
め、この電圧値とインピーダンス素子の抵抗値とから決
定される第１のカレントミラー回路の第２のFETの第２
の電極に流れる電流の電流値は、該インピーダンス素子
の抵抗値の設定により、その自由度を向上できる。例え
ば、インピーダンス素子の抵抗値を小さく設定すること
で、より大きい電流値の出力電流が提供可能となる。よ
って、出力端子からの出力電流の電流値の選択性を容易
に向上することができる。
ベース・エミッタ間電圧の加算値に基づく電圧が、第１
のカレントミラー回路を構成する第２のFETの第１の電
極に発生するように構成しているので、該第２のFETの
第１の電極の電圧値を大きくすることができる。このた
め、この電圧値とインピーダンス素子の抵抗値とから決
定される第１のカレントミラー回路の第２のFETの第２
の電極に流れる電流の電流値は、該インピーダンス素子
の抵抗値の設定により、その自由度を向上できる。例え
ば、インピーダンス素子の抵抗値を小さく設定すること
で、より大きい電流値の出力電流が提供可能となる。よ
って、出力端子からの出力電流の電流値の選択性を容易
に向上することができる。
第１図は本発明の実施例を示す定電流回路の回路図、第
２図は従来の定電流回路の回路図である。 10,12……NPNトランジスタ、11,13,15,18……PMOS、14,
16,19,20……NMOS、17……抵抗、21……出力端子、VDD
……正側電源、VSS……負側電源、I4……出力電流。
２図は従来の定電流回路の回路図である。 10,12……NPNトランジスタ、11,13,15,18……PMOS、14,
16,19,20……NMOS、17……抵抗、21……出力端子、VDD
……正側電源、VSS……負側電源、I4……出力電流。
Claims (5)
- 【請求項１】ベース及びコレクタが第１の電源に接続さ
れた第１のバイポーラトランジスタと、 コレクタが前記第１の電源に接続され、ベースは前記第
１のバイポーラトランジスタのベース・エミッタ間電圧
に従った電圧が供給される第２のバイポーラトランジス
タと、 前記第２のバイポーラトランジスタのエミッタに第１の
電極が接続された第１のFETと、ゲート電極が該第１のF
ETのゲート電極に接続された第２のFETとから構成され
る第１のカレントミラー回路と、 前記第１の電源と前記第２のFETの第１の電極との間に
接続されたインピーダンス素子と、 前記第２のFETの第２の電極に流れる電流の電流値に対
応した電流を出力する出力端子とを、 備えたことを特徴とする定電流回路。 - 【請求項２】請求項１記載の定電流回路において、前記
第１のFET及び前記第２のFETは同一の製造工程において
製造されることを特徴とする定電流回路。 - 【請求項３】請求項２記載の定電流回路において、前記
第１のFET及び前記第２のFETは互いに近傍に配置される
ことを特徴とする定電流回路。 - 【請求項４】請求項１ないし３のいずれか１つに記載の
定電流回路において、第１の電極が前記第２のFETの第
２の電極に接続され、第２の電極が第２の電源に接続さ
れた第３のFETと、ゲート電極が該第３のFETのゲート電
極に接続され、第１の電極が前記出力端子に接続され、
第２の電極が該第２の電源に接続された第４のFETとか
ら構成される第２のカレントミラー回路を有することを
特徴とする定電流回路。 - 【請求項５】請求項１ないし４のいずれか１つに記載の
定電流回路において、第１の電極が前記第１のバイポー
ラトランジスタのエミッタに接続され、ダイオードを構
成する第５図のFETと、第１の電極が該第５のFETの該第
２の電極に接続され、ダイオードを構成する第６のFET
とを有すると共に、第１の電極が該第６のFETの該第２
の電極に接続され、第２の電極が前記第２の電源に接続
された第７のFETと、第１の電極が前記第１のFETの前記
第２の電極に接続され、ゲート電極が該第７のFETの該
ゲート電極に接続され、第２の電極が該第２の電源に接
続された第８のFETとから構成される第３のカレントミ
ラー回路を有することを特徴とする定電流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1278942A JP2772069B2 (ja) | 1989-10-26 | 1989-10-26 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1278942A JP2772069B2 (ja) | 1989-10-26 | 1989-10-26 | 定電流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03139709A JPH03139709A (ja) | 1991-06-13 |
| JP2772069B2 true JP2772069B2 (ja) | 1998-07-02 |
Family
ID=17604213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1278942A Expired - Lifetime JP2772069B2 (ja) | 1989-10-26 | 1989-10-26 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2772069B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1347570A1 (en) * | 2002-03-20 | 2003-09-24 | Motorola, Inc. | Temperature-stable bias circuit for an integrated circuit field-effect transistor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1215434A (en) * | 1984-01-09 | 1986-12-16 | James A. Mckenzie | Bias current reference circuit having a substantially zero temperature coefficient |
| JPH0290306A (ja) * | 1988-08-04 | 1990-03-29 | Texas Instr Inc <Ti> | 温度に無関係な電流基準回路 |
-
1989
- 1989-10-26 JP JP1278942A patent/JP2772069B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03139709A (ja) | 1991-06-13 |
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