JP3349047B2 - 定電圧回路 - Google Patents
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F3/08—Regulating voltage or current wherein the variable is dc
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- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
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Description
【０００１】
【発明の属する技術分野】この発明はＭＯＳ型集積回路
に内蔵される定電圧回路に係り、特にＭＯＳトランジス
タのチャネル長変調効果による出力電圧の変動を削減す
るようにした改良に関するものである。
に内蔵される定電圧回路に係り、特にＭＯＳトランジス
タのチャネル長変調効果による出力電圧の変動を削減す
るようにした改良に関するものである。
【０００２】
【従来の技術】従来の定電圧回路の一例を図１４に示
す。この定電圧回路は、３個のＰチャネルＭＯＳトラン
ジスタＰ１、Ｐ２、Ｐ３と、２個のＮチャネルＭＯＳト
ランジスタＮ１、Ｎ２及び２個の抵抗Ｒ１、Ｒ２とから
構成されている。
す。この定電圧回路は、３個のＰチャネルＭＯＳトラン
ジスタＰ１、Ｐ２、Ｐ３と、２個のＮチャネルＭＯＳト
ランジスタＮ１、Ｎ２及び２個の抵抗Ｒ１、Ｒ２とから
構成されている。
【０００３】図示のような構成の定電圧回路において、
ＭＯＳトランジスタＰ１、抵抗Ｒ１及びＭＯＳトランジ
スタＮ１を直列に介して流れる電流をＩ１、ＭＯＳトラ
ンジスタＰ２及びＮ２を直列に介して流れる電流をＩ
２、ＭＯＳトランジスタＰ３及び抵抗Ｒ２を直列に介し
て流れる電流をＩ３とする。
ＭＯＳトランジスタＰ１、抵抗Ｒ１及びＭＯＳトランジ
スタＮ１を直列に介して流れる電流をＩ１、ＭＯＳトラ
ンジスタＰ２及びＮ２を直列に介して流れる電流をＩ
２、ＭＯＳトランジスタＰ３及び抵抗Ｒ２を直列に介し
て流れる電流をＩ３とする。
【０００４】ここで、図１４の定電圧回路の動作を簡単
に説明する。ＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｎ
１、Ｎ２におけるチャネル幅をそれぞれＷＰ１、ＷＰ
２、ＷＰ３、ＷＮ１、ＷＮ２とし、チャネル長をそれぞ
れＬＰ１、ＬＰ２、ＬＰ３、ＬＮ１、ＬＮ２とする。こ
のとき、ＬＰ１＝ＬＰ２＝ＬＰ３、ＬＮ１＝ＬＮ２とす
る。
に説明する。ＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｎ
１、Ｎ２におけるチャネル幅をそれぞれＷＰ１、ＷＰ
２、ＷＰ３、ＷＮ１、ＷＮ２とし、チャネル長をそれぞ
れＬＰ１、ＬＰ２、ＬＰ３、ＬＮ１、ＬＮ２とする。こ
のとき、ＬＰ１＝ＬＰ２＝ＬＰ３、ＬＮ１＝ＬＮ２とす
る。
【０００５】ＭＯＳトランジスタＰ１とＰ２とはゲート
が共通に接続されており、ＭＯＳトランジスタＰ２のゲ
ートとドレインとが接続されており、両ＭＯＳトランジ
スタＰ１とＰ２とはカレントミラー回路を構成してお
り、 ＷＰ２／ＷＰ１＝Ｉ２／Ｉ１ … （１） の関係が成立する。また、ＭＯＳトランジスタＮ１、Ｎ
２は共に弱反転領域で動作させる。この弱反転領域にお
けるゲート電圧に対するドレイン電流（対数）特性の傾
きを１／Ｋとすると、ＮチャネルＭＯＳトランジスタの
ゲート電圧がＶg1、Ｖg2のときのドレイン電流をそれぞ
れＩd1、Ｉd2とすると、 １／Ｋ＝｛ｌｎ（Ｉd1）―ｌｎ（Ｉd2）｝／（Ｖg1−Ｖg2） … （２） よって、 Ｉd1／Ｉd2＝ｅｘｐ｛（Ｖg1−Ｖg2）／Ｋ｝ … （３） となる。つまり、ＮチャネルＭＯＳトランジスタＮ１、
Ｎ２のゲート電圧をそれぞれＶ11、Ｖ12とすると、 Ｉ１／Ｉ２＝（ＷＮ１／ＷＮ２）・ｅｘｐ｛（Ｖ11−Ｖ12）／Ｋ｝ … （４） により、 ＷＮ２／ＷＮ１＝Ｉ２／Ｉ１・ｅｘｐ｛（Ｖ11−Ｖ12）／Ｋ｝ ＝Ｉ２／Ｉ１・ｅｘｐ｛（Ｉ１・Ｒ１）／Ｋ｝ … （５） となる。よって、式（１）、（５）より、 Ｉ１・Ｒ１＝Ｋ・ｌｎ｛（ＷＰ１／ＷＰ２）・（ＷＮ２／ＷＮ１）｝ … （６） が導ける。
が共通に接続されており、ＭＯＳトランジスタＰ２のゲ
ートとドレインとが接続されており、両ＭＯＳトランジ
スタＰ１とＰ２とはカレントミラー回路を構成してお
り、 ＷＰ２／ＷＰ１＝Ｉ２／Ｉ１ … （１） の関係が成立する。また、ＭＯＳトランジスタＮ１、Ｎ
２は共に弱反転領域で動作させる。この弱反転領域にお
けるゲート電圧に対するドレイン電流（対数）特性の傾
きを１／Ｋとすると、ＮチャネルＭＯＳトランジスタの
ゲート電圧がＶg1、Ｖg2のときのドレイン電流をそれぞ
れＩd1、Ｉd2とすると、 １／Ｋ＝｛ｌｎ（Ｉd1）―ｌｎ（Ｉd2）｝／（Ｖg1−Ｖg2） … （２） よって、 Ｉd1／Ｉd2＝ｅｘｐ｛（Ｖg1−Ｖg2）／Ｋ｝ … （３） となる。つまり、ＮチャネルＭＯＳトランジスタＮ１、
Ｎ２のゲート電圧をそれぞれＶ11、Ｖ12とすると、 Ｉ１／Ｉ２＝（ＷＮ１／ＷＮ２）・ｅｘｐ｛（Ｖ11−Ｖ12）／Ｋ｝ … （４） により、 ＷＮ２／ＷＮ１＝Ｉ２／Ｉ１・ｅｘｐ｛（Ｖ11−Ｖ12）／Ｋ｝ ＝Ｉ２／Ｉ１・ｅｘｐ｛（Ｉ１・Ｒ１）／Ｋ｝ … （５） となる。よって、式（１）、（５）より、 Ｉ１・Ｒ１＝Ｋ・ｌｎ｛（ＷＰ１／ＷＰ２）・（ＷＮ２／ＷＮ１）｝ … （６） が導ける。
【０００６】上記式（６）においてＫは製造プロセスで
決定され、Ｉ１はＷＰ１、ＷＰ２、ＷＮ１、ＷＮ２、Ｒ
１の値を適当に定めることにより所望する値に設定す
る。この時、式（６）は電源電圧に依存するパラメータ
を持たないことから、理論的には電源電圧に対して定電
流動作が実現される。さらに、ＭＯＳトランジスタＰ３
はＰ２と共にカレントミラー回路を構成しているので、
ＷＰ２／ＷＰ１＝Ｉ２／Ｉ１、ＷＰ３／ＷＰ２＝Ｉ３／
Ｉ２なので、 ＷＰ３／ＷＰ１＝Ｉ３／Ｉ１ … （７） となり、ＭＯＳトランジスタＰ３も電源電圧に対して定
電流源として動作し、出力電圧Ｖout は次式で与えられ
る。
決定され、Ｉ１はＷＰ１、ＷＰ２、ＷＮ１、ＷＮ２、Ｒ
１の値を適当に定めることにより所望する値に設定す
る。この時、式（６）は電源電圧に依存するパラメータ
を持たないことから、理論的には電源電圧に対して定電
流動作が実現される。さらに、ＭＯＳトランジスタＰ３
はＰ２と共にカレントミラー回路を構成しているので、
ＷＰ２／ＷＰ１＝Ｉ２／Ｉ１、ＷＰ３／ＷＰ２＝Ｉ３／
Ｉ２なので、 ＷＰ３／ＷＰ１＝Ｉ３／Ｉ１ … （７） となり、ＭＯＳトランジスタＰ３も電源電圧に対して定
電流源として動作し、出力電圧Ｖout は次式で与えられ
る。
【０００７】Ｖout ＝Ｉ３・Ｒ２ … （８） すなわち、出力電圧Ｖout は電源電圧ＶDDには依存せ
ず、一定値にすることができる。
ず、一定値にすることができる。
【０００８】
【発明が解決しようとする課題】従来の定電圧回路で
は、電源電圧ＶDDに依存せず、常に一定値の出力電圧Ｖ
out を得ることができることを説明したが、これはＭＯ
Ｓトランジスタのチャネル長変調効果を全く考慮しない
場合である。このＭＯＳトランジスタのチャネル長変調
効果とは、図１５に示すように、ドレイン・ソース間電
圧ＶDSの増加に伴ってドレイン・ソース間電流ＩDSが増
加していく現象をいう。すなわち、ＭＯＳトランジスタ
の飽和領域（ＶDS≧ＶGS−ＶTH）（ただし、ＶTHはしき
い値電圧）では、ＩDSがチャネル長変調効果によりＶDS
に依存した傾きを持つ（図ではＶGSがＶGS1 とＶGS2 の
２つ場合の特性を示している）。
は、電源電圧ＶDDに依存せず、常に一定値の出力電圧Ｖ
out を得ることができることを説明したが、これはＭＯ
Ｓトランジスタのチャネル長変調効果を全く考慮しない
場合である。このＭＯＳトランジスタのチャネル長変調
効果とは、図１５に示すように、ドレイン・ソース間電
圧ＶDSの増加に伴ってドレイン・ソース間電流ＩDSが増
加していく現象をいう。すなわち、ＭＯＳトランジスタ
の飽和領域（ＶDS≧ＶGS−ＶTH）（ただし、ＶTHはしき
い値電圧）では、ＩDSがチャネル長変調効果によりＶDS
に依存した傾きを持つ（図ではＶGSがＶGS1 とＶGS2 の
２つ場合の特性を示している）。
【０００９】従って、図１４に示した従来回路におい
て、各Ｐチャネル、ＮチャネルＭＯＳトランジスタしき
い値電圧をＶTHP 、ＶTHN とすると、電源電圧ＶDDの増
加と共にＶ11、Ｖ12は共にＶTHN 近傍に、ＰチャネルＭ
ＯＳトランジスタＰ３のゲート電圧Ｖ２はＶDD−｜ＶTH
P ｜近傍に、Ｖout は設定された所定電位となることか
ら、ＭＯＳトランジスタＰ１、Ｐ３、Ｎ２はそれぞれＶ
DDの増加と共にＶDSが大きくなる。このために、チャネ
ル長変調効果が生じ、本来、ＷＰ１、ＷＰ２、ＷＰ３の
比で決定されるべきＩ１、Ｉ２、Ｉ３に誤差が生じる。
チャネル長変調効果によりＩ１が増加すると、Ｉ１・Ｒ
１の電圧降下が大きくなり、ＭＯＳトランジスタＮ２の
ゲートバイアスがＧＮＤ側にシフトし、Ｉ２を押さえる
ように作用する。しかし、Ｉ１、Ｉ３のチャネル長変調
効果による増加電流が支配的に作用するために、先の式
（８）で与えられる出力電圧Ｖout はＩ３の電流増加を
ΔＩ３とすると、 Ｖout ＝（Ｉ３＋ΔＩ３）・Ｒ２ … （９） となり、出力電圧Ｖout の値は、図１６に示すように定
電圧回路の動作領域Ａにおいて、電源電圧に依存し、理
論値よりも大きくなる特性を示す。通常、数ＶのＶout
の場合、電源電圧が１Ｖ変化すると出力電圧Ｖout は数
ｍＶ〜 100ｍＶ程度変動する。これは、定電圧出力の精
度を落としＬＳＩとしての信頼性を損なう結果となる。
て、各Ｐチャネル、ＮチャネルＭＯＳトランジスタしき
い値電圧をＶTHP 、ＶTHN とすると、電源電圧ＶDDの増
加と共にＶ11、Ｖ12は共にＶTHN 近傍に、ＰチャネルＭ
ＯＳトランジスタＰ３のゲート電圧Ｖ２はＶDD−｜ＶTH
P ｜近傍に、Ｖout は設定された所定電位となることか
ら、ＭＯＳトランジスタＰ１、Ｐ３、Ｎ２はそれぞれＶ
DDの増加と共にＶDSが大きくなる。このために、チャネ
ル長変調効果が生じ、本来、ＷＰ１、ＷＰ２、ＷＰ３の
比で決定されるべきＩ１、Ｉ２、Ｉ３に誤差が生じる。
チャネル長変調効果によりＩ１が増加すると、Ｉ１・Ｒ
１の電圧降下が大きくなり、ＭＯＳトランジスタＮ２の
ゲートバイアスがＧＮＤ側にシフトし、Ｉ２を押さえる
ように作用する。しかし、Ｉ１、Ｉ３のチャネル長変調
効果による増加電流が支配的に作用するために、先の式
（８）で与えられる出力電圧Ｖout はＩ３の電流増加を
ΔＩ３とすると、 Ｖout ＝（Ｉ３＋ΔＩ３）・Ｒ２ … （９） となり、出力電圧Ｖout の値は、図１６に示すように定
電圧回路の動作領域Ａにおいて、電源電圧に依存し、理
論値よりも大きくなる特性を示す。通常、数ＶのＶout
の場合、電源電圧が１Ｖ変化すると出力電圧Ｖout は数
ｍＶ〜 100ｍＶ程度変動する。これは、定電圧出力の精
度を落としＬＳＩとしての信頼性を損なう結果となる。
【００１０】従来ではこのような不具合に対し、各ＭＯ
Ｓトランジスタのチャネル長を大きくすることで、上記
の変動を最小限に押さえるようにしている。しかし、こ
の方法には限界があり、またこの場合には半導体チップ
上における定電圧回路の占有面積の増大を招く。
Ｓトランジスタのチャネル長を大きくすることで、上記
の変動を最小限に押さえるようにしている。しかし、こ
の方法には限界があり、またこの場合には半導体チップ
上における定電圧回路の占有面積の増大を招く。
【００１１】この発明は上記のような事情を考慮してな
されたものであり、その目的は、ＭＯＳトランジスタの
チャネル長変調効果による影響を少なくして、高精度の
定電圧回路を供給することにある。
されたものであり、その目的は、ＭＯＳトランジスタの
チャネル長変調効果による影響を少なくして、高精度の
定電圧回路を供給することにある。
【００１２】
【課題を解決するための手段】この発明の定電圧回路
は、第１及び第２の電源と、電流通路の一端が上記第１
の電源に接続された第１極性の第１のＭＯＳトランジス
タと、電流通路の一端が上記第１の電源に接続され、ゲ
ートが上記第１のＭＯＳトランジスタのゲートに接続さ
れた第１極性の第２のＭＯＳトランジスタと、上記第１
のＭＯＳトランジスタの電流通路の他端に一端が接続さ
れた第１の抵抗と、電流通路の一端が上記第１の抵抗の
他端に接続され、電流通路の他端が上記第２の電源に接
続され、ゲートが上記第１の抵抗の一端に接続された第
２極性の第３のＭＯＳトランジスタと、電流通路の一端
が上記第２のＭＯＳトランジスタの電流通路の他端に接
続され、電流通路の他端が上記第２の電源に接続され、
ゲートが上記第１の抵抗の他端に接続された第２極性の
第４のＭＯＳトランジスタと、電流通路の一端が上記第
１の電源に接続され、ゲートが上記第２のＭＯＳトラン
ジスタの電流通路の他端に接続された第１極性の第５の
ＭＯＳトランジスタと、電流通路の一端が上記第１の電
源に接続され、ゲートが上記第１、第２のＭＯＳトラン
ジスタのゲート共通接続点に接続され、ゲートと電流通
路の他端とが接続された第１極性の第６のＭＯＳトラン
ジスタと、上記第５のＭＯＳトランジスタの電流通路に
流れる電流に比例した電流を上記第６のＭＯＳトランジ
スタに供給するカレントミラー回路と、電流通路の一端
が上記第１の電源に接続され、電流通路の他端が定電圧
出力端子に接続され、ゲートが上記第２のＭＯＳトラン
ジスタの電流通路の他端に接続された第１極性の第７の
ＭＯＳトランジスタと、上記定電圧出力端子と上記第２
の電源との間に挿入された第２の抵抗とを具備したこと
を特徴している。
は、第１及び第２の電源と、電流通路の一端が上記第１
の電源に接続された第１極性の第１のＭＯＳトランジス
タと、電流通路の一端が上記第１の電源に接続され、ゲ
ートが上記第１のＭＯＳトランジスタのゲートに接続さ
れた第１極性の第２のＭＯＳトランジスタと、上記第１
のＭＯＳトランジスタの電流通路の他端に一端が接続さ
れた第１の抵抗と、電流通路の一端が上記第１の抵抗の
他端に接続され、電流通路の他端が上記第２の電源に接
続され、ゲートが上記第１の抵抗の一端に接続された第
２極性の第３のＭＯＳトランジスタと、電流通路の一端
が上記第２のＭＯＳトランジスタの電流通路の他端に接
続され、電流通路の他端が上記第２の電源に接続され、
ゲートが上記第１の抵抗の他端に接続された第２極性の
第４のＭＯＳトランジスタと、電流通路の一端が上記第
１の電源に接続され、ゲートが上記第２のＭＯＳトラン
ジスタの電流通路の他端に接続された第１極性の第５の
ＭＯＳトランジスタと、電流通路の一端が上記第１の電
源に接続され、ゲートが上記第１、第２のＭＯＳトラン
ジスタのゲート共通接続点に接続され、ゲートと電流通
路の他端とが接続された第１極性の第６のＭＯＳトラン
ジスタと、上記第５のＭＯＳトランジスタの電流通路に
流れる電流に比例した電流を上記第６のＭＯＳトランジ
スタに供給するカレントミラー回路と、電流通路の一端
が上記第１の電源に接続され、電流通路の他端が定電圧
出力端子に接続され、ゲートが上記第２のＭＯＳトラン
ジスタの電流通路の他端に接続された第１極性の第７の
ＭＯＳトランジスタと、上記定電圧出力端子と上記第２
の電源との間に挿入された第２の抵抗とを具備したこと
を特徴している。
【００１３】また、この発明の定電圧回路は、第１及び
第２の電源と、電流通路の一端が上記第１の電源に接続
された第１極性の第１のＭＯＳトランジスタと、電流通
路の一端が上記第１の電源に接続され、ゲートが上記第
１のＭＯＳトランジスタのゲートに接続された第１極性
の第２のＭＯＳトランジスタと、上記第１のＭＯＳトラ
ンジスタの電流通路の他端に一端が接続された第１の抵
抗と、電流通路の一端が上記第１の抵抗の他端に接続さ
れ、電流通路の他端が上記第２の電源に接続され、ゲー
トが上記第１の抵抗の一端に接続された第２極性の第３
のＭＯＳトランジスタと、電流通路の一端が上記第２の
ＭＯＳトランジスタの電流通路の他端に接続され、電流
通路の他端が上記第２の電源に接続され、ゲートが上記
第１の抵抗の他端に接続された第２極性の第４のＭＯＳ
トランジスタと、電流通路の一端が上記第１の電源に接
続され、ゲートが上記第２のＭＯＳトランジスタの電流
通路の他端に接続された第１極性の第５のＭＯＳトラン
ジスタと、電流通路の一端が上記第１の電源に接続さ
れ、ゲートが上記第１、第２のＭＯＳトランジスタのゲ
ート共通接続点に接続され、ゲートと電流通路の他端と
が接続された第１極性の第６のＭＯＳトランジスタと、
上記第５のＭＯＳトランジスタの電流通路に流れる電流
に比例した電流を上記第６のＭＯＳトランジスタに供給
するカレントミラー回路と、上記第１の電源と定電圧出
力端子との間に挿入された第２の抵抗と、電流通路の一
端が上記定電圧出力端子に接続され、電流通路の他端が
上記第２の電源に接続され、ゲートが上記第１の抵抗の
他端に接続された第２極性の第７のＭＯＳトランジスタ
とを具備している。
第２の電源と、電流通路の一端が上記第１の電源に接続
された第１極性の第１のＭＯＳトランジスタと、電流通
路の一端が上記第１の電源に接続され、ゲートが上記第
１のＭＯＳトランジスタのゲートに接続された第１極性
の第２のＭＯＳトランジスタと、上記第１のＭＯＳトラ
ンジスタの電流通路の他端に一端が接続された第１の抵
抗と、電流通路の一端が上記第１の抵抗の他端に接続さ
れ、電流通路の他端が上記第２の電源に接続され、ゲー
トが上記第１の抵抗の一端に接続された第２極性の第３
のＭＯＳトランジスタと、電流通路の一端が上記第２の
ＭＯＳトランジスタの電流通路の他端に接続され、電流
通路の他端が上記第２の電源に接続され、ゲートが上記
第１の抵抗の他端に接続された第２極性の第４のＭＯＳ
トランジスタと、電流通路の一端が上記第１の電源に接
続され、ゲートが上記第２のＭＯＳトランジスタの電流
通路の他端に接続された第１極性の第５のＭＯＳトラン
ジスタと、電流通路の一端が上記第１の電源に接続さ
れ、ゲートが上記第１、第２のＭＯＳトランジスタのゲ
ート共通接続点に接続され、ゲートと電流通路の他端と
が接続された第１極性の第６のＭＯＳトランジスタと、
上記第５のＭＯＳトランジスタの電流通路に流れる電流
に比例した電流を上記第６のＭＯＳトランジスタに供給
するカレントミラー回路と、上記第１の電源と定電圧出
力端子との間に挿入された第２の抵抗と、電流通路の一
端が上記定電圧出力端子に接続され、電流通路の他端が
上記第２の電源に接続され、ゲートが上記第１の抵抗の
他端に接続された第２極性の第７のＭＯＳトランジスタ
とを具備している。
【００１４】
【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。図１はこの発明に係る定電
圧回路の第１の実施の形態の構成を示している。なお、
前記図１４の従来回路と対応する箇所には同じ符号を付
して説明を行う。
実施の形態により説明する。図１はこの発明に係る定電
圧回路の第１の実施の形態の構成を示している。なお、
前記図１４の従来回路と対応する箇所には同じ符号を付
して説明を行う。
【００１５】正極性の電源電圧ＶDD（第１の電源）には
ＰチャネルＭＯＳトランジスタＰ１のソースが接続され
ている。このＭＯＳトランジスタＰ１のドレインには抵
抗Ｒ１の一端が接続されている。また、ＶDDにはＰチャ
ネルＭＯＳトランジスタＰ２のソースが接続されてい
る。このＭＯＳトランジスタＰ２のゲートは上記ＭＯＳ
トランジスタＰ１のゲートと接続されている。上記抵抗
Ｒ１の他端にはＮチャネルＭＯＳトランジスタＮ１のド
レインが接続されている。このＭＯＳトランジスタＮ１
のソースは接地電圧ＧＮＤ（第２の電源）に接続され、
ゲートは抵抗Ｒ１の一端、すなわちＭＯＳトランジスタ
Ｐ１のドレイン側に接続されている。上記ＭＯＳトラン
ジスタＰ２のドレインにはＮチャネルＭＯＳトランジス
タＮ２のドレインが接続されている。このＭＯＳトラン
ジスタＮ２のソースは接地電圧ＧＮＤに接続され、ゲー
トは抵抗Ｒ１の他端、すなわちＭＯＳトランジスタＮ１
のドレイン側に接続されている。
ＰチャネルＭＯＳトランジスタＰ１のソースが接続され
ている。このＭＯＳトランジスタＰ１のドレインには抵
抗Ｒ１の一端が接続されている。また、ＶDDにはＰチャ
ネルＭＯＳトランジスタＰ２のソースが接続されてい
る。このＭＯＳトランジスタＰ２のゲートは上記ＭＯＳ
トランジスタＰ１のゲートと接続されている。上記抵抗
Ｒ１の他端にはＮチャネルＭＯＳトランジスタＮ１のド
レインが接続されている。このＭＯＳトランジスタＮ１
のソースは接地電圧ＧＮＤ（第２の電源）に接続され、
ゲートは抵抗Ｒ１の一端、すなわちＭＯＳトランジスタ
Ｐ１のドレイン側に接続されている。上記ＭＯＳトラン
ジスタＰ２のドレインにはＮチャネルＭＯＳトランジス
タＮ２のドレインが接続されている。このＭＯＳトラン
ジスタＮ２のソースは接地電圧ＧＮＤに接続され、ゲー
トは抵抗Ｒ１の他端、すなわちＭＯＳトランジスタＮ１
のドレイン側に接続されている。
【００１６】また、ＶDDにはＰチャネルＭＯＳトランジ
スタＰ３のソースが接続されている。このＭＯＳトラン
ジスタＰ３のドレインは出力電圧Ｖout を得るための出
力端子に接続され、ゲートはＭＯＳトランジスタＰ２の
ドレインに接続されている。上記出力端子と接地電圧Ｇ
ＮＤとの間には抵抗Ｒ２が接続されている。
スタＰ３のソースが接続されている。このＭＯＳトラン
ジスタＰ３のドレインは出力電圧Ｖout を得るための出
力端子に接続され、ゲートはＭＯＳトランジスタＰ２の
ドレインに接続されている。上記出力端子と接地電圧Ｇ
ＮＤとの間には抵抗Ｒ２が接続されている。
【００１７】さらに、ＶDDにはＰチャネルＭＯＳトラン
ジスタＰ４のソースが接続されている。このＭＯＳトラ
ンジスタＰ４のゲートはＭＯＳトランジスタＰ２のドレ
インに接続されている。上記ＭＯＳトランジスタＰ４の
ドレインにはＮチャネルＭＯＳトランジスタＮ３のドレ
インが接続されている。このＭＯＳトランジスタＮ３の
ソースは接地電圧ＧＮＤに接続され、ゲートとドレイン
が接続されている。また、ＶDDにはＰチャネルＭＯＳト
ランジスタＰ５のソースが接続されている。このＭＯＳ
トランジスタＰ５のゲートは前記ＭＯＳトランジスタＰ
１とＰ２のゲート共通接続点に接続され、さらにゲート
とドレインとが接続されている。上記ＭＯＳトランジス
タＰ５のドレインにはＮチャネルＭＯＳトランジスタＮ
４のドレインが接続されている。このＭＯＳトランジス
タＮ４のソースは接地電圧ＧＮＤに接続され、ゲートは
ＭＯＳトランジスタＮ３のゲートに接続されている。す
なわち、上記ＮチャネルＭＯＳトランジスタＮ３とＮ４
はカレントミラー回路ＣＭを構成しており、このカレン
トミラー回路ＣＭは、ＭＯＳトランジスタＰ４に流れる
電流Ｉ４に比例した値の電流Ｉ５をＭＯＳトランジスタ
Ｐ５に流すように作用する。
ジスタＰ４のソースが接続されている。このＭＯＳトラ
ンジスタＰ４のゲートはＭＯＳトランジスタＰ２のドレ
インに接続されている。上記ＭＯＳトランジスタＰ４の
ドレインにはＮチャネルＭＯＳトランジスタＮ３のドレ
インが接続されている。このＭＯＳトランジスタＮ３の
ソースは接地電圧ＧＮＤに接続され、ゲートとドレイン
が接続されている。また、ＶDDにはＰチャネルＭＯＳト
ランジスタＰ５のソースが接続されている。このＭＯＳ
トランジスタＰ５のゲートは前記ＭＯＳトランジスタＰ
１とＰ２のゲート共通接続点に接続され、さらにゲート
とドレインとが接続されている。上記ＭＯＳトランジス
タＰ５のドレインにはＮチャネルＭＯＳトランジスタＮ
４のドレインが接続されている。このＭＯＳトランジス
タＮ４のソースは接地電圧ＧＮＤに接続され、ゲートは
ＭＯＳトランジスタＮ３のゲートに接続されている。す
なわち、上記ＮチャネルＭＯＳトランジスタＮ３とＮ４
はカレントミラー回路ＣＭを構成しており、このカレン
トミラー回路ＣＭは、ＭＯＳトランジスタＰ４に流れる
電流Ｉ４に比例した値の電流Ｉ５をＭＯＳトランジスタ
Ｐ５に流すように作用する。
【００１８】すなわち、この実施の形態に係る定電圧回
路では、前記図１４に示す従来回路に対し、Ｐチャネル
ＭＯＳトランジスタＰ４、Ｐ５と、２個のＮチャネルＭ
ＯＳトランジスタＮ３、Ｎ４からなるカレントミラー回
路ＣＭを追加し、前記電圧Ｖ２をゲート入力とするＭＯ
ＳトランジスタＰ４によって定電流Ｉ４を生じさせ、こ
れをカレントミラー回路ＣＭを介してＭＯＳトランジス
タＰ５に供給し、この電流に比例した値の電流を、この
ＭＯＳトランジスタＰ５と共にカレントミラー回路を構
成する前記ＭＯＳトランジスタＰ１、Ｐ２に流すように
している。
路では、前記図１４に示す従来回路に対し、Ｐチャネル
ＭＯＳトランジスタＰ４、Ｐ５と、２個のＮチャネルＭ
ＯＳトランジスタＮ３、Ｎ４からなるカレントミラー回
路ＣＭを追加し、前記電圧Ｖ２をゲート入力とするＭＯ
ＳトランジスタＰ４によって定電流Ｉ４を生じさせ、こ
れをカレントミラー回路ＣＭを介してＭＯＳトランジス
タＰ５に供給し、この電流に比例した値の電流を、この
ＭＯＳトランジスタＰ５と共にカレントミラー回路を構
成する前記ＭＯＳトランジスタＰ１、Ｐ２に流すように
している。
【００１９】次に、図１の定電圧回路において、電源電
圧ＶDDが変動した場合の動作について説明する。まず、
電源電圧ＶDDが変動してその値が増加すると、ＭＯＳト
ランジスタＰ１及び抵抗Ｒ１に流れる電流Ｉ１の値が増
加する。電流Ｉ１の増加に伴って、抵抗Ｒ１の両端間の
電圧降下が増加し、ＭＯＳトランジスタＮ２のゲート電
圧Ｖ12が低下する。これによってＭＯＳトランジスタＮ
２の導通抵抗が大きくなり、このＭＯＳトランジスタＮ
２及びＭＯＳトランジスタＰ２に流れる電流Ｉ２の値が
減少する。また、上記電流Ｉ２の減少に伴って、ＭＯＳ
トランジスタＰ４のゲート電圧Ｖ２が上昇する。これに
よってＭＯＳトランジスタＰ４の導通抵抗が大きくな
り、このＭＯＳトランジスタＰ４及びＭＯＳトランジス
タＮ３に流れる電流Ｉ４の値が減少する。さらにＭＯＳ
トランジスタＮ４及びＭＯＳトランジスタＰ５に流れる
電流Ｉ５の値も減少する。ＭＯＳトランジスタＰ１は上
記ＭＯＳトランジスタＰ５とカレントミラー回路を構成
しているので、電流Ｉ５が減少することによって、電流
Ｉ１も減少する。すなわち、電源電圧ＶDDが増加するこ
とによって電流Ｉ１が増加したとしても、ＭＯＳトラン
ジスタＰ４、Ｐ５とカレントミラー回路ＣＭからなる回
路によってフィードバックがかかり、電流Ｉ１の増加が
抑制される。これにより、ＭＯＳトランジスタＰ３及び
抵抗Ｒ２に流れる電流Ｉ３も電源電圧ＶDDの変動にかか
わらずに一定となるように制御され、この結果、常に一
定値の出力電圧Ｖout が得られる。
圧ＶDDが変動した場合の動作について説明する。まず、
電源電圧ＶDDが変動してその値が増加すると、ＭＯＳト
ランジスタＰ１及び抵抗Ｒ１に流れる電流Ｉ１の値が増
加する。電流Ｉ１の増加に伴って、抵抗Ｒ１の両端間の
電圧降下が増加し、ＭＯＳトランジスタＮ２のゲート電
圧Ｖ12が低下する。これによってＭＯＳトランジスタＮ
２の導通抵抗が大きくなり、このＭＯＳトランジスタＮ
２及びＭＯＳトランジスタＰ２に流れる電流Ｉ２の値が
減少する。また、上記電流Ｉ２の減少に伴って、ＭＯＳ
トランジスタＰ４のゲート電圧Ｖ２が上昇する。これに
よってＭＯＳトランジスタＰ４の導通抵抗が大きくな
り、このＭＯＳトランジスタＰ４及びＭＯＳトランジス
タＮ３に流れる電流Ｉ４の値が減少する。さらにＭＯＳ
トランジスタＮ４及びＭＯＳトランジスタＰ５に流れる
電流Ｉ５の値も減少する。ＭＯＳトランジスタＰ１は上
記ＭＯＳトランジスタＰ５とカレントミラー回路を構成
しているので、電流Ｉ５が減少することによって、電流
Ｉ１も減少する。すなわち、電源電圧ＶDDが増加するこ
とによって電流Ｉ１が増加したとしても、ＭＯＳトラン
ジスタＰ４、Ｐ５とカレントミラー回路ＣＭからなる回
路によってフィードバックがかかり、電流Ｉ１の増加が
抑制される。これにより、ＭＯＳトランジスタＰ３及び
抵抗Ｒ２に流れる電流Ｉ３も電源電圧ＶDDの変動にかか
わらずに一定となるように制御され、この結果、常に一
定値の出力電圧Ｖout が得られる。
【００２０】上記とは逆に、電源電圧ＶDDが減少して電
流Ｉ１が減少した場合でも、上記と同様にして容易に類
推することができるので、その説明は省略する。次にチ
ャネル長変調効果による影響を加味した場合の動作につ
いて説明する。前記図１４の従来回路では、チャネル長
変調効果によって前記式（６）中のＷＰ１／ＷＰ２、Ｗ
Ｎ２／ＷＮ１や、前記式（７）を導くために用いたＷＰ
３／ＷＰ２で定義される電流比が、見掛上、電源電圧に
対して変動するのと同等になることから、前記式
（６）、（７）において電源電圧のパラメータがＷＰ１
／ＷＰ２、ＷＮ２／ＷＮ１、ＷＰ３／ＷＰ２に内在する
ことになる。すなわち、出力電圧Ｖout が変動する。
流Ｉ１が減少した場合でも、上記と同様にして容易に類
推することができるので、その説明は省略する。次にチ
ャネル長変調効果による影響を加味した場合の動作につ
いて説明する。前記図１４の従来回路では、チャネル長
変調効果によって前記式（６）中のＷＰ１／ＷＰ２、Ｗ
Ｎ２／ＷＮ１や、前記式（７）を導くために用いたＷＰ
３／ＷＰ２で定義される電流比が、見掛上、電源電圧に
対して変動するのと同等になることから、前記式
（６）、（７）において電源電圧のパラメータがＷＰ１
／ＷＰ２、ＷＮ２／ＷＮ１、ＷＰ３／ＷＰ２に内在する
ことになる。すなわち、出力電圧Ｖout が変動する。
【００２１】これに対して、図１の回路では、Ｉ１の増
加に対してＶ12がＧＮＤ側に押し下げられ、ＭＯＳトラ
ンジスタＮ２のＩDSを減少させる。ＭＯＳトランジスタ
Ｎ２とＰ２のドレイン共通接続点の電圧である電圧Ｖ２
の大きさは、Ｎ２とＰ２のＩDSの大きさで決定されるた
め、Ｎ２のＩDSの減少に伴い、Ｖ２はＶDD側に上昇する
力が働く。これにより、ＭＯＳトランジスタＰ４のゲー
トバイアスが小さくなり、ＭＯＳトランジスタＰ４のＩ
DSが減少する力が働く。しかし、ＭＯＳトランジスタＮ
３とＮ４のゲート共通接続点の電圧Ｖ３はＭＯＳトラン
ジスタＮ３のしきい値電圧ＶTHN 近傍の値となるため、
ＶDDの上昇と共にＭＯＳトランジスタＰ４のＶDSが大き
くなり、Ｉ４の減少が押さえられる。
加に対してＶ12がＧＮＤ側に押し下げられ、ＭＯＳトラ
ンジスタＮ２のＩDSを減少させる。ＭＯＳトランジスタ
Ｎ２とＰ２のドレイン共通接続点の電圧である電圧Ｖ２
の大きさは、Ｎ２とＰ２のＩDSの大きさで決定されるた
め、Ｎ２のＩDSの減少に伴い、Ｖ２はＶDD側に上昇する
力が働く。これにより、ＭＯＳトランジスタＰ４のゲー
トバイアスが小さくなり、ＭＯＳトランジスタＰ４のＩ
DSが減少する力が働く。しかし、ＭＯＳトランジスタＮ
３とＮ４のゲート共通接続点の電圧Ｖ３はＭＯＳトラン
ジスタＮ３のしきい値電圧ＶTHN 近傍の値となるため、
ＶDDの上昇と共にＭＯＳトランジスタＰ４のＶDSが大き
くなり、Ｉ４の減少が押さえられる。
【００２２】カレントミラー回路ＣＭによって電流Ｉ４
に比例した電流Ｉ５が出力され、さらにＭＯＳトランジ
スタＰ５によって、ＭＯＳトランジスタＰ１、Ｐ２のゲ
ートバイアスが決定されるが、ＭＯＳトランジスタＰ
１、Ｐ２及びＰ５のゲート共通接続点の電圧Ｖ４は（Ｖ
DD−｜ＶTHP5｜）（ただし、ＶTHP5はＰチャネルＭＯＳ
トランジスタＰ５のしきい値電圧）近傍の値に、Ｖ11は
（Ｉ１・Ｒ１＋ＶTHN1）（ただし、ＶTHN1はＮチャネル
ＭＯＳトランジスタＮ１のしきい値電圧）近傍の値にそ
れぞれ設定されるため、ＶDDの上昇と共にＭＯＳトラン
ジスタＮ４とＰ１のＶDSはそれぞれ大きくなる。従っ
て、電流Ｉ５が大きくなり、電圧Ｖ４はＧＮＤ側に押し
下げられ、ＭＯＳトランジスタＰ１とＰ２のＩDSはＶDD
の増加により大きくなる力が働く。すなわち、ＶDDの上
昇と共にＭＯＳトランジスタＰ２のＩDSが大きくなり、
ＭＯＳトランジスタＮ２のＩDSが小さくなるといった相
補的な動作をすることから、電圧Ｖ２として一層大きな
変動を得ることができ、ＭＯＳトランジスタＰ３のゲー
トバイアスを押し下げ、ＰチャネルＭＯＳトランジスタ
Ｐ３のチャネル長変調効果によるＩDSの増加をキャンセ
ルすることができる。
に比例した電流Ｉ５が出力され、さらにＭＯＳトランジ
スタＰ５によって、ＭＯＳトランジスタＰ１、Ｐ２のゲ
ートバイアスが決定されるが、ＭＯＳトランジスタＰ
１、Ｐ２及びＰ５のゲート共通接続点の電圧Ｖ４は（Ｖ
DD−｜ＶTHP5｜）（ただし、ＶTHP5はＰチャネルＭＯＳ
トランジスタＰ５のしきい値電圧）近傍の値に、Ｖ11は
（Ｉ１・Ｒ１＋ＶTHN1）（ただし、ＶTHN1はＮチャネル
ＭＯＳトランジスタＮ１のしきい値電圧）近傍の値にそ
れぞれ設定されるため、ＶDDの上昇と共にＭＯＳトラン
ジスタＮ４とＰ１のＶDSはそれぞれ大きくなる。従っ
て、電流Ｉ５が大きくなり、電圧Ｖ４はＧＮＤ側に押し
下げられ、ＭＯＳトランジスタＰ１とＰ２のＩDSはＶDD
の増加により大きくなる力が働く。すなわち、ＶDDの上
昇と共にＭＯＳトランジスタＰ２のＩDSが大きくなり、
ＭＯＳトランジスタＮ２のＩDSが小さくなるといった相
補的な動作をすることから、電圧Ｖ２として一層大きな
変動を得ることができ、ＭＯＳトランジスタＰ３のゲー
トバイアスを押し下げ、ＰチャネルＭＯＳトランジスタ
Ｐ３のチャネル長変調効果によるＩDSの増加をキャンセ
ルすることができる。
【００２３】なお、電圧Ｖ２をＰチャネルＭＯＳトラン
ジスタＰ３とＰ４で共通のゲートバイアスとして用いて
いるため、ＭＯＳトランジスタＰ３で生じているのと同
等のＩDSの押さえ込みをＭＯＳトランジスタＰ４に生じ
させることから、ＭＯＳトランジスタＰ３のＩDSが絞ら
れ過ぎるという事態は生じない。
ジスタＰ３とＰ４で共通のゲートバイアスとして用いて
いるため、ＭＯＳトランジスタＰ３で生じているのと同
等のＩDSの押さえ込みをＭＯＳトランジスタＰ４に生じ
させることから、ＭＯＳトランジスタＰ３のＩDSが絞ら
れ過ぎるという事態は生じない。
【００２４】以上のように、この実施の形態による定電
圧回路では、ＭＯＳトランジスタのチャネル長変調効果
による影響を削減することができ、図２に示すように、
定電圧回路の動作領域Ａにおいて、出力電圧Ｖout の値
は電源電圧に依存せず、常に理論値と一致した一定特性
を示すことになる。
圧回路では、ＭＯＳトランジスタのチャネル長変調効果
による影響を削減することができ、図２に示すように、
定電圧回路の動作領域Ａにおいて、出力電圧Ｖout の値
は電源電圧に依存せず、常に理論値と一致した一定特性
を示すことになる。
【００２５】また、出力電圧や温度特性、最小動作電圧
を決定する回路部分、すなわちＰチャネルＭＯＳトラン
ジスタＰ１、Ｐ２、Ｐ３、ＮチャネルＭＯＳトランジス
タＮ１、Ｎ２及び抵抗Ｒ１、Ｒ２からなる回路部分が従
来回路とほぼ同一に構成されているため、回路特性に影
響を及ぼさず、電源電圧依存性だけを改善できる。
を決定する回路部分、すなわちＰチャネルＭＯＳトラン
ジスタＰ１、Ｐ２、Ｐ３、ＮチャネルＭＯＳトランジス
タＮ１、Ｎ２及び抵抗Ｒ１、Ｒ２からなる回路部分が従
来回路とほぼ同一に構成されているため、回路特性に影
響を及ぼさず、電源電圧依存性だけを改善できる。
【００２６】さらに、従来のようにＭＯＳトランジスタ
のチャネル長を大きくする必要がないので、従来回路に
比べてＭＯＳトランジスタの数は４個増加するが、個々
のトランジスタの大きさを、電源電圧依存性の対策を施
した従来回路の場合よりも小さくすることができるの
で、半導体チップ上に占める占有面積を従来よりも縮小
することができる。
のチャネル長を大きくする必要がないので、従来回路に
比べてＭＯＳトランジスタの数は４個増加するが、個々
のトランジスタの大きさを、電源電圧依存性の対策を施
した従来回路の場合よりも小さくすることができるの
で、半導体チップ上に占める占有面積を従来よりも縮小
することができる。
【００２７】次にこの発明に係る定電圧回路の他の実施
の形態について説明する。図３はこの発明の第２の実施
の形態に係る定電圧回路の構成を示している。上記図１
に示した第１の実施の形態の定電圧回路では、Ｐチャネ
ルＭＯＳトランジスタＰ３のソース・ドレイン間の電流
通路と抵抗Ｒ２とをＶDDとＧＮＤとの間に接続し、その
接続点から出力電圧Ｖout を得る場合について説明し
た。しかし、この実施の形態では、上記ＰチャネルＭＯ
ＳトランジスタＰ３と抵抗Ｒ２を設ける代わりに、ＶDD
とＶout の出力端子との間に抵抗Ｒ３を接続し、さらに
Ｖoutの出力端子とＧＮＤとの間にＮチャネルＭＯＳト
ランジスタＮ５のドレイン・ソース間の電流通路を接続
し、このＭＯＳトランジスタＮ５のゲートに、前記抵抗
Ｒ１の他端の電圧Ｖ12を供給することによって出力電圧
Ｖout を得るように変更している。この場合、出力電圧
Ｖout としてＶDDを基準にした値が得られる。
の形態について説明する。図３はこの発明の第２の実施
の形態に係る定電圧回路の構成を示している。上記図１
に示した第１の実施の形態の定電圧回路では、Ｐチャネ
ルＭＯＳトランジスタＰ３のソース・ドレイン間の電流
通路と抵抗Ｒ２とをＶDDとＧＮＤとの間に接続し、その
接続点から出力電圧Ｖout を得る場合について説明し
た。しかし、この実施の形態では、上記ＰチャネルＭＯ
ＳトランジスタＰ３と抵抗Ｒ２を設ける代わりに、ＶDD
とＶout の出力端子との間に抵抗Ｒ３を接続し、さらに
Ｖoutの出力端子とＧＮＤとの間にＮチャネルＭＯＳト
ランジスタＮ５のドレイン・ソース間の電流通路を接続
し、このＭＯＳトランジスタＮ５のゲートに、前記抵抗
Ｒ１の他端の電圧Ｖ12を供給することによって出力電圧
Ｖout を得るように変更している。この場合、出力電圧
Ｖout としてＶDDを基準にした値が得られる。
【００２８】図４はこの発明の第３の実施の形態に係る
定電圧回路の構成を示している。この実施の形態の定電
圧回路は、図１の回路中の抵抗Ｒ２とＧＮＤとの間にダ
イオード素子として働く、ＰＮＰ型のバイポーラトラン
ジスタのエミッタ・ベース間を挿入するようにしたもの
である。なお、図では１個のバイポーラトランジスタＱ
１のみのエミッタ・ベース間を挿入しているが、必要に
応じて２個以上のバイポーラトランジスタのエミッタ・
ベース間を直列に挿入するようにしてもよい。また、こ
れら各バイポーラトランジスタのコレクタはそれぞれの
ベースに接続されている。
定電圧回路の構成を示している。この実施の形態の定電
圧回路は、図１の回路中の抵抗Ｒ２とＧＮＤとの間にダ
イオード素子として働く、ＰＮＰ型のバイポーラトラン
ジスタのエミッタ・ベース間を挿入するようにしたもの
である。なお、図では１個のバイポーラトランジスタＱ
１のみのエミッタ・ベース間を挿入しているが、必要に
応じて２個以上のバイポーラトランジスタのエミッタ・
ベース間を直列に挿入するようにしてもよい。また、こ
れら各バイポーラトランジスタのコレクタはそれぞれの
ベースに接続されている。
【００２９】このような構成の定電圧回路によれば、バ
イポーラトランジスタＱ１のエミッタ・ベース間に順方
向電流が流れることにより、出力電圧Ｖout の値は図１
の場合と比べてダイオード素子の順方向降下電圧分だけ
ＶDD側にシフトした値となる。また、抵抗Ｒ２に生じる
電圧降下Ｉ３・Ｒ２の値は、前記式（６）中のＫが正の
温度依存性を持つことから、正の温度係数を有する。こ
れに対して、ダイオード素子の順方向降下電圧は負の温
度係数を持つ。このため、抵抗Ｒ２の値の設定及びダイ
オード素子の個数を適宜選択することにより、出力電圧
Ｖout の温度依存性をほとんどなくすことができる。
イポーラトランジスタＱ１のエミッタ・ベース間に順方
向電流が流れることにより、出力電圧Ｖout の値は図１
の場合と比べてダイオード素子の順方向降下電圧分だけ
ＶDD側にシフトした値となる。また、抵抗Ｒ２に生じる
電圧降下Ｉ３・Ｒ２の値は、前記式（６）中のＫが正の
温度依存性を持つことから、正の温度係数を有する。こ
れに対して、ダイオード素子の順方向降下電圧は負の温
度係数を持つ。このため、抵抗Ｒ２の値の設定及びダイ
オード素子の個数を適宜選択することにより、出力電圧
Ｖout の温度依存性をほとんどなくすことができる。
【００３０】図５はこの発明の第４の実施の形態に係る
定電圧回路の構成を示している。この実施の形態の定電
圧回路では、先のダイオード素子としてＮチャネルＭＯ
Ｓトランジスタを用いるようにしたものである。なお、
この場合にも、図では１個のＭＯＳトランジスタＮ６の
みのソース・ドレイン間の電流通路を抵抗Ｒ２に対して
直列に接続しているが、必要に応じて２個以上のＭＯＳ
トランジスタのソース・ドレイン間の電流通路を直列に
挿入するようにしてもよい。また、これら各ＭＯＳトラ
ンジスタのゲートはそれぞれのドレイン側に接続されて
いる。
定電圧回路の構成を示している。この実施の形態の定電
圧回路では、先のダイオード素子としてＮチャネルＭＯ
Ｓトランジスタを用いるようにしたものである。なお、
この場合にも、図では１個のＭＯＳトランジスタＮ６の
みのソース・ドレイン間の電流通路を抵抗Ｒ２に対して
直列に接続しているが、必要に応じて２個以上のＭＯＳ
トランジスタのソース・ドレイン間の電流通路を直列に
挿入するようにしてもよい。また、これら各ＭＯＳトラ
ンジスタのゲートはそれぞれのドレイン側に接続されて
いる。
【００３１】図６はこの発明の第５の実施の形態に係る
定電圧回路の構成を示している。この実施の形態の定電
圧回路では、先のダイオード素子としてＰチャネルＭＯ
Ｓトランジスタを用いるようにしたものである。なお、
この場合にも、図では１個のＭＯＳトランジスタＰ６の
みのソース・ドレイン間の電流通路を抵抗Ｒ２に対して
直列に接続しているが、必要に応じて２個以上のＭＯＳ
トランジスタのソース・ドレイン間の電流通路を直列に
挿入するようにしてもよい。また、これら各ＭＯＳトラ
ンジスタのゲートはそれぞれのドレイン側に接続されて
いる。
定電圧回路の構成を示している。この実施の形態の定電
圧回路では、先のダイオード素子としてＰチャネルＭＯ
Ｓトランジスタを用いるようにしたものである。なお、
この場合にも、図では１個のＭＯＳトランジスタＰ６の
みのソース・ドレイン間の電流通路を抵抗Ｒ２に対して
直列に接続しているが、必要に応じて２個以上のＭＯＳ
トランジスタのソース・ドレイン間の電流通路を直列に
挿入するようにしてもよい。また、これら各ＭＯＳトラ
ンジスタのゲートはそれぞれのドレイン側に接続されて
いる。
【００３２】図７はこの発明の第６の実施の形態に係る
定電圧回路の構成を示している。この実施の形態の定電
圧回路では、先のダイオード素子としてＰＮ接合ダイオ
ードを用いるようにしたものである。なお、この場合に
も、図では１個のＰＮ接合ダイオードＤ１のみのアノー
ド・カソード間を抵抗Ｒ２に対して直列に接続している
が、必要に応じて２個以上のＰＮ接合ダイオードを直列
に挿入するようにしてもよい。
定電圧回路の構成を示している。この実施の形態の定電
圧回路では、先のダイオード素子としてＰＮ接合ダイオ
ードを用いるようにしたものである。なお、この場合に
も、図では１個のＰＮ接合ダイオードＤ１のみのアノー
ド・カソード間を抵抗Ｒ２に対して直列に接続している
が、必要に応じて２個以上のＰＮ接合ダイオードを直列
に挿入するようにしてもよい。
【００３３】図８はこの発明の第７の実施の形態に係る
定電圧回路の構成を示している。この実施の形態の定電
圧回路では、前記図１に示した第１の実施の形態に係る
定電圧回路中の電源ＶDDとＧＮＤの接続を逆にし、かつ
前記ＰチャネルＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、
Ｐ４、Ｐ５及びＮチャネルＭＯＳトランジスタＮ１、Ｎ
２、Ｎ３、Ｎ４の代わりにそれぞれ反対極性のものを用
いるようにしたものである。なお、ＮチャネルＭＯＳト
ランジスタＮ11、Ｎ12、Ｎ13、Ｎ14、Ｎ15は先のＰチャ
ネルＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５
に対応し、ＰチャネルＭＯＳトランジスタＰ11、Ｐ12、
Ｐ13、Ｐ14は先のＮチャネルＭＯＳトランジスタＮ１、
Ｎ２、Ｎ３、Ｎ４に対応し、抵抗Ｒ11、Ｒ12は先の抵抗
Ｒ１、Ｒ２にそれぞれ対応している。
定電圧回路の構成を示している。この実施の形態の定電
圧回路では、前記図１に示した第１の実施の形態に係る
定電圧回路中の電源ＶDDとＧＮＤの接続を逆にし、かつ
前記ＰチャネルＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、
Ｐ４、Ｐ５及びＮチャネルＭＯＳトランジスタＮ１、Ｎ
２、Ｎ３、Ｎ４の代わりにそれぞれ反対極性のものを用
いるようにしたものである。なお、ＮチャネルＭＯＳト
ランジスタＮ11、Ｎ12、Ｎ13、Ｎ14、Ｎ15は先のＰチャ
ネルＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５
に対応し、ＰチャネルＭＯＳトランジスタＰ11、Ｐ12、
Ｐ13、Ｐ14は先のＮチャネルＭＯＳトランジスタＮ１、
Ｎ２、Ｎ３、Ｎ４に対応し、抵抗Ｒ11、Ｒ12は先の抵抗
Ｒ１、Ｒ２にそれぞれ対応している。
【００３４】このような構成の定電圧回路でも、前記図
１の実施の形態の定電圧回路と同様の効果を得ることが
できる。図９はこの発明の第８の実施の形態に係る定電
圧回路の構成を示している。この実施の形態の定電圧回
路では、前記図３の第２の実施の形態の場合と同様の変
更を上記図８の第７の実施の形態に係る定電圧回路に加
えたものである。
１の実施の形態の定電圧回路と同様の効果を得ることが
できる。図９はこの発明の第８の実施の形態に係る定電
圧回路の構成を示している。この実施の形態の定電圧回
路では、前記図３の第２の実施の形態の場合と同様の変
更を上記図８の第７の実施の形態に係る定電圧回路に加
えたものである。
【００３５】すなわち、図８の定電圧回路中のＮチャネ
ルＭＯＳトランジスタＮ13と抵抗Ｒ12を設ける代わり
に、ＧＮＤとＶout の出力端子との間に抵抗Ｒ13を接続
し、さらにＶDDとＶout の出力端子との間にＰチャネル
ＭＯＳトランジスタＰ15のソース・ドレイン間の電流通
路を接続し、このＭＯＳトランジスタＰ15のゲートに
は、前記抵抗Ｒ１に対応した抵抗Ｒ11の他端（ＭＯＳト
ランジスタＰ11のドレイン側）の電圧を供給するように
回路接続を変更したものである。
ルＭＯＳトランジスタＮ13と抵抗Ｒ12を設ける代わり
に、ＧＮＤとＶout の出力端子との間に抵抗Ｒ13を接続
し、さらにＶDDとＶout の出力端子との間にＰチャネル
ＭＯＳトランジスタＰ15のソース・ドレイン間の電流通
路を接続し、このＭＯＳトランジスタＰ15のゲートに
は、前記抵抗Ｒ１に対応した抵抗Ｒ11の他端（ＭＯＳト
ランジスタＰ11のドレイン側）の電圧を供給するように
回路接続を変更したものである。
【００３６】図１０はこの発明の第９の実施の形態に係
る定電圧回路の構成を示している。この実施の形態の定
電圧回路は、前記図４に示した実施の形態の場合と同様
に、図９中の抵抗Ｒ13とＧＮＤとの間にダイオード素子
として働く、ＰＮＰ型のバイポーラトランジスタのエミ
ッタ・ベース間を挿入するようにしたものである。な
お、図では１個のバイポーラトランジスタＱ11のみのエ
ミッタ・ベース間を挿入しているが、必要に応じて２個
以上のバイポーラトランジスタのエミッタ・ベース間を
直列に挿入するようにしてもよい。また、これら各バイ
ポーラトランジスタのコレクタはそれぞれのベースに接
続されている。
る定電圧回路の構成を示している。この実施の形態の定
電圧回路は、前記図４に示した実施の形態の場合と同様
に、図９中の抵抗Ｒ13とＧＮＤとの間にダイオード素子
として働く、ＰＮＰ型のバイポーラトランジスタのエミ
ッタ・ベース間を挿入するようにしたものである。な
お、図では１個のバイポーラトランジスタＱ11のみのエ
ミッタ・ベース間を挿入しているが、必要に応じて２個
以上のバイポーラトランジスタのエミッタ・ベース間を
直列に挿入するようにしてもよい。また、これら各バイ
ポーラトランジスタのコレクタはそれぞれのベースに接
続されている。
【００３７】この実施の形態の定電圧回路でも、先と同
様の理由により、出力電圧Ｖout の温度依存性をほとん
どなくすことができる。図１１はこの発明の第１０の実
施の形態に係る定電圧回路の構成を示している。この実
施の形態の定電圧回路では、先のダイオード素子として
ＮチャネルＭＯＳトランジスタを用いるようにしたもの
である。なお、この場合にも、図では１個のＭＯＳトラ
ンジスタＮ16のソース・ドレイン間の電流通路を抵抗Ｒ
13に対して直列に接続しているが、必要に応じて２個以
上のＭＯＳトランジスタのソース・ドレイン間の電流通
路を直列に挿入するようにしてもよい。また、これら各
ＭＯＳトランジスタのゲートはそれぞれのドレイン側に
接続されている。
様の理由により、出力電圧Ｖout の温度依存性をほとん
どなくすことができる。図１１はこの発明の第１０の実
施の形態に係る定電圧回路の構成を示している。この実
施の形態の定電圧回路では、先のダイオード素子として
ＮチャネルＭＯＳトランジスタを用いるようにしたもの
である。なお、この場合にも、図では１個のＭＯＳトラ
ンジスタＮ16のソース・ドレイン間の電流通路を抵抗Ｒ
13に対して直列に接続しているが、必要に応じて２個以
上のＭＯＳトランジスタのソース・ドレイン間の電流通
路を直列に挿入するようにしてもよい。また、これら各
ＭＯＳトランジスタのゲートはそれぞれのドレイン側に
接続されている。
【００３８】図１２はこの発明の第１１の実施の形態に
係る定電圧回路の構成を示している。この実施の形態の
定電圧回路では、先のダイオード素子としてＰチャネル
ＭＯＳトランジスタを用いるようにしたものである。な
お、この場合にも、図では１個のＭＯＳトランジスタＰ
15のみのソース・ドレイン間の電流通路を抵抗Ｒ13に対
して直列に接続しているが、必要に応じて２個以上のＭ
ＯＳトランジスタのソース・ドレイン間の電流通路を直
列に挿入するようにしてもよい。また、これら各ＭＯＳ
トランジスタのゲートはそれぞれのドレイン側に接続さ
れている。
係る定電圧回路の構成を示している。この実施の形態の
定電圧回路では、先のダイオード素子としてＰチャネル
ＭＯＳトランジスタを用いるようにしたものである。な
お、この場合にも、図では１個のＭＯＳトランジスタＰ
15のみのソース・ドレイン間の電流通路を抵抗Ｒ13に対
して直列に接続しているが、必要に応じて２個以上のＭ
ＯＳトランジスタのソース・ドレイン間の電流通路を直
列に挿入するようにしてもよい。また、これら各ＭＯＳ
トランジスタのゲートはそれぞれのドレイン側に接続さ
れている。
【００３９】図１３はこの発明の第１２の実施の形態に
係る定電圧回路の構成を示している。この実施の形態の
定電圧回路では、先のダイオード素子としてＰＮ接合ダ
イオードを用いるようにしたものである。なお、この場
合にも、図では１個のＰＮ接合ダイオードＤ11のアノー
ド・カソード間を抵抗Ｒ13に対して直列に接続している
が、必要に応じて２個以上のＰＮ接合ダイオードを直列
に挿入するようにしてもよい。
係る定電圧回路の構成を示している。この実施の形態の
定電圧回路では、先のダイオード素子としてＰＮ接合ダ
イオードを用いるようにしたものである。なお、この場
合にも、図では１個のＰＮ接合ダイオードＤ11のアノー
ド・カソード間を抵抗Ｒ13に対して直列に接続している
が、必要に応じて２個以上のＰＮ接合ダイオードを直列
に挿入するようにしてもよい。
【００４０】また、上記図１０ないし図１３に示す各実
施の形態の定電圧回路に設けられ、それぞれダイオード
素子として働く、ＰＮＰ型のバイポーラトランジスタ、
ＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトラ
ンジスタ及びＰＮ接合ダイオードを、図８の実施の形態
の定電圧回路中の抵抗Ｒ12と電源ＶDDとの間に挿入する
ようにしてもよい。この場合、挿入するダイオード素子
は１個に限らず複数個を直列に挿入するようにしてもよ
い。
施の形態の定電圧回路に設けられ、それぞれダイオード
素子として働く、ＰＮＰ型のバイポーラトランジスタ、
ＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトラ
ンジスタ及びＰＮ接合ダイオードを、図８の実施の形態
の定電圧回路中の抵抗Ｒ12と電源ＶDDとの間に挿入する
ようにしてもよい。この場合、挿入するダイオード素子
は１個に限らず複数個を直列に挿入するようにしてもよ
い。
【００４１】
【発明の効果】以上説明したようにこの発明によれば、
電源電圧に依存しない高精度な定電圧回路を実現でき
る。また、出力電圧や温度特性、最小動作電圧を決定す
る回路部分の構成が従来回路とほぼ同一であるために、
回路特性に影響を及ぼさず、電源電圧依存性だけを改善
できる。さらに、ＭＯＳトランジスタのチャネル長を小
さくすることができ、また、追加される素子数も非常に
少ないために、従来回路と比べて半導体チップ上におけ
る占有面積を縮小することができる。
電源電圧に依存しない高精度な定電圧回路を実現でき
る。また、出力電圧や温度特性、最小動作電圧を決定す
る回路部分の構成が従来回路とほぼ同一であるために、
回路特性に影響を及ぼさず、電源電圧依存性だけを改善
できる。さらに、ＭＯＳトランジスタのチャネル長を小
さくすることができ、また、追加される素子数も非常に
少ないために、従来回路と比べて半導体チップ上におけ
る占有面積を縮小することができる。
【図１】この発明の第１の実施の形態による定電圧回路
の構成を示す回路図。
の構成を示す回路図。
【図２】図１の定電圧回路の特性図。
【図３】この発明の第２の実施の形態による定電圧回路
の構成を示す回路図。
の構成を示す回路図。
【図４】この発明の第３の実施の形態による定電圧回路
の構成を示す回路図。
の構成を示す回路図。
【図５】この発明の第４の実施の形態による定電圧回路
の構成を示す回路図。
の構成を示す回路図。
【図６】この発明の第５の実施の形態による定電圧回路
の構成を示す回路図。
の構成を示す回路図。
【図７】この発明の第６の実施の形態による定電圧回路
の構成を示す回路図。
の構成を示す回路図。
【図８】この発明の第７の実施の形態による定電圧回路
の構成を示す回路図。
の構成を示す回路図。
【図９】この発明の第８の実施の形態による定電圧回路
の構成を示す回路図。
の構成を示す回路図。
【図１０】この発明の第９の実施の形態による定電圧回
路の構成を示す回路図。
路の構成を示す回路図。
【図１１】この発明の第１０の実施の形態による定電圧
回路の構成を示す回路図。
回路の構成を示す回路図。
【図１２】この発明の第１１の実施の形態による定電圧
回路の構成を示す回路図。
回路の構成を示す回路図。
【図１３】この発明の第１２の実施の形態による定電圧
回路の構成を示す回路図。
回路の構成を示す回路図。
【図１４】従来の定電圧回路の一例を示す回路図。
【図１５】図１４の従来回路の動作を説明するための特
性図。
性図。
【図１６】図１４の従来回路の特性図。
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ11、Ｐ12、Ｐ
13、Ｐ14、Ｐ15、Ｐ16…ＰチャネルＭＯＳトランジス
タ、 Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ11、Ｎ12、Ｎ
13、Ｎ14、Ｎ15、Ｎ16…ＮチャネルＭＯＳトランジス
タ、 Ｒ１、Ｒ２、Ｒ３、Ｒ11、Ｒ12、Ｒ13…抵抗、 Ｑ１、Ｑ11…ＰＮＰ型のバイポーラトランジスタ、 Ｄ１、Ｄ11…ＰＮ接合ダイオード、 ＣＭ…カレントミラー回路。
13、Ｐ14、Ｐ15、Ｐ16…ＰチャネルＭＯＳトランジス
タ、 Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ11、Ｎ12、Ｎ
13、Ｎ14、Ｎ15、Ｎ16…ＮチャネルＭＯＳトランジス
タ、 Ｒ１、Ｒ２、Ｒ３、Ｒ11、Ｒ12、Ｒ13…抵抗、 Ｑ１、Ｑ11…ＰＮＰ型のバイポーラトランジスタ、 Ｄ１、Ｄ11…ＰＮ接合ダイオード、 ＣＭ…カレントミラー回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−230840（ＪＰ，Ａ) 特開 平８−16267（ＪＰ，Ａ) 特開 平８−166829（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 3/24
Claims (9)
- 【請求項１】 第１及び第２の電源と、 電流通路の一端が上記第１の電源に接続された第１極性
の第１のＭＯＳトランジスタと、 電流通路の一端が上記第１の電源に接続され、ゲートが
上記第１のＭＯＳトランジスタのゲートに接続された第
１極性の第２のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタの電流通路の他端に一端
が接続された第１の抵抗と、 電流通路の一端が上記第１の抵抗の他端に接続され、電
流通路の他端が上記第２の電源に接続され、ゲートが上
記第１の抵抗の一端に接続された第２極性の第３のＭＯ
Ｓトランジスタと、 電流通路の一端が上記第２のＭＯＳトランジスタの電流
通路の他端に接続され、電流通路の他端が上記第２の電
源に接続され、ゲートが上記第１の抵抗の他端に接続さ
れた第２極性の第４のＭＯＳトランジスタと、 電流通路の一端が上記第１の電源に接続され、ゲートが
上記第２のＭＯＳトランジスタの電流通路の他端に接続
された第１極性の第５のＭＯＳトランジスタと、 電流通路の一端が上記第１の電源に接続され、ゲートが
上記第１、第２のＭＯＳトランジスタのゲート共通接続
点に接続され、ゲートと電流通路の他端とが接続された
第１極性の第６のＭＯＳトランジスタと、 上記第５のＭＯＳトランジスタの電流通路に流れる電流
に比例した電流を上記第６のＭＯＳトランジスタに供給
するカレントミラー回路と、 電流通路の一端が上記第１の電源に接続され、電流通路
の他端が定電圧出力端子に接続され、ゲートが上記第２
のＭＯＳトランジスタの電流通路の他端に接続された第
１極性の第７のＭＯＳトランジスタと、 上記定電圧出力端子と上記第２の電源との間に挿入され
た第２の抵抗とを具備したことを特徴とする定電圧回
路。 - 【請求項２】 第１及び第２の電源と、 電流通路の一端が上記第１の電源に接続された第１極性
の第１のＭＯＳトランジスタと、 電流通路の一端が上記第１の電源に接続され、ゲートが
上記第１のＭＯＳトランジスタのゲートに接続された第
１極性の第２のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタの電流通路の他端に一端
が接続された第１の抵抗と、 電流通路の一端が上記第１の抵抗の他端に接続され、電
流通路の他端が上記第２の電源に接続され、ゲートが上
記第１の抵抗の一端に接続された第２極性の第３のＭＯ
Ｓトランジスタと、 電流通路の一端が上記第２のＭＯＳトランジスタの電流
通路の他端に接続され、電流通路の他端が上記第２の電
源に接続され、ゲートが上記第１の抵抗の他端に接続さ
れた第２極性の第４のＭＯＳトランジスタと、 電流通路の一端が上記第１の電源に接続され、ゲートが
上記第２のＭＯＳトランジスタの電流通路の他端に接続
された第１極性の第５のＭＯＳトランジスタと、 電流通路の一端が上記第１の電源に接続され、ゲートが
上記第１、第２のＭＯＳトランジスタのゲート共通接続
点に接続され、ゲートと電流通路の他端とが接続された
第１極性の第６のＭＯＳトランジスタと、 上記第５のＭＯＳトランジスタの電流通路に流れる電流
に比例した電流を上記第６のＭＯＳトランジスタに供給
するカレントミラー回路と、 上記第１の電源と定電圧出力端子との間に挿入された第
２の抵抗と、 電流通路の一端が上記定電圧出力端子に接続され、電流
通路の他端が上記第２の電源に接続され、ゲートが上記
第１の抵抗の他端に接続された第２極性の第７のＭＯＳ
トランジスタとを具備したことを特徴とする定電圧回
路。 - 【請求項３】 前記カレントミラー回路が、 電流通路の一端が前記第５のＭＯＳトランジスタの電流
通路の他端に接続され、電流通路の他端が前記第２の電
源に接続され、ゲートと電流通路の一端とが接続された
第２極性の第８のＭＯＳトランジスタと、 電流通路の一端が前記第６のＭＯＳトランジスタの電流
通路の他端に接続され、電流通路の他端が前記第２の電
源に接続され、ゲートが上記第８のＭＯＳトランジスタ
のゲートに接続された第２極性の第９のＭＯＳトランジ
スタとから構成されていることを特徴とする請求項１ま
たは２に記載の定電圧回路。 - 【請求項４】 前記定電圧出力端子と前記第２の電源と
の間に、前記第２の抵抗に対して直列に、電流が流れる
方向に挿入された１つもしくは複数のダイオード素子を
さらに具備したことを特徴とする請求項１に記載の定電
圧回路。 - 【請求項５】 前記定電圧出力端子と前記第１の電源と
の間に、前記第２の抵抗に対して直列に、電流が流れる
方向に挿入された１つもしくは複数のダイオード素子を
さらに具備したことを特徴とする請求項２に記載の定電
圧回路。 - 【請求項６】 前記ダイオード素子が、ベース・コレク
タ間が接続されたバイポーラトランジスタで構成されて
いることを特徴とする請求項４または５に記載の定電圧
回路。 - 【請求項７】 前記ダイオード素子が、ゲート・ドレイ
ン間が接続されたＮチャネルＭＯＳトランジスタで構成
されていることを特徴とする請求項４または５に記載の
定電圧回路。 - 【請求項８】 前記ダイオード素子が、ゲート・ドレイ
ン間が接続されたＰチャネルＭＯＳトランジスタで構成
されていることを特徴とする請求項４または５に記載の
定電圧回路。 - 【請求項９】 前記ダイオード素子が、ＰＮ接合ダイオ
ードで構成されていることを特徴とする請求項４または
５に記載の定電圧回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23014896A JP3349047B2 (ja) | 1996-08-30 | 1996-08-30 | 定電圧回路 |
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| KR1019970042397A KR100307835B1 (ko) | 1996-08-30 | 1997-08-29 | 정전압회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23014896A JP3349047B2 (ja) | 1996-08-30 | 1996-08-30 | 定電圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1074115A JPH1074115A (ja) | 1998-03-17 |
| JP3349047B2 true JP3349047B2 (ja) | 2002-11-20 |
Family
ID=16903349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23014896A Expired - Fee Related JP3349047B2 (ja) | 1996-08-30 | 1996-08-30 | 定電圧回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5886571A (ja) |
| JP (1) | JP3349047B2 (ja) |
| KR (1) | KR100307835B1 (ja) |
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|---|---|---|---|---|
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| US5986481A (en) * | 1997-03-24 | 1999-11-16 | Kabushiki Kaisha Toshiba | Peak hold circuit including a constant voltage generator |
| US7015744B1 (en) * | 2004-01-05 | 2006-03-21 | National Semiconductor Corporation | Self-regulating low current watchdog current source |
| US8717092B1 (en) * | 2012-12-21 | 2014-05-06 | Anadigics, Inc. | Current mirror circuit |
| US10660180B2 (en) * | 2014-10-23 | 2020-05-19 | Avago Technologies International Sales Pte. Limited | Light source driver |
| CN106055001A (zh) * | 2016-06-08 | 2016-10-26 | 中国电子科技集团公司第五十八研究所 | 一种改进的参考电流源电路 |
| JP6934336B2 (ja) * | 2017-07-04 | 2021-09-15 | 新日本無線株式会社 | バイアス電流生成回路 |
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|---|---|---|---|---|
| JPS562017A (en) * | 1979-06-19 | 1981-01-10 | Toshiba Corp | Constant electric current circuit |
| NL9001018A (nl) * | 1990-04-27 | 1991-11-18 | Philips Nv | Referentiegenerator. |
| CA2066929C (en) * | 1991-08-09 | 1996-10-01 | Katsuji Kimura | Temperature sensor circuit and constant-current circuit |
| US5373226A (en) * | 1991-11-15 | 1994-12-13 | Nec Corporation | Constant voltage circuit formed of FETs and reference voltage generating circuit to be used therefor |
| JP3318365B2 (ja) * | 1992-10-20 | 2002-08-26 | 富士通株式会社 | 定電圧回路 |
| JP3278673B2 (ja) * | 1993-02-01 | 2002-04-30 | 株式会社 沖マイクロデザイン | 定電圧発生回路 |
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1996
- 1996-08-30 JP JP23014896A patent/JP3349047B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-28 US US08/919,286 patent/US5886571A/en not_active Expired - Fee Related
- 1997-08-29 KR KR1019970042397A patent/KR100307835B1/ko not_active IP Right Cessation
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| KR100307835B1 (ko) | 2001-10-19 |
| JPH1074115A (ja) | 1998-03-17 |
| US5886571A (en) | 1999-03-23 |
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|---|---|---|---|
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