KR100307835B1

KR100307835B1 - 정전압회로

Info

Publication number: KR100307835B1
Application number: KR1019970042397A
Authority: KR
Inventors: 히로유키 스와베
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1996-08-30
Filing date: 1997-08-29
Publication date: 2001-10-19
Also published as: US5886571A; KR19980019134A; JPH1074115A; JP3349047B2

Abstract

MOS 트랜지스터의 채널 길이 변조 효과에 의한 영향을 적게 하여, 고정밀도의 정전압 출력을 얻는 것을 특징으로 한다. 3개의 P채널 MOS 트랜지스터(P1,P2,P3)와, 2개의 N채널 MOS 트랜지스터(N1,N2)와, 2개의 저항(R1,R2)에, P채널 MOS 트랜지스터(P4,P5)와, 2개의 N채널 MOS 트랜지스터(N3,N4)로 이루어진 커런트 미러 회로(CM)를 추가하여, 트랜지스터(P2, N2)의 접속 전압(V2)을 게이트 입력으로 하는 MOS 트랜지스터(P4)에 의해서 정전류(I4)를 발생시키고, 이것을 커런트 미러 회로(CM)를 통하여 MOS 트랜지스터(P5)에 공급하고, 이 전류에 비례한 값의 전류를, 이 MOS 트랜지스터(P5)와 함께 커런트 미러 회로를 구성하는 MOS 트랜지스터(P1,P2)에 흐르게 한다.

Description

정전압 회로{CONSTANT-VOLTAGE CIRCUIT}

본 발명은 MOS형 집적 회로에 내장되는 정전압 회로(定電壓回路)에 관한 것으로, 특히 MOS 트랜지스터의 채널 길이 변조 효과에 의한 출력 전압의 변동을 감소시키도록 한 것에 관한 것이다.

종래의 정전압 회로의 일예를 도 14에 나타낸다. 이 정전압 회로는 3개의 P채널 MOS 트랜지스터(Pl,P2,P3), 2개의 N채널 MOS 트랜지스터(N1,N2) 및 2개의 저항(R1,R2)으로 구성되어 있다.

도시된 바와 같은 구성의 정전압 회로에 있어서, MOS 트랜지스터(Pl), 저항(R1) 및 MOS 트랜지스터(N1)를 직렬로 통과하여 흐르는 전류를 I1, MOS 트랜지스터(P2, N2)를 직렬로 통과하여 흐르는 전류를 I2, MOS 트랜지스터(P3) 및 저항(R2)을 직렬로 통과하여 흐르는 전류를 I3로 한다.

여기서, 도 14의 정전압 회로의 동작을 간단히 설명한다. MOS 트랜지스터(P1,P2,P3,N1,N2)에 있어서의 채널폭을 각각 WP1, WP2, WP3, WN1, WN2로 하고, 채널 길이를 각각 LP1, LP2, LP3, LN1, LN2로 한다. 이 때, LP1=LP2=LP3, LN1=LN2로 한다.

M0S 트랜지스터 Pl과 P2는 게이트가 공통으로 접속되어 있으며, MOS 트랜지스터(P2)의 게이트와 드레인이 접속되어 있고, MOS 트랜지스터 P1과 P2는 커런트 미러 회로를 구성하고 있으며, 다음 수학식 1 의 관계가 성립한다.

WP2/WP1 = I2/I1

또한, MOS 트랜지스터(N1,N2)는 모두 약반전 영역에서 동작시킨다. 이 약반전 영역에 있어서의 게이트 전압에 대한 드레인 전류(대수) 특성의 기울기를 1/K로 하고, N 채널 MOS 트랜지스터의 게이트 전압이 Vg1, Vg2일 때의 드레인 전류를 각각 Id1,Id2로 하면, 다음 수학식 2에 의하여, 수학식 3이 성립된다.

1/K = {1n(Id1)-1n(Id2)}/(Vg1-Vg2)

1d1/Id2=exp{(Vg1-Vg2)/K}

즉, N채널 MOS 트랜지스터(Nl,N2)의 게이트 전압을 각각 V11,V12로 하면, 수학식 4에 의해 수학식 5가 성립된다.

I1/I2(WN1/WN2)·exp{(V11-V12)/K}

WN2/WN1=I2/I1·exp{(V11-V12)/K}=I2/I1·exp{(I1·R1)/k}

따라서, 수학식 1 및 5로부터, 수학식 6을 유도할 수 있다.

I1·R1=K·1n{(WP1/WP2)·(WN2/WN1)}

상기 수학식 6에 있어서 K는 제조 공정으로 결정되고, I1은 WPl, WP2, WNl, WN2, R1의 값을 적당히 정함으로써 소망하는 값으로 설정한다. 이 때, 수학식 6은전원 전압에 의존하는 파라미터를 갖지 않기 때문에, 이론적으로는 전원 전압에 대하여 정전류 동작이 실현된다. 또, MOS 트랜지스터 P3은 P2와 함께 커런트 미러 회로를 구성하고 있기 때문에, WP2/WP1 =I2/I1, WP3/WP2 =I3/I2 이므로, 다음 수학식 7이 성립된다.

WP3/WP1 = I3/I1

MOS 트랜지스터 P3도 전원 전압에 대하여 정전류원으로서 동작하여, 출력 전압 Vout는 다음 수학식 8로부터 얻을 수 있다.

Vout=I3·R2

즉, 출력 전압 Vout는 전원 전압 VDD에는 의존하지 않고, 일정치로 할 수 있다.

종래의 정전압 회로에서는 전원 전압 VDD에 의존하지 않고, 항상 일정치의 출력 전압 Vout를 얻을 수 있는 것을 설명하였지만, 이것은 MOS 트랜지스터의 채널 길이 변조 효과를 전혀 고려하지 않은 경우이다. 이 MOS 트랜지스터의 채널 길이 변조 효과란, 도 15에 나타낸 바와 같이, 드레인·소스간 전압 VDS의 증가에 따라서 드레인·소스간 전류 IDS가 증가해 가는 현상을 말한다. 즉, MOS 트랜지스터의 포화 영역(VDS≥VGS-VTH)(단, VTH는 임계치 전압)에서는, IDS가 채널 길이 변조 효과에 의해 VDS에 의존한 기울기를 갖는다(도면에서는 VGS가 VGS1과 VGS2의 2개 경우의 특성을 나타내고 있다).

따라서, 도 14에 나타낸 종래 회로에 있어서, 각 P채널, N채널 MOS 트랜지스터 임계치 전압을 VTHP 및 VTHN으로 하면, 전원 전압 VDD의 증가와 함께 V1l 및 V12는 모두 VTN 부근에, P채널 MOS 트랜지스터(P3)의 게이트 전압(V2)은 VDD-｜VTHP｜ 부근에, Vout는 설정된 소정 전위가 되기 때문에, MOS 트랜지스터(P1,P3,N2)는 각각 VDD의 증가와 함께 VDS가 커진다. 이 때문에, 채널 길이 변조 효과가 생기고, 원래, WP1, WP2, WP3의 비로 결정되어야 하는 I1, I2, I3로 오차가 생긴다. 채널 길이 변조 효과에 의해 I1이 증가하면, I1·R1의 전압 강하가 커지고, MOS 트랜지스터(N2)의 게이트 바이어스가 GND측에 시프트하여, I2를 억제하도록 작용한다. 그러나, I1, I3의 채널 길이 변조 효과에 의한 증가 전류가 지배적으로 작용하기 때문에, 앞의 수학식 8에서 부여되는 출력 전압 Vout는 I3의 전류 증가를 △I3으로 하면, 다음 수학식 9가 성립하며,

Vout=(I3+△I3)·R2

출력 전압 Vout의 폭은 도 16에 도시된 바와 같이 정전압 회로의 동작 영역 A에 있어서, 전원 전압에 의존하여 이론치보다도 커지는 특성을 나타낸다. 통상, 수 볼트의 Vout의 경우, 전원 전압이 1V 변화하면 출력 전압 Vout는 수 mV∼100 mV정도 변동한다. 이것은 정전압 출력의 정밀도를 떨어뜨려서 LSI(Large Scale Integration)로서의 신뢰성을 손상시키는 결과가 된다.

종래에서는 이러한 부적합함에 대하여, 각 MOS 트랜지스터의 채널 길이를 크게함으로써, 상기의 변동을 최소한으로 억제하도록 하고 있다. 그러나, 이 방법에는 한계가 있으며, 또한 이 경우에는 반도체칩상에 있어서의 정전압 회로의 점유 면적의 증대를 초래한다.

본 발명은 상기와 같은 사정을 고려하여 이루어진 것으로, 그 목적은 MOS 트랜지스터의 채널 길이 변조 효과에 의한 영향을 적게 하여, 고정밀도의 정전압 회로를 공급하는데 있다.

도 1은 본 발명의 제1 실시 형태에 의한 정전압 회로의 구성을 나타내는 회로도.

도 2는 도 1의 정전압 회로의 특성도.

도 3은 본 발명의 제2 실시 형태에 의한 정전압 회로의 구성을 나타내는 회로도.

도 4는 본 발명의 제3 실시 형태에 의한 정전압 회로의 구성을 나타내는 회로도.

도 5는 본 발명의 제4 실시 형태에 의한 정전압 회로의 구성을 나타내는 회로도.

도 6은 본 발명의 제5 실시 형태에 의한 정전압 회로의 구성을 나타내는 회로도.

도 7은 본 발명의 제6 실시 형태에 의한 정전압 회로의 구성을 나타내는 회로도.

도 8은 본 발명의 제7 실시 형태에 의한 정전압 회로의 구성을 나타내는 회로도.

도 9는 본 발명의 제8 실시 형태에 의한 정전압 회로의 구성을 나타내는 회로도.

도 10은 본 발명의 제9 실시 형태에 의한 정전압 회로의 구성을 나타내는 회로도.

도 ll은 본 발명의 제10 실시 형태에 의한 정전압 회로의 구성을 나타내는 회로도.

도 12는 본 발명의 제11 실시 형태에 의한 정전압 회로의 구성을 나타내는 회로도.

도 13은 본 발명의 제12 실시 형태에 의한 정전압 회로의 구성을 나타내는 회로도.

도 14는 종래의 정전압 회로의 일예를 나타내는 회로도.

도 15는 도 14의 종래 회로의 동작을 설명하기 위한 특성도.

도 16은 도 14의 종래 회로의 특성도.

〈도면의 주요 부분에 대한 부호의 설명〉

P1,P2,P3,P4,P5,P6,Pll,P12,P13,P14,Pl5,P16 : P채널 MOS 트랜지스터

N1,N2,N3,N4,N5,N6,N11,N12,N13,N14,N15,N16 : N채널 MOS 트랜지스터

Rl,R2,R3,R11,R12,Rl3 : 저항

Ql,Q11 : PNP형의 양극형 트랜지스터

Dl,D11 : PNP형 다이오드

CM : 커런트 미러 회로

본 발명의 정전압 회로는 제1 및 제2 전원과, 전류 통로의 일단이 상기 제1 전원에 접속된 제1 극성의 제1 MOS 트랜지스터와, 전류 통로의 일단이 상기 제1 전원에 접속되고 게이트가 상기 제1 MOS 트랜지스터의 게이트에 접속된 제1 극성의 제2 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 전류 통로의 타단에 일단이 접속된 제1 저항과, 전류 통로의 일단이 상기 제1 저항의 타단에 접속되고 전류 통로의 타단이 상기 제2 전원에 접속되며 게이트가 상기 제1 저항의 일단에 접속된 제2 극성의 제3 MOS 트랜지스터와, 전류 통로의 일단이 상기 제2 MOS 트랜지스터의 전류 통로의 타단에 접속되고 전류 통로의 타단이 상기 제2 전원에 접속되며 게이트가 상기 제1 저항의 타단에 접속된 제2 극성의 제4 MOS 트랜지스터와, 전류 통로의 일단이 상기 제1 전원에 접속되고 게이트가 상기 제2 MOS 트랜지스터의 전류 통로의 타단에 접속된 제1 극성의 제5 MOS 트랜지스터와, 전류 통로의 일단이 상기 제1 전원에 접속되고, 게이트가 상기 제1, 제2 MOS 트랜지스터의 게이트 공통 접속점에 접속되며 게이트와 전류 통로의 타단이 접속된 제1 극성의 제6 MOS 트랜지스터와,상기 제5 MOS 트랜지스터의 전류 통로에 흐르는 전류에 비례한 전류를 상기 제6 MOS 트랜지스터에 공급하는 커런트 미러 회로와, 전류 통로의 일단이 상기 제1 전원에 접속되고 전류 통로의 타단이 정전압 출력 단자에 접속되며 게이트가 상기 제2 MOS 트랜지스터의 전류 통로의 타단에 접속된 제1 극성의 제7 MOS 트랜지스터와, 상기 정전압 출력 단자와 상기 제2 전원과의 사이에 삽입된 제2 저항을 구비한 것을 특징으로 하고 있다.

또한, 본 발명의 정전압 회로는, 제1 및 제2 전원과, 전류 통로의 일단이 상기 제1 전원에 접속된 제1 극성의 제1 MOS 트랜지스터와, 전류 통로의 일단이 상기 제1 전원에 접속되고 게이트가 상기 제1 M0S 트랜지스터의 게이트에 접속된 제1 극성의 제2 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 전류 통로의 타단에 일단이 접속된 제1 저항과, 전류 통로의 일단이 상기 제1 저항의 타단에 접속되고 전류 통로의 타단이 상기 제2 전원에 접속되며 게이트가 상기 제1 저항의 일단에 접속된 제2 극성의 제3 MOS 트랜지스터와, 전류 통로의 일단이 상기 제2 MOS 트랜지스터의 전류 통로의 타단에 접속되고 전류 통로의 타단이 상기 제2 전원에 접속되며, 게이트가 상기 제1 저항의 타단에 접속된 제2 극성의 제4 MOS 트랜지스터와, 전류 통로의 일단이 상기 제1 전원에 접속되고 게이트가 상기 제2 MOS 트랜지스터의 전류 통로의 타단에 접속된 제1 극성의 제5 MOS 트랜지스터와, 전류 통로의 일단이 상기 제1 전원에 접속되고 게이트가 상기 제1 및 제2 MOS 트랜지스터의 게이트 공통 접속점에 접속되며, 게이트와 전류 통로의 타단이 접속된 제1 극성의 제6 MOS 트랜지스터와, 상기 제5 MOS 트랜지스터의 전류 통로에 흐르는 전류에 비례한 전류를 상기 제6 MOS 트랜지스터에 공급하는 커런트 미러 회로와, 상기 제1 전원과 정전압 출력 단자와의 사이에 삽입된 제2 저항과, 전류 통로의 일단이 상기 정전압 출력 단자에 접속되고 전류 통로의 타단이 상기 제2 전원에 접속되며 게이트가 상기 제1 저항의 타단에 접속된 제2 극성의 제7 MOS 트랜지스터를 구비하고 있다.

이하, 도면을 참조하여 본 발명을 실시 형태에 의해 설명한다.

도 1은 본 발명에 관한 정전압 회로의 제1 실시 형태의 구성을 나타내고 있다. 또, 상기 도 14의 종래 회로와 대응하는 요소에는 동일한 부호를 붙여서 설명을 한다.

정극성(正極性)의 전원 전압 VDD(제1 전원)에는 P채널 MOS 트랜지스터(Pl)의 소스가 접속되어 있다. 이 MOS 트랜지스터(P1)의 드레인에는 저항(R1)의 일단이 접속되어 있다. 또한, VDD에는 P채널 MOS 트랜지스터(P2)의 소스가 접속되어 있다. 이 MOS 트랜지스터(P2)의 게이트는 상기 MOS 트랜지스터(P1)의 게이트와 접속되어 있다. 상기 저항의 타단에는 N채널 MOS 트랜지스터(Nl)의 드레인이 접속되어 있다. 이 MOS 트랜지스터(Nl)의 소스는 접지 전압 GND(제2 전원)에 접속되고, 게이트는 저항(R1)의 일단, 즉 MOS 트랜지스터(P1)의 드레인측에 접속되어 있다. 상기 MOS 트랜지스터(P2)의 드레인에는 N채널 MOS 트랜지스터(N2)의 드레인이 접속되어 있다. 이 MOS 트랜지스터(N2)의 소스는 접지 전압 GND에 접속되고, 게이트는 저항(R1)의 타단, 즉 MOS 트랜지스터(N1)의 드레인측에 접속되어 있다.

또한, VDD에는 P채널 MOS 트랜지스터(P3)의 소스가 접속되어 있다. 이 MOS 트랜지스터(P3)의 드레인은 출력 전압 Vout를 얻기 위한 출력 단자에 접속되고, 게이트는 MOS 트랜지스터(P2)의 드레인에 접속되어 있다. 상기 출력 단자와 접지 전압 GND와의 사이에는 저항(R2)이 접속되어 있다.

또 VDD에는 P채널 MOS 트랜지스터(P4)의 소스가 접속되어 있다. 이 MOS 트랜지스터(P4)의 게이트는 MOS 트랜지스터(P2)의 드레인에 접속되어 있다. 상기 MOS 트랜지스터(P4)의 드레인에는 N채널 MOS 트랜지스터(N3)의 드레인이 접속되어 있다. 이 MOS 트랜지스터(N3)의 소스는 접지 전압 GND에 접속되고, 게이트와 드레인이 접속되어 있다. 또, VDD에는 P채널 MOS 트랜지스터(P5)의 소스가 접속되어 있다. 이 MOS 트랜지스터(P5)의 게이트는 상기 M0S 트랜지스터 Pl과 P2의 게이트 공통 접속점에 접속되고, 또 게이트와 드레인이 접속되어 있다. 상기 MOS 트랜지스터(P5)의 드레인에는 N채널 MOS 트랜지스터(N4)의 드레인이 접속되어 있다. 이 MOS 트랜지스터(N4)의 소스는 접지 전압 GND에 접속되고, 게이트는 MOS 트랜지스터(N3)의 게이트에 접속되어 있다. 즉, 상기 N채널 MOS 트랜지스터(N3, N4)는 커런트 미러 회로(CM)를 구성하고 있으며, 이 커런트 미러 회로(CM)는 MOS 트랜지스터(P4)에 흐르는 전류(I4)에 비례한 값의 전류(I5)를 MOS 트랜지스터(P5)에 흐르도록 작용한다.

즉, 이 실시 형태에 관한 정전압 회로에서는, 상기 도 14에 나타내는 종래 회로에 대하여, P채널 MOS 트랜지스터(P4,P5)와, 2n개의 N채널 MOS 트랜지스터(N3,N4)로 이루어진 커런트 미러 회로 CM을 추가하여, 트랜지스터(P2)와 트랜지스터(N2)의 접속 전압인 V2를 게이트 입력으로 하는 MOS 트랜지스터(P4)에 의해서 정전류(I4)를 발생시키고, 이것을 커런트 미러 회로 CM을 통해 MOS 트랜지스터(P5)에 공급하며, 이 전류에 비례한 값의 전류를, 이 MOS 트랜지스터(P5)와 함께 커런트 미러 회로를 구성하는 상기 MOS 트랜지스터(Pl,P2)에 흐르도록 하고 있다.

다음에, 도 1의 정전압 회로에 있어서, 전원 전압 VDD가 변동한 경우의 동작에 관해서 설명한다.

우선, 전원 전압 VDD가 변동하여 그 값이 증가하면, MOS 트랜지스터(P1) 및 저항(Rl)에 흐르는 전류(I1)의 값이 증가한다. 전류(I1)의 증가에 따라서, 저항(R1)의 양단간의 전압 강하가 증가하고, MOS 트랜지스터(N2)의 게이트 전압(V12)이 저하한다. 이것에 의해서 MOS 트랜지스터(N2)의 도통 저항이 커지고, 이 MOS 트랜지스터(N2) 및 MOS 트랜지스터(P2)에 흐르는 전류(I2)의 값이 감소한다. 또한, 상기 전류(I2)의 감소에 따라서, MOS 트랜지스터(P4)의 게이트 전압(V2)이 상승한다. 이것에 의해서 MOS 트랜지스터(P4)의 도통 저항이 커지고, 이 MOS 트랜지스터(P4) 및 MOS 트랜지스터(N3)에 흐르는 전류(I4)의 값이 감소한다. 또 MOS 트랜지스터(N4) 및 MOS 트랜지스터(P5)에 흐르는 전류(I5)의 값도 감소한다. MOS 트랜지스터(P1)는 MOS 트랜지스터(P5)와 커런트 미러 회로를 구성하고 있기 때문에, 전류 I5가 감소함으로써 전류 I1도 감소한다. 즉, 전원 전압 VDD가 증가함으로써, 전류 I1가 증가하였다고 해도, MOS 트랜지스터(P4,P5)와 커런트 미러 회로(CM)로 이루어진 회로에 의해서 피드백이 걸려서 전류(I1)의 증가가 억제된다. 이것에 의해, MOS 트랜지스터(P3) 및 저항(R2)에 흐르는 전류(I3)도 전원 전압 VDD의 변동에 관계없이 일정하게 되도록 제어되며, 이 결과 항상 일정치의 출력 전압 Vout를얻게 된다.

상기와는 반대로, 전원 전압 VDD가 감소하여 전류(I1)가 감소한 경우라도, 상기와 같이 하여 용이하게 유추할 수 있기 때문에 그 설명은 생략한다.

다음에 채널 길이 변조 효과에 의한 영향을 가미한 경우의 동작에 관해서 설명한다. 상기 도 14의 종래 회로에서는, 채널 길이 변조 효과에 의해서 상기 수학식 6 중의 WP1/WP2, WN2/WN1이나, 상기 수학식 7을 도출하기 위해서 이용한 WP3/WP2로 정의되는 전류비가, 겉보기에 전원 전압에 대하여 변동하는 것과 동등하게 되기 때문에, 상기 수학식 6 및 7에 있어서 전원 전압의 파라미터가 WPl/WP2, WN2/WN1, WP3/WP2에 내재하게 된다. 즉, 출력 전압 Vout가 변동한다.

이것에 대하여, 도 1의 회로에서는, I1의 증가에 대하여 V12가 GND측으로 상승하고, MOS 트랜지스터(N2)의 IDS를 감소시킨다. MOS 트랜지스터(N2)와 P2의 드레인 공통 접속점의 전압인 전압 V2의 크기는, N2와 P2의 IDS의 크기로 결정되기 때문에, N2의 IDS의 감소에 따라서, V2는 VDD측에 상승하는 힘이 작용한다. 이것에 의해, MOS 트랜지스터(P4)의 게이트 바이어스가 작아지고, MOS 트랜지스터(P4)의 IDS가 감소하는 힘이 작용한다. 그러나, MOS 트랜지스터(N3, N4)와 게이트 공통 접속점의 전압 V3은 MOS 트랜지스터(N3) 임계치 전압 VTHN 부근의 값이 되기 때문에, VDD의 상승과 함께 MOS 트랜지스터(P4)의 VDS가 커지고 I4의 감소가 억제된다.

커런트 미러 회로(CM)에 의해서 전류(I4)에 비례한 전류(I5)가 출력되고, 또 MOS 트랜지스터(P5)에 있어서, MOS 트랜지스터(P1,P2)의 게이트 바이어스가 결정되지만, MOS 트랜지스터(Pl, P2, P5)의 게이트 공통 접속점의 전압 V4는(VDD-｜VTHP5｜)(단, VTHP5S는 P채널 MOS 트랜지스터(P5)의 임계치 전압) 부근의 값에, V11는(I1·Rl+VTHN1)(단, VTHNl은 N채널 MOS 트랜지스터(Nl)의 임계치 전압) 부근의 값으로 각각 설정되기 때문에, VDD의 상승과 함께 MOS 트랜지스터(N4)와 Pl의 VDS는 각각 커진다. 따라서, 전류(I5)가 커지고, 전압(V4)은 GND측으로 강하하고, MOS 트랜지스터(P1와 P2)의 IDS는 VDD의 증가에 의해 커지는 힘이 작용한다. 즉, VDD의 상승과 함께 MOS 트랜지스터(P2)의 IDS가 커지고, MOS 트랜지스터(N2)의 IDS가 작아진다는 상보적인 동작을 하기 때문에, 전압 V2로서 한층 큰 변동을 얻을 수 있으며, MOS 트랜지스터(P3)의 게이트 바이어스를 강하하고, P채널 MOS 트랜지스터(P3)의 채널 길이 변조 효과에 의한 IDS의 증가를 억제할 수 있다.

또한, 전압 V2를 P채널 MOS 트랜지스터(P3과 P4)로 공통의 게이트 바이어스로서 사용하고 있기 때문에, MOS 트랜지스터(P3)로 발생하고 있는 것과 동등한 IDS의 강하를 MOS 트랜지스터(P4)에 발생시키기 때문에, MOS 트랜지스터(P3)의 IDS가 너무 감소되는 사태는 발생하지 않는다.

이상과 같이, 본 실시 형태에 의한 정전압 회로에서는, MOS 트랜지스터의 채널 길이 변조 효과에 의한 영향을 삭감할 수 있으며, 도 2에 나타낸 바와 같이, 정전압 회로의 동작 영역 A에 있어서, 출력 전압 Vout의 값은 전원 전압에 의존하지 않고, 항상 이론치와 일치한 일정 특성을 나타나게 된다.

또한, 출력 전압이나 온도 특성, 최소 동작 전압을 결정하는 회로 부분, 즉 P채널 MOS 트랜지스터(P1, P2, P3), N채널 MOS 트랜지스터(N1, N2) 및 저항(R1, R2)으로 이루어진 회로 부분이 종래 회로와 거의 동일하게 구성되어 있기 때문에,회로 특성에 영향을 미치지 않고, 전원 전압 의존성만을 개선할 수 있다.

또한, 종래와 같이 MOS 트랜지스터의 채널 길이를 크게 할 필요가 없기 때문에, 종래 회로에 비하여 MOS 트랜지스터의 수는 4개 증가하지만, 개개의 트랜지스터의 크기를, 전원 전압 의존성의 대책을 행한 종래 회로의 경우보다도 작게 할 수 있기 때문에, 반도체 칩상에 차지하는 점유 면적을 종래보다도 축소할 수 있다.

다음에 본 발명에 관한 정전압 회로의 다른 실시 형태에 관해서 설명한다.

도 3은 본 발명의 제2 실시 형태에 관한 정전압 회로의 구성을 나타내고 있다. 상기 도 1에 나타낸 제1 실시 형태의 정전압 회로에서는 P채널 MOS 트랜지스터(P3)의 소스·드레인간의 전류 통로와 저항(R2)을 VDD와 GND와의 사이에 접속하여 그 접속점에서 출력 전압 Vout를 얻는 경우에 관해서 설명하였다. 그러나, 이 실시 형태에서는, 상기 P채널 MOS 트랜지스터(P3)와 저항(R2)을 설치하는 대신에, VDD와 Vout의 출력 단자와의 사이에 저항(R3)을 접속하고, 또 Vout의 출력 단자와 GND와의 사이에 N채널 MOS 트랜지스터(N5)의 드레인·소스간의 전류 통로를 접속하며, 이 MOS 트랜지스터(N5)의 게이트에 상기 저항(R1)의 타단의 전압(V12)을 공급함으로써 출력 전압 Vout를 얻도록 변경하고 있다. 이 경우, 출력 전압 Vout로서 VDD를 기준으로 한 값이 얻게 된다.

도 4는 본 발명의 제3 실시 형태에 관한 정전압 회로의 구성을 나타내고 있다. 이 실시 형태의 정전압 회로는 도 1의 회로 중의 저항(R2)과 GND와의 사이에 다이오드 소자로서 작용한다. PNP형의 양극형 트랜지스터의 에미터·베이스 사이를 삽입하도록 한 것이다. 또, 도면에서는 1개의 양극형 트랜지스터 Q1만의 에미터·베이스 사이를 삽입하고 있지만, 필요에 따라서 2개 이상의 양극형 트랜지스터의 에미터·베이스 사이를 직렬로 삽입하도록 하여도 좋다. 또, 이들 각 양극형 트랜지스터의 콜랙터는 각각의 베이스에 접속되어 있다.

이러한 구성의 정전압 회로에 의하면, 양극형 트랜지스터(Ql)의 에미터·베이스 사이에 순방향 전류가 흐름으로써, 출력 전압 Vout의 값은 도 1의 경우와 비교하여 다이오드 소자의 순방향 강하 전압분만큼 VDD측에 시프트한 값이 된다. 또, 저항(R2)에 발생하는 전압 강하(I3·R2)의 값은, 상기 수학식 6 중의 K가 정의 온도 의존성을 갖기 때문에, 정의 온도 계수를 갖는다. 이것에 대하여, 다이오드 소자의 순방향 강하 전압은 부의 온도 계수를 갖는다. 이 때문에 저항(R2)의 값의 설정 및 다이오드 소자의 개수를 적당히 선택함으로써, 출력 전압 Vout의 온도 의존성을 거의 없앨 수 있다.

도 5는 본 발명의 제4 실시 형태에 관한 정전압 회로의 구성을 나타내고 있다. 이 실시 형태의 정전압 회로에서는, 앞의 다이오드 소자로서 N채널 MOS 트랜지스터를 이용하도록 한 것이다. 또, 이 경우에도, 도면에서는 1개의 MOS 트랜지스터(N6)만의 소스·드레인간의 전류 통로 저항(R2)에 대하여 직렬로 접속하고 있지만, 필요에 따라서 2개 이상의 MOS 트랜지스터의 소스·드레인간의 전류 통로를 직렬로 삽입하도록 하여도 좋다. 또한, 이들 각 MOS 트랜지스터의 게이트는 각각의 드레인측에 접속되어 있다.

도 6은 본 발명의 제5 실시 형태에 관한 정전압 회로의 구성을 나타내고 있다. 이 실시 형태의 정전압 회로에서는 앞의 다이오드 소자로서 P채널 MOS 트랜지스터를 이용하도록 한 것이다. 또, 이 경우에도 도면에서는 l개의 MOS 트랜지스터(P6)만의 소스·드레인간의 전류 통로를 저항(R2)에 대하여 직렬로 접속하고 있지만, 필요에 따라서 2개 이상의 MOS 트랜지스터의 소스·드레인간의 전류 통로를 직렬로 삽입하도록 하여도 좋다. 또한. 이들 각 MOS 트랜지스터의 게이트는 각각의 드레인측에 접속되어 있다.

도 7은 본 발명의 제6 실시 형태에 관한 정전압 회로의 구성을 나타내고 있다. 이 실시 형태의 정전압 회로에서는, 앞의 다이오드 소자로서 PN 접합 다이오드를 이용하도록 한 것이다. 또, 이 경우에도, 도면에서는 1개의 PN 접합 다이오드(D1)만의 애노드·캐소드 사이를 저항(R2)에 대하여 직렬로 접속하고 있지만, 필요에 따라서 2개 이상의 PN 접합 다이오드를 직렬로 삽입하도록 하여도 좋다.

도 8은 본 발명의 제7 실시 형태에 관한 정전압 회로의 구성을 나타내고 있다. 이 실시 형태의 정전압 회로에서는 상기 도 1에 나타낸 제1 실시 형태에 관한 정전압 회로 중의 전원 VDD와 GND의 접속을 반대로 하고, 또한 상기 P채널 MOS 트랜지스터(P1, P2, P3, P4, P5) 및 N채널 MOS 트랜지스터(N1, N2, N3, N4) 대신에 각각 반대 극성인 것을 이용하도록 한 것이다. 또, N채널 MOS 트랜지스터(N11, Nl2, N13, N14, N15)는 앞의 P채널 M0S 트랜지스터(P1, P2, P3, P4, P5)에 대응하고, P채널 MOS 트랜지스터( P11, P12, P13, P14)는 앞의 N채널 MOS 트랜지스터(Nl, N2, N3, N4)에 대응하여, 저항(R11, R12)은 앞의 저항(R1, R2)에 각각 대응하고 있다.

이러한 구성의 정전압 회로에서도, 상기 도 1의 실시 형태의 정전압 회로와 같은 효과를 얻을 수 있다.

도 9는 본 발명의 제8 실시 형태에 관한 정전압 회로의 구성을 나타내고 있다. 이 실시 형태의 정전압 회로에서는, 상기 도 3의 제2 실시 형태의 경우와 같은 변경을 상기 도 8의 제7 실시 형태에 관한 정전압 회로에 가해진 것이다.

즉, 도 8의 정전압 회로 중의 N채널 MOS 트랜지스터(N13)와 저항(R12)을 설치하는 대신에, GND와 Vout의 출력 단자와의 사이에 저항(R13)을 접속하고, 또 VDD와 Vout의 출력 단자와의 사이에 P채널 MOS 트랜지스터(P15)의 소스·드레인간의 전류 통로를 접속하며, 이 MOS 트랜지스터(P15)의 게이트에는 상기 저항(R1)에 대응한 저항(R11)의 타단(MOS 트랜지스터(P11)의 드레인측)의 전압을 공급하도록 회로 접속을 변경한 것이다.

도 10은 본 발명의 제9 실시 형태에 관한 정전압 회로의 구성을 나타내고 있다. 이 실시 형태의 정전압 회로는, 상기 도 4에 나타낸 실시 형태의 경우와 동일하게, 도 9 중의 저항(R3)과 GND와의 사이에 다이오드 소자로서 작용한다. PNP형의 양극형 트랜지스터의 에미터·베이스 사이를 삽입하도록 한 것이다. 또, 도면에서는 1개의 양극형 트랜지스터(Ql1)만의 에미터·베이스 사이를 삽입하고 있지만, 필요에 따라서 2개 이상의 양극형 트랜지스터의 에미터·베이스 사이를 직렬로 삽입하도록 하여도 좋다. 또한, 이들 각 양극형 트랜지스터의 콜랙터는 각각의 베이스에 접속되어 있다.

이 실시 형태의 정전압 회로에서도, 앞과 같은 이유에 의해, 출력 전압 Vout의 온도 의존성을 거의 없앨 수 있다.

도 11은 본 발명의 제10 실시 형태에 관한 정전압 회로의 구성을 나타내고 있다. 이 실시 형태의 정전압 회로에서는, 앞의 다이오드 소자로서 MOS 트랜지스터를 이용하도록 한 것이다. 또, 이 경우에도, 도면에서는 1개의 MOS 트랜지스터(N16)의 소스·드레인간의 전류 통로를 저항(R15)에 대하여 직렬로 접속하고 있지만, 필요에 따라서 2개 이상의 MOS 트랜지스터의 소스·드레인간의 전류 통로를 직렬로 삽입하도록 하여도 좋다. 또한, 이들 각 MOS 트랜지스터의 게이트는 각각의 드레인측에 접속되어 있다.

도 12는 본 발명의 제11 실시 형태에 관한 정전압 회로의 구성을 나타내고 있다. 이 실시 형태의 정전압 회로에서는, 앞의 다이오드 소자로서 P채널 MOS 트랜지스터를 이용하도록 한 것이다. 또, 이 경우에도, 도면에서는 1개의 MOS 트랜지스터(P15)만의 소스·드레인간의 전류 통로를 저항(R15)에 대하여 직렬로 접속하고 있지만, 필요에 따라서 2개 이상의 MOS 트랜지스터의 소스·드레인간의 전류 통로를 직렬로 삽입하도록 하여도 좋다. 또한, 이들 각 MOS 트랜지스터의 게이트는 각각의 드레인측에 접속되어 있다.

도 13은 본 발명의 제12 실시 형태에 관한 정전압 회로의 구성을 나타내고 있다. 이 실시 형태의 정전압 회로에서는, 앞의 다이오드 소자로서 PN 접합 다이오드를 이용하도록 한 것이다. 또, 이 경우에도, 도면에서는 1개의 PN 접합 다이오드(D11)의 애노드·캐소드 사이를 저항(R13)에 대하여 직렬로 접속하고 있지만, 필요에 따라서 2개 이상의 PN 접합 다이오드를 직렬로 삽입하도록 하여도 좋다.

또한, 상기 도 10 내지 도 13에 나타내는 각 실시 형태의 정전압 회로에 설치되고, 각각 다이오드 소자로서 작용하는, PNP형의 양극형 트랜지스터, N채널 MOS 트랜지스터, P채널 MOS 트랜지스터 및 PN 접합 다이오드를, 도 8의 실시 형태의 정전압 회로 중의 저항(R12)과 전원 VDD와의 사이에 삽입하도록 하여도 좋다. 이 경우, 삽입하는 다이오드 소자는 1개에 한하지 않고 복수 개를 직렬로 삽입하도록 하여도 좋다.

이상 설명한 바와 같이 본 발명에 의하면, 전원 전압에 의존하지 않은 고정밀도한 정전압 회로를 실현할 수 있다. 또한, 출력 전압이나 온도 특성, 최소 동작 전압을 결정하는 회로 부분의 구성이 종래 회로와 거의 동일하기 때문에, 회로 특성에 영향을 미치지 않으며, 전원 의존성만을 개선할 수 있다. 또한, MOS 트랜지스터의 채널 길이를 작게 할 수 있으며, 또한 추가되는 소자수도 매우 적기 때문에, 종래 회로와 비교하여 반도체칩상에 있어서의 점유 면적을 축소할 수 있다.

Claims

제1 및 제2 전원과,

전류 통로의 일단이 상기 제1 전원에 접속된 제1 극성의 제1 MOS 트랜지스터와,

전류 통로의 일단이 상기 제1 전원에 접속되고, 게이트가 상기 제1 MOS 트랜지스터의 게이트에 접속된 제1 극성의 제2 MOS 트랜지스터와,

상기 제1 MOS 트랜지스터의 전류 통로의 타단에 일단이 접속된 제1 저항과,

전류 통로의 일단이 상기 제1 저항의 타단에 접속되고, 전류 통로의 타단이 상기 제2 전원에 접속되며, 게이트가 상기 제1 저항의 일단에 접속된 제2 극성의 제3 MOS 트랜지스터와,

전류 통로의 일단이 상기 제2 MOS 트랜지스터의 전류 통로의 타단에 접속되고, 전류 통로의 타단이 상기 제2 전원에 접속되며, 게이트가 상기 제1 저항의 타단에 접속된 제2 극성의 제4 MOS 트랜지스터와,

전류 통로의 일단이 상기 제1 전원에 접속되고, 게이트가 상기 제2 MOS 트랜지스터의 전류 통로의 타단에 접속된 제1 극성의 제5 MOS 트랜지스터와,

전류 통로의 일단이 상기 제1 전원에 접속되고, 게이트가 상기 제1 및 제2 MOS 트랜지스터의 게이트 공통 접속점에 접속되며, 게이트와 전류 통로의 타단이 접속된 제1 극성의 제6 MOS 트랜지스터와,

상기 제5 MOS 트랜지스터의 전류 통로에 흐르는 전류에 비례한 전류를 상기제6 MOS 트랜지스터에 공급하는 커런트 미러 회로와,

전류 통로의 일단이 상기 제1 전원에 접속되고, 전류 통로의 타단이 정전압 출력 단자에 접속되며, 게이트가 상기 제2 MOS 트랜지스터의 전류 통로의 타단에 접속된 제1 극성의 제7 MOS 트랜지스터와,

상기 정전압 출력 단자와 상기 제2 전원의 사이에 삽입된 제2 저항을 구비하는 것을 특징으로 하는 정전압 회로.
제1 및 제2 전원과,

전류 통로의 일단이 상기 제1 전원에 접속된 제1 극성의 제1 MOS 트랜지스터와,

전류 통로의 일단이 상기 제1 전원에 접속되고, 게이트가 상기 제1 MOS 트랜지스터의 게이트에 접속된 제1 극성의 제2 MOS 트랜지스터와,

상기 제1 MOS 트랜지스터의 전류 통로의 타단에 일단이 접속된 제1 저항과,

전류 통로의 일단이 상기 제1 저항의 타단에 접속되고, 전류 통로의 타단이 상기 제2 전원에 접속되며, 게이트가 상기 제1 저항의 일단에 접속된 제2 극성의 제3 MOS 트랜지스터와,

전류 통로의 일단이 상기 제2 MOS 트랜지스터의 전류 통로의 타단에 접속되고, 전류 통로의 타단이 상기 제2 전원에 접속되며, 게이트가 상기 제1 저항의 타단에 접속된 제2 극성의 제4 MOS 트랜지스터와,

전류 통로의 일단이 상기 제1 전원에 접속되고, 게이트가 상기 제2 MOS 트랜지스터의 전류 통로의 타단에 접속된 제1 극성의 제5 MOS 트랜지스터와,

전류 통로의 일단이 상기 제1 전원에 접속되고, 게이트가 상기 제1 및 제2 MOS 트랜지스터의 게이트 공통 접속점에 접속되며, 게이트와 전류 통로의 타단이 접속된 제1 극성의 제6 MOS 트랜지스터와,

상기 제5 MOS 트랜지스터의 전류 통로에 흐르는 전류에 비례한 전류를 상기 제6 MOS 트랜지스터에 공급하는 커런트 미러 회로와,

상기 제1 전원과 정전압 출력 단자와의 사이에 삽입된 제2 저항과,

전류 통로의 일단이 상기 정전압 출력 단자에 접속되고, 전류 통로의 타단이 상기 제2 전원에 접속되며, 게이트가 상기 제1 저항의 타단에 접속된 제2 극성의 제7 MOS 트랜지스터를 구비하는 것을 특징으로 하는 정전압 회로.
제1항에 있어서, 상기 커런트 미러 회로는,

전류 통로의 일단이 상기 제5 MOS 트랜지스터의 전류 통로의 타단에 접속되고, 전류 통로의 타단이 상기 제2 전원에 접속되며, 게이트와 전류 통로의 일단이 접속된 제2 극성의 제8 MOS 트랜지스터와,

전류 통로의 일단이 상기 제6 MOS 트랜지스터의 전류 통로의 타단에 접속되고, 전류 통로의 타단이 상기 제2 전원에 접속되며, 게이트가 상기 제8 MOS 트랜지스터의 게이트에 접속된 제2 극성의 제9 MOS 트랜지스터로 구성된 것을 특징으로 하는 정전압 회로.
제2항에 있어서, 상기 커런트 미러 회로는,

전류 통로의 일단이 상기 제5 MOS 트랜지스터의 전류 통로의 타단에 접속되고, 전류 통로의 타단이 상기 제2 전원에 접속되며, 게이트와 전류 통로의 일단이 접속된 제2 극성의 제8 MOS 트랜지스터와,

전류 통로의 일단이 상기 제6 MOS 트랜지스터의 전류 통로의 타단에 접속되고, 전류 통로의 타단이 상기 제2 전원에 접속되며, 게이트가 상기 제8 MOS 트랜지스터의 게이트에 접속된 제2 극성의 제9 MOS 트랜지스터로 구성된 것을 특징으로 하는 정전압 회로.
제1항에 있어서, 상기 정전압 출력 단자와 상기 제2 전원의 사이에, 상기 제2 저항에 대하여 직렬로 전류가 흐르는 방향으로 삽입된 1개 또는 복수 개의 다이오드 소자를 추가로 구비한 것을 특징으로 하는 정전압 회로.
제2항에 있어서, 상기 정전압 출력 단자와 상기 제1 전원과의 사이에, 상기 제2 저항에 대하여 직렬로 전류가 흐르는 방향으로 삽입된 1개 또는 복수 개의 다이오드 소자를 추가로 구비한 것을 특징으로 하는 정전압 회로.
제5항에 있어서, 상기 다이오드 소자는 베이스·콜랙터 사이가 접속된 양극형 트랜지스터로 구성되어 있는 것을 특징으로 하는 정전압 회로.
제6항에 있어서, 상기 다이오드 소자는 베이스·콜랙터 사이가 접속된 양극형 트랜지스터로 구성되어 있는 것을 특징으로 하는 정전압 회로.
제5항에 있어서, 상기 다이오드 소자는 게이트·드레인 사이가 접속된 N채널 MOS 트랜지스터로 구성되어 있는 것을 특징으로 하는 정전압 회로.
제6항에 있어서, 상기 다이오드 소자는 게이트·드레인 사이가 접속된 N채널 MOS 트랜지스터로 구성되어 있는 것을 특징으로 하는 정전압 회로.
제5항에 있어서, 상기 다이오드 소자는 게이트·드레인 사이가 접속된 P채널 MOS 트랜지스터로 구성되어 있는 것을 특징으로 하는 정전압 회로.
제6항에 있어서, 상기 다이오드 소자는 게이트·드레인 사이가 접속된 P채널 MOS 트랜지스터로 구성되어 있는 것을 특징으로 하는 정전압 회로.
제5항에 있어서, 상기 다이오드 소자는 PN 접합 다이오드로 구성되어 있는 것을 특징으로 하는 정전압 회로.
제6항에 있어서, 상기 다이오드 소자는 PN 접합 다이오드로 구성되어 있는 것을 특징으로 하는 정전압 회로.