JP6934336B2 - バイアス電流生成回路 - Google Patents

Description

本発明は、バイアス電流生成回路に係り、特に、出力特性の安定性、信頼性向上等を図ったものに関する。

従来、この種の回路としては、例えば、図２に示された構成を有するバイアス電流生成回路が良く知られている（例えば、特許文献１等参照）。
以下、図２を参照しつつ、従来のバイアス電流生成回路について説明する。
この従来のバイアス電流生成回路は、トランジスタＭＰ１，ＭＰ２からなる第１のカレントミラー回路５１Ａと、トランジスタＭＮ１，ＭＮ２からなる第２のカレントミラー回路５２Ａと、バイアス電流設定用抵抗器Ｒ１とを具備して構成されたものである。
なお、トランジスタＭＰ１，ＭＰ２は、Ｐ型ＭＯＳ電界効果型トランジスタであり、トランジスタＭＮ１，ＭＮ２は、Ｎ型ＭＯＳ電界効果型トランジスタである。

このバイアス電流生成回路は、第２のカレントミラー回路５２Ａを構成するトランジスタＭＮ１，ＭＮ２は、各々のチャンネル長が同一で、ゲート幅が異なる設定とされており、それによって生ずるゲート電圧の差から、バイアス電流設定用抵抗器Ｒ１により基準電流を生成する自己帰還型バイアス回路である。

トランジスタＭＮ２に流れる電流をＩOUTとすると、この電流ＩOUTは、トランジスタＭＮ１，ＭＮ２のゲート長が同一で、ゲート幅の比がｍ：１であるとすると下記する式１Ａにより求められる。

ＩOUT＝［２／｛μＣ0（Ｗ／Ｌ）｝］・（１／Ｒ１^２）・（１−１／ｍ^１／２）^２・・・式１Ａ

ここで、μはＮ型ＭＯＳ電界効果型トランジスタの電子移動度、Ｃ0は単位面積当たりのゲート容量、ＷはトランジスタＭＮ２のゲート幅、ＬはトランジスタＭＮ２のゲート長である。ＭＰ１、ＭＰ２はゲート長が同一で、ゲート幅比は１：１とする。

この式１Ａで表されたように、図２に示された回路は、理論上は電源電圧に依存しないバイアス電流ＩOUTが生成可能となっている。

特開平５−２１８７６１号公報

しかしながら、実際には、回路の動作電圧が低電圧化し、低消費電流化すると、回路の各ＭＯＳトランジスタは飽和領域での動作が困難となり、サブスレッショールド領域での動作へと移行してゆく。
サブスレッショールド領域での動作は、少しの電流のアンバランスで回路動作が不安定となり、バイアス電流を生成できなくなる場合がある。

例えば、バイアス電流設定用抵抗器Ｒ１を形成する抵抗素子にダイオードが寄生的に形成されるが、このダイオードとサブストレート（ＶＳＳ電位）との間にリーク電流が発生することがあり、このような場合、上述したように回路動作が不安定状態となる。

ここで、図３を参照しつつ、上述のリーク電流について説明する。
図３は、バイアス電流設定用抵抗器Ｒ１の上位端であるＡ点において、サブストレートＶＳＳ電位との間に寄生的に形成されるダイオードに起因するリーク電流ＩLEAKが発生した場合の等価回路を表している。なお、同図においてリーク電流は点線により表されている。
従来、飽和領域での動作では、全く問題とならなかった程のリーク電流であってもサブスレッショールド領域での動作では大きな問題となる。

仮に、従来、飽和領域の動作で数十μＡのバイアス電流を生成していたとすると、数ｎＡのリーク電流は問題とならなかったのが、サブスレッショールド領域で回路が動作するようになるとバイアス電流は数十ｎＡ程度となるため、数ｎＡのリーク電流が問題となってくる。

寄生的に存在する、いわゆる寄生ダイオードの温度特性は、大凡８０℃程度から急激に増加し、１００℃を越える付近では数ｎＡに達する。
この電流がＡ点からサブストレート（ＶＳＳ）に、寄生ダイオードの逆方向リーク電流として流れることで、トランジスタＭＮ１、ＭＮ２には電流が流れなくなり、バイアス電流生成回路としての動作を停止させてしまうという問題があった。

本発明は、上記実状に鑑みてなされたもので、トランジスタの動作領域の如何に関わらず安定したバイアス電流の生成、出力を可能とするバイアス電流生成回路を提供するものである。

上記本発明の目的を達成するため、本発明に係るバイアス電流生成回路は、
第１の電源電圧端子にソースが接続されたゲート幅の異なる２つのトランジスタと、前記２つのトランジスタを駆動する第２の電源電圧端子に接続されたカレントミラー回路と、前記２つのトランジスタと前記カレントミラー回路との間に設けられた抵抗器とを有し、前記２つのトランジスタのゲート電圧の差によって前記抵抗器に生ずる電流を基に、バイアス電流を生成してなるバイアス電流生成回路において、
前記カレントミラー回路と前記抵抗器との接続点と前記第１の電源電圧端子との間にリーク電流経路が形成された場合に、前記リーク電流により不足する前記バイアス電流を補償する回路動作維持回路を設け、
前記カレントミラー回路は、第１及び第２の第１導電型ＭＯＳ電界効果型トランジスタにより構成され、
前記第１及び第２の第１導電型ＭＯＳ電界効果型トランジスタは、各々のゲートと前記第１の第１導電型ＭＯＳ電界効果型トランジスタのドレインが相互に接続されると共に、第２のバイアス端子に接続され、
前記第１及び第２の第１導電型ＭＯＳ電界効果型トランジスタのソースは、前記第２の電源電圧端子を介して上位電源電圧が印加可能とされ、
前記ゲート幅の異なる２つのトランジスタは、第１及び第２の第２導電型ＭＯＳ電界効果型トランジスタにより構成され、
前記第１及び第２の第２導電型ＭＯＳ電界効果型トランジスタのソースは、前記第１の電源電圧端子を介して下位電源電圧が印加可能とされる一方、前記第１の第２導電型ＭＯＳ電界効果型トランジスタのゲートは、前記第２の第２導電型ＭＯＳ電界効果型トランジスタのドレインと相互に接続されると共に第１のバイアス端子に接続され、前記第２の第２導電型ＭＯＳ電界効果型トランジスタのゲートは、前記第２の第１導電型ＭＯＳ電界効果型トランジスタのドレインと接続され、前記第１の第２導電型ＭＯＳ電界効果型トランジスタのドレインは、前記第１の第１導電型ＭＯＳ電界効果型トランジスタのドレインと接続され、前記第２の第２導電型ＭＯＳ電界効果型トランジスタのドレインは、前記抵抗器を介して前記第２の第１導電型ＭＯＳ電界効果型トランジスタのドレインと接続され、
前記回路動作維持回路は、第３の第１導電型ＭＯＳ電界効果型トランジスタと、第３乃至第５の第２導電型ＭＯＳ電界効果型トランジスタを有し、
前記第３の第１導電型ＭＯＳ電界効果型トランジスタのドレインは、前記第３の第２導電型ＭＯＳ電界効果型トランジスタのドレインと、ダイオード接続された前記第４の第２導電型ＭＯＳ電界効果型トランジスタのゲート及びドレインと、前記第５の第２導電型ＭＯＳ電界効果型トランジスタのゲートとに接続され、
前記第３の第１導電型ＭＯＳ電界効果型トランジスタのゲートは、前記第１及び第２の第１導電型ＭＯＳ電界効果型トランジスタのゲート、及び、前記第５の第２導電型ＭＯＳ電界効果型トランジスタのドレインと共に前記第２のバイアス端子に接続され、
前記第３の第１導電型ＭＯＳ電界効果型トランジスタのソースは、前記第２の電源電圧端子に接続され、
前記第３乃至第５の第２導電型ＭＯＳ電界効果型トランジスタのソースは、前記第１の電源電圧端子に接続され、
前記第３の第２導電型ＭＯＳ電界効果型トランジスタのゲートは、前記第２の第２導電型ＭＯＳ電界効果型トランジスタのドレインに接続され、
前記第１及び第２のバイアス端子間に出力される前記バイアス電流を生成すると共に、前記第２の第１導電型ＭＯＳ電界効果型トランジスタのドレインと前記抵抗器との接続点から前記下位電源電圧側へ寄生ダイオードを介しての前記リーク電流の発生による前記バイアス電流の不足を補償可能としてなるものである。

本発明によれば、リーク電流が発生しても、リーク電流により減少するバイアス電流の減少分が回路動作維持回路により補償されるため、正常時と同様に安定したバイアス電流出力が確保され、回路動作の安定性、信頼性向上を図ることができるという効果を奏するものである。

本発明の実施の形態におけるバイアス電流生成回路の回路構成例を示す回路図である。 従来のバイアス電流生成回路の回路構成例を示す回路図である。 図２に示された従来回路において生ずるリーク電流を考慮した等価回路の回路図である。

以下、本発明の実施の形態について、図１を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるバイアス電流生成回路の回路構成について説明する。
本発明の実施の形態におけるバイアス電流生成回路は、第１乃至第３のカレントミラー回路５１〜５３と抵抗器２１とを主たる構成要素として構成されたものとなっている。また、このバイアス電流生成回路内には、後述するように第３のカレントミラー回路５３を中心に回路動作維持回路６１が設けられている。

まず、第１のカレントミラー回路５１は、第１及び第２のＰ型ＭＯＳ電界効果型トランジスタ（図１においては、それぞれ「ＭＰ１」、「ＭＰ２」と表記）１１，１２により、第２のカレントミラー回路５２は、第１及び第２のＮ型ＭＯＳ電界効果型トランジスタ（図１においては、それぞれ「ＭＮ１」、「ＭＮ２」と表記）１，２により、それぞれ構成されたものとなっている。
なお、以後、便宜上、第１導電型ＭＯＳ電界効果型トランジスタであるＰ型ＭＯＳ電界効果型トランジスタを「ＰＭＯＳトランジスタ」と、第２導電型ＭＯＳ電界効果型トランジスタであるＮ型ＭＯＳ電界効果型トランジスタを「ＮＭＯＳトランジスタ」と、それぞれ称することとする。

第１のカレントミラー回路５１において、第１及び第２のＰＭＯＳトランジスタ１１，１２は、各々のゲートと第１のＰＭＯＳトランジスタ１１のドレインとが相互に接続されると共に、第２のバイアス端子３２に接続されている。

また、第１及び第２のＰＭＯＳトランジスタ１１，１２のソースには、第２の電源電圧端子４２を介して外部から上位電源電圧ＶＤＤが印加されるようになっている。
かかる第１のカレントミラー回路５１においては、第１のＰＭＯＳトランジスタ１１が基準側トランジスタ、第２のＰＭＯＳトランジスタ１２が出力側トランジスタとなっている。
この第１のカレントミラー回路５１は、次述する第２のカレントミラー回路５２を構成する第１及び第２のＮＭＯＳトランジスタ１，２の駆動を担うものとなっている。

一方、第２のカレントミラー回路５２において、第１及び第２のＮＭＯＳトランジスタ１，２は、ソースに第１の電源電圧端子４１を介して下位電源電圧ＶＳＳ（ＶＤＤ＞ＶＳＳ）が印加されるようになっている一方、出力側トランジスタである第１のＮＭＯＳトランジスタ１のゲートと、基準側トランジスタである第２のＮＭＯＳトランジスタ２のドレインとが相互に接続されて第１のバイアス端子３１に接続されている。

また、第１のＮＭＯＳトランジスタ１のドレインは、先の第１のカレントミラー回路５１の基準側トランジスタである第１のＰＭＯＳトランジスタ１１のドレインに接続されている。

一方、第２のＮＭＯＳトランジスタ２は、ゲートとドレインとの間に抵抗器（図１においては「Ｒ１」と表記）２１が接続されると共に、第２のＮＭＯＳトランジスタ２のゲートと抵抗器２１の接続点は、第１のカレントミラー回路５１の出力側トランジスタである第２のＰＭＯＳトランジスタ１２のドレインに接続されている。

この実施例においては、第３のカレントミラー回路５３は、第３のＮＭＯＳトランジスタ（図１においては「ＭＮ３」と表記）３と、第３のＰＭＯＳトランジスタ（図１においては「ＭＰ３」と表記）１３と共に回路動作維持用回路６１を構成するものとなっている。

まず、第３のカレントミラー回路５３は、第４及び第５のＮＭＯＳトランジスタ（図１においては、それぞれ「ＭＮ４」、「ＭＮ５」と表記）４，５により構成されている。
すなわち、第４及び第５のＮＭＯＳトランジスタ４，５は、ソースが相互に接続されて下位電源電圧ＶＳＳが印加されるようになっている一方、第４及び第５のＮＭＯＳトランジスタ４，５のゲートと第４のＮＭＯＳトランジスタ４のドレインとが相互に接続されて、その接続点は、次述するように第３のＰＭＯＳトランジスタ１３のドレインに接続されている。ここで、第４のＮＭＯＳトランジスタ４は、いわゆるダイオード接続状態となっている。

また、第５のＮＭＯＳトランジスタ５のドレインは、第２のバイアス端子３２に接続されている。
第３のＮＭＯＳトランジスタ３は、ソースに下位電源電圧ＶＳＳが印加されるようになっている一方、ドレインは第３のＰＭＯＳトランジスタ１３のドレインに接続され、ゲートは、第２のＮＭＯＳトランジスタ２のドレインに接続されている。

第３のＰＭＯＳトランジスタ１３は、ソースに上位電源電圧ＶＤＤが印加されるようになっている一方、ドレインには先に述べたように第３のＮＭＯＳトランジスタ３のドレインが接続され、ゲートは第１のＰＭＯＳトランジスタ１１のドレインに接続されている。

この第３のＰＭＯＳトランジスタ１３は、第１のＰＭＯＳトランジスタ１１とカレントミラー回路を構成しており、第３のＰＭＯＳトランジスタ１３は、カレントミラー回路における出力側トランジスタとなっている。なお、第１のＰＭＯＳトランジスタ１１と第３のＰＭＯＳトランジスタ１３のゲート幅比は１：１に設定されている。
第３のＰＭＯＳトランジスタ１３には、第１及び第２のバイアス端子３１，３２間に出力されるバイアス電流ＩOUTと同じ電流が生成され、第３及び第４のＮＭＯＳトランジスタ３，４へ供給されるものとなっている。

次に、かかる構成における動作について説明する。
まず、各トランジスタが飽和領域で動作可能な温度環境にあり、回路が正常な場合における基本的な回路動作は、従来回路（図３参照）と基本的に同様である。
すなわち、第２のカレントミラー回路５２を構成する第１及び第２のＮＭＯＳトランジスタ１，２の、それぞれのチャンネル長は同一に設定され、ゲート幅は、ゲート幅の比がｍ：１に設定されていると仮定した場合に、第１及び第２のＰＭＯＳトランジスタ１１，１２に流れるバイアス電流ＩOUTは、従来回路同様、式１により表される。

ＩOUT＝［２／｛μＣ0（Ｗ／Ｌ）｝］・（１／Ｒ１^２）・（１−１／ｍ^１／２）^２・・・式１

ここで、μはＮＭＯＳトランジスタの電子移動度、Ｃ0は単位面積当たりのゲート容量、Ｗは第２のＮＭＯＳトランジスタ２のゲート幅、Ｌは第２のＮＭＯＳトランジスタ２のゲート長である。

次に、高温の雰囲気温度等の原因により、ノードＡ点（図１参照）から下位電源電圧ＶＳＳ側へリーク電流が生ずる状態となった場合の回路動作について説明する。
雰囲気温度が高温となったこと等により、抵抗器２１に寄生的に存在するダイオードを通して、図１のＡ点から下位電源電圧ＶＳＳ側へリーク電流が流れ始め、リーク電流経路が形成されると、第１のＮＭＯＳトランジスタ１のゲート電圧が低下し始め、同時に第３のＮＭＯＳトランジスタ３のゲート電圧も低下し始める。

これによって、第３のＰＭＯＳトランジスタ１３から第３及び第４のＮＭＯＳトランジスタ３，４へそれぞれ供給されていた電流の内、第３のＮＭＯＳトランジスタ３へ供給されていた電流の一部が、第４のＮＭＯＳトランジスタ４へ余分に流れ込むこととなる。

そのため、第４のＮＭＯＳトランジスタ４とカレントミラー回路を構成する第５のＮＭＯＳトランジスタ５の電流増加が生じ、第１乃至第３のＰＭＯＳトランジスタ１１〜１３のゲート電圧が引き下げられる。

これによって、上述の第５のＮＭＯＳトランジスタ５の電流増加に伴う第２のＰＭＯＳトランジスタ１２への供給電流の増加が生じ、下位電源電圧ＶＳＳ側へ流れ出したリーク電流分の不足電流が補償されることとなる。
したがって、図１のＡ点から下位電源電圧ＶＳＳ側へ寄生ダイオードを介したリーク電流が生じても、結果的には、正常時と同様に第１のＰＭＯＳトランジスタ１１には安定した所望のバイアス電流が維持されることとなる。

なお、本発明に係るバイアス電流生成回路は、図１に示された回路構成例に限定される必要はなく、図１における第１導電型ＭＯＳ電界効果型トランジスタ（Ｐ型ＭＯＳ電界効果型トランジスタ）と第２導電型ＭＯＳ電界効果型トランジスタ（Ｎ型ＭＯＳ電界効果型トランジスタ）とを、それぞれ入れ替え、上下に反転させた回路構成としても良いことは勿論である。

トランジスタの動作領域の如何に関わらず安定したバイアス電流の生成が所望されるバイアス電流生成回路に適用できる。

５１…第１のカレントミラー回路
５２…第２のカレントミラー回路
５３…第３のカレントミラー回路
６１…回路動作維持回路

Claims (1)

1. 第１の電源電圧端子にソースが接続されたゲート幅の異なる２つのトランジスタと、前記２つのトランジスタを駆動する第２の電源電圧端子に接続されたカレントミラー回路と、前記２つのトランジスタと前記カレントミラー回路との間に設けられた抵抗器とを有し、前記２つのトランジスタのゲート電圧の差によって前記抵抗器に生ずる電流を基に、バイアス電流を生成してなるバイアス電流生成回路において、
   前記カレントミラー回路と前記抵抗器との接続点と前記第１の電源電圧端子との間にリーク電流経路が形成された場合に、前記リーク電流により不足する前記バイアス電流を補償する回路動作維持回路を設け、
   前記カレントミラー回路は、第１及び第２の第１導電型ＭＯＳ電界効果型トランジスタにより構成され、
   前記第１及び第２の第１導電型ＭＯＳ電界効果型トランジスタは、各々のゲートと前記第１の第１導電型ＭＯＳ電界効果型トランジスタのドレインが相互に接続されると共に、第２のバイアス端子に接続され、
   前記第１及び第２の第１導電型ＭＯＳ電界効果型トランジスタのソースは、前記第２の電源電圧端子を介して上位電源電圧が印加可能とされ、
   前記ゲート幅の異なる２つのトランジスタは、第１及び第２の第２導電型ＭＯＳ電界効果型トランジスタにより構成され、
   前記第１及び第２の第２導電型ＭＯＳ電界効果型トランジスタのソースは、前記第１の電源電圧端子を介して下位電源電圧が印加可能とされる一方、前記第１の第２導電型ＭＯＳ電界効果型トランジスタのゲートは、前記第２の第２導電型ＭＯＳ電界効果型トランジスタのドレインと相互に接続されると共に第１のバイアス端子に接続され、前記第２の第２導電型ＭＯＳ電界効果型トランジスタのゲートは、前記第２の第１導電型ＭＯＳ電界効果型トランジスタのドレインと接続され、前記第１の第２導電型ＭＯＳ電界効果型トランジスタのドレインは、前記第１の第１導電型ＭＯＳ電界効果型トランジスタのドレインと接続され、前記第２の第２導電型ＭＯＳ電界効果型トランジスタのドレインは、前記抵抗器を介して前記第２の第１導電型ＭＯＳ電界効果型トランジスタのドレインと接続され、
   前記回路動作維持回路は、第３の第１導電型ＭＯＳ電界効果型トランジスタと、第３乃至第５の第２導電型ＭＯＳ電界効果型トランジスタを有し、
   前記第３の第１導電型ＭＯＳ電界効果型トランジスタのドレインは、前記第３の第２導電型ＭＯＳ電界効果型トランジスタのドレインと、ダイオード接続された前記第４の第２導電型ＭＯＳ電界効果型トランジスタのゲート及びドレインと、前記第５の第２導電型ＭＯＳ電界効果型トランジスタのゲートとに接続され、
   前記第３の第１導電型ＭＯＳ電界効果型トランジスタのゲートは、前記第１及び第２の第１導電型ＭＯＳ電界効果型トランジスタのゲート、及び、前記第５の第２導電型ＭＯＳ電界効果型トランジスタのドレインと共に前記第２のバイアス端子に接続され、
   前記第３の第１導電型ＭＯＳ電界効果型トランジスタのソースは、前記第２の電源電圧端子に接続され、
   前記第３乃至第５の第２導電型ＭＯＳ電界効果型トランジスタのソースは、前記第１の電源電圧端子に接続され、
   前記第３の第２導電型ＭＯＳ電界効果型トランジスタのゲートは、前記第２の第２導電型ＭＯＳ電界効果型トランジスタのドレインに接続され、
   前記第１及び第２のバイアス端子間に出力される前記バイアス電流を生成すると共に、前記第２の第１導電型ＭＯＳ電界効果型トランジスタのドレインと前記抵抗器との接続点から前記下位電源電圧側へ寄生ダイオードを介しての前記リーク電流の発生による前記バイアス電流の不足を補償可能としてなることを特徴とするバイアス電流生成回路。

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