JP2012108598A - バンドギャップ型基準電圧発生回路 - Google Patents

Abstract

【課題】バンドギャップ型基準電圧発生回路において、高温における寄生ダイオードのリーク電流の影響を制御して、基準電圧の温度特性の向上を図る。
【解決手段】ＮＰＮ型ＢＩＰトランジスタＱ_１の寄生ダイオードＤ_１とは別に、ｉ個（ｉは１以上の自然数）の温度特性制御ダイオードＤ_３１〜Ｄ_３ｉをＮＰＮ型ＢＩＰトランジスタＱ_１のコレクタに接続する。温度特性制御ダイオードＤ_３１〜Ｄ_３ｉは、Ｐチャネル型ＭＯＳトランジスタＭ_１，Ｍ_２からなるカレントミラー回路を介して、寄生ダイオードＤ_２１〜Ｄ_２Ｋのリーク電流の増加による基準電圧Ｖrefへの影響をキャンセルするように作用する。
【選択図】図１

Description

本発明は、温度依存性を補償したバンドギャップ型基準電圧発生回路に関する。

半導体集積回路によく用いられる基準電圧発生回路として、バンドギャップ電圧（半導体の固有電圧で、シリコンの場合は約１．２Ｖ）を利用したバンドギャップ型基準電圧発生回路が知られている。このような従来のバンドギャップ型基準電圧発生回路を図１１に基づいて説明する。

各ソースに電源電圧Ｖｄｄが印加された同一サイズのＰチャネル型ＭＯＳトランジスタＭ_１，Ｍ_２はミラー接続されてカレントミラー回路を形成している。このカレントミラー回路の出力側のＰチャネル型ＭＯＳトランジスタＭ_１のドレインは直列接続された抵抗１，２を介してＮＰＮ型ＢＩＰトランジスタＱ_１（バイポーラトランジスタ）のコレクタに接続され、ＮＰＮ型ＢＩＰトランジスタＱ_１のエミッタは接地されると共に、そのベ−スは抵抗１，２の接続点に接続されている。

一方、カレントミラー回路のＰチャネル型ＭＯＳトランジスタＭ_２のドレインは、エミッタ、ベース、コレクタがそれぞれ共通接続されたＫ個のＮＰＮ型ＢＩＰトランジスタＱ_２１〜Ｑ_２Ｋのコレクタ側に接続され、ＮＰＮ型ＢＩＰトランジスタＱ_２１〜Ｑ_２Ｋのエミッタは接地されると共に、そのベ−スはＮＰＮ型ＢＩＰトランジスタＱ_１のコレクタに接続される。基準電圧Ｖrefは、前記Ｐチャネル型ＭＯＳトランジスタＱ₁のドレインから出力される。但し、ＮＰＮ型ＢＩＰトランジスタＱ_１，Ｑ_２１〜Ｑ_２Ｋは全て同一サイズとする。Ｋ個のＮＰＮ型ＢＩＰトランジスタＱ_２１〜Ｑ_２Ｋは１つのトランジスタと見ることができ、その場合、そのエミッタ面積はＮＰＮ型ＢＩＰトランジスタＱ_１のエミッタ面積のＫ倍となる。

そして、カレントミラー回路から流れる電流をＩ、ＮＰＮ型ＢＩＰトランジスタＱ_１のベース・エミッタ間電圧をＶ_ＢＥ１、ＮＰＮ型ＢＩＰトランジスタＱ_２１〜Ｑ_２Ｋのベース・エミッタ間電圧をＶ_ＢＥ２、直列接続された抵抗１，２の抵抗値をそれぞれＲ₁，Ｒ₂とすると、Ｖ_ＢＥ１は次の数式（１）で表わされる。
Ｖ_ＢＥ１＝Ｖ_ＢＥ２＋Ｒ_２・Ｉ ・・・（１）

数式（１）をＩについて解くと、次の数式（２）が得られる。
Ｉ＝（Ｖ_ＢＥ１−Ｖ_ＢＥ２）／Ｒ_２ ・・・（２）
となる。一方、ＮＰＮ型ＢＩＰトランジスタＱ_１，Ｑ_２１〜Ｑ_２Ｋに流れるベース電流を無視した場合、基準電圧Ｖrefは、次の数式（３）で表わされる。
Ｖref＝Ｖ_ＢＥ１＋Ｒ_１・Ｉ ・・・（３）

（３）式に（２）式を代入すると、基準電圧Ｖrefは、次の数式（４）で表わされる。
Ｖref＝Ｖ_ＢＥ１＋（Ｒ_１／Ｒ_２）・（Ｖ_ＢＥ１−Ｖ_ＢＥ２） ・・・（４）

ＮＰＮ型ＢＩＰトランジスタＱ_１，Ｑ_２１〜Ｑ_２Ｋは同一サイズであるので、それぞれのエミッタ電流をＩ_Ｅ１，Ｉ_Ｅ２とすると、次の数式（５）が成り立つ。
Ｉ_Ｅ１＝Ｋ・Ｉ_Ｅ２ ・・・（５）

ところで、Ｖ_ＢＥ１，Ｖ_ＢＥ２はそれぞれ次の数式（６）、（７）で表わされることが知られている。
Ｖ_ＢＥ１＝（ｋＴ／ｑ）・ｌｎ（Ｉ_Ｅ１／Ｉ_Ｓ） ・・・（６）
Ｖ_ＢＥ２＝（ｋＴ／ｑ）・ｌｎ（Ｉ_Ｅ２／Ｉ_Ｓ） ・・・（７）
ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷、Ｉ_ＳはＮＰＮ型ＢＩＰトランジスタＱ_１及びＱ２の飽和電流である。

数式（５）、（６）、（７）を数式（４）に代入することにより、基準電圧Ｖrefは、次の数式（８）で表わされる。
Ｖref＝Ｖ_ＢＥ１＋（Ｒ_１／Ｒ_２）・（ｋＴ／ｑ）・ｌｎ（Ｋ） ・・・（８）

数式（８）の右辺の第１項のＶ_ＢＥ１は、負の温度係数を持っており、第２項の（Ｒ_１／Ｒ_２）・（ｋＴ／ｑ）・ｌｎ（Ｋ）は、正の温度係数を持っている。この場合、電圧Ｖ_ＢＥ１の温度係数を（Ｒ_１／Ｒ_２）・（ｋＴ／ｑ）・ｌｎ（Ｋ）の温度係数でキャンセルするように、Ｒ₁，Ｒ₂及びＫの値を設定することにより、基準電圧Ｖrefの温度依存性を小さくことができる。

この種のバンドギャップ型基準電圧発生回路は、特許文献１に開示されている。

特開２００６−６５４３９号公報

しかしながら、バンドギャップ型基準電圧発生回路は、高温になると寄生ダイオードのリーク電流の影響により、その温度特性が変動するという問題があった。

本発明のバンドギャップ型基準電圧発生回路は、第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタからなるカレントミラー回路と、前記第１のＭＯＳトランジスタのドレインに接続された第１の抵抗と、前記第１の抵抗に直列に接続された第２の抵抗と、前記第２の抵抗にコレクタが接続され、ベースが前記第１の抵抗と前記第２の抵抗の接続点に接続され、エミッタが接地され、かつ前記コレクタと接地の間に形成された第１の寄生ダイオードを有する第１のＢＩＰトランジスタと、前記第２のＭＯＳトランジスタのドレインにコレクタが接続され、ベースが前記第１のＢＩＰトランジスタのコレクタに接続され、前記第１のＢＩＰトランジスタのＫ倍（Ｋは２以上の自然数）のエミッタ面積を有し、かつ前記コレクタと接地の間に形成された第２の寄生ダイオードを有する第２のＢＩＰトランジスタと、前記第１のＢＩＰトランジスタのコレクタと接地の間に接続され、前記第１及び第２の寄生ダイオードと同じ構造の温度特性制御ダイオードと、を備え、前記第１のＭＯＳトランジスタのドレインと前記第１の抵抗の接続点から基準電圧を得ることを特徴とする。

本発明のバンドギャップ型基準電圧発生回路によれば、温度特性制御ダイオードを設けることにより、高温における寄生ダイオードのリーク電流の影響を制御して、基準電圧の温度特性の向上を図ることができる。

本発明の第１の実施形態に係るバンドギャップ型基準電圧発生回路を示す回路図である。 ＮＰＮ型ＢＩＰトランジスタの断面図である。 温度特性制御ダイオードの断面図である。 本発明の第１の実施形態に係るバンドギャップ型基準電圧発生回路の基準電圧Ｖrefの温度特性図である。 ＮＰＮ型ＢＩＰトランジスタ及び温度特性制御ダイオードの配置図である。 抵抗及び温度特性制御ダイオードの断面図である。 抵抗及び温度特性制御ダイオードの平面図である。 本発明の第２の実施形態に係るバンドギャップ型基準電圧発生回路を示す回路図である。 本発明の第３の実施形態に係るバンドギャップ型基準電圧発生回路を示す回路図である。 本発明の第４の実施形態に係るバンドギャップ型基準電圧発生回路を示す回路図である。 従来のバンドギャップ型基準電圧発生回路を示す回路図である。

［第１の実施形態］
まず、本発明の原理を図１及び図１１に基づいて説明する。図１１のバンドギャップ型基準電圧発生回路において、ＮＰＮ型ＢＩＰトランジスタＱ_１，Ｑ_２１〜Ｑ_２ＫをＰ型の半導体基板１０の中に形成する場合には、ＮＰＮ型ＢＩＰトランジスタＱ_１，Ｑ_２１〜Ｑ_２Ｋは、それぞれ寄生ダイオードＤ_１，Ｄ_２１〜Ｄ_２Ｋを持つことになる。

この場合、ＮＰＮ型ＢＩＰトランジスタＱ_１，Ｑ_２１〜Ｑ_２Ｋはそれぞれ図２に示すように構成されている。即ち、半導体基板１０の表面にＮウエル１１が形成され、Ｎウエル１１の表面にＰウエル１２が形成され、Ｐウエル１２の表面にＮ＋拡散層１３が形成されている。この場合、Ｎウエル１１はコレクタ、Ｐウエル１２はベース、Ｎ＋拡散層１３はエミッタに対応している。

また、Ｎウエル１１の表面にＮ＋拡散層１４が形成され、このＮ＋拡散層１４にコレクタ電極１６が接続されている。Ｐウエル１２の表面には、Ｐ＋拡散層１５が形成され、このＰ＋拡散層１５にベース電極１７が接続されている。また、Ｎ＋拡散層１３にエミッタ電極１８が接続されている。

寄生ダイオードＤ_１，Ｄ_２１〜Ｄ_２Ｋは、それぞれ、同じサイズと構造を有し、Ｎウエル１１と半導体基板１０とで形成されるＰＮ接合ダイオード１９である。この場合、Ｎウエル１１はＰＮ接合ダイオード１９のカソードに対応し、ＮＰＮ型ＢＩＰトランジスタＱ_１，Ｑ_２１〜Ｑ_２Ｋのコレクタに接続されている。半導体基板１０はＰＮ接合ダイオード１９のアノードに対応し、接地されている。

寄生ダイオードＤ_１，Ｄ_２１〜Ｄ_２Ｋは、逆方向にバイアスされており、高温になるとリーク電流（ダイオードの飽和電流）が増加する。寄生ダイオードＤ_２１〜Ｄ_２Ｋのリーク電流が増加すると、Ｐチャネル型ＭＯＳトランジスタＭ_２に流れる電流がその分増加し、これに応じてカレントミラー回路の出力側のＰチャネル型ＭＯＳトランジスタＭ_１に流れる電流が増加する。すると、抵抗１，２に流れる電流も増加するので、基準電圧Ｖrefは上昇することになる。

そこで、本発明においては、図１に示すように、ＮＰＮ型ＢＩＰトランジスタＱ_１の寄生ダイオードＤ_１とは別に、ｉ個（ｉは１以上の自然数）の温度特性制御ダイオードＤ_３１〜Ｄ_３ｉをＮＰＮ型ＢＩＰトランジスタＱ_１のコレクタに接続している。その他の構成は、図１１の回路と同じである。温度特性制御ダイオードＤ_３１〜Ｄ_３ｉは、抵抗１、２を介してＰチャネル型ＭＯＳトランジスタＭ_１のドレインに接続される。これらの温度特性制御ダイオードＤ_３１〜Ｄ_３ｉは、カレントミラー回路を介して、寄生ダイオードＤ_２１〜Ｄ_２Ｋのリーク電流の増加による基準電圧Ｖrefへの影響をキャンセルするように作用する。したがって、温度特性制御ダイオードＤ_３１〜Ｄ_３ｉの個数ｉを増減することで、基準電圧Ｖrefの温度特性を制御することが可能になる。

この本発明の原理をさらに詳しく説明すると以下の通りである。基準電圧Ｖrefは、ＮＰＮ型ＢＩＰトランジスタＱ_１のコレクタ電流Ｉ_Ｑ１、ＮＰＮ型ＢＩＰトランジスタＱ_２１〜Ｑ_２Ｋの各コレクタ電圧コレクタ電流Ｉ_Ｑ２を用いると、次の数式（９）で表わすことができる。
Ｖref＝Ｖ_ＢＥ１＋（Ｒ_１／Ｒ_２）・（ｋＴ／ｑ）・ｌｎ（Ｋ・Ｉ_Ｑ１／Ｉ_Ｑ２） ・・・（９）

Ｖ_ＢＥ１は、ＮＰＮ型ＢＩＰトランジスタＱ_１のベース・エミッタ間電圧である。寄生ダイオードＤ_１，Ｄ_２１〜Ｄ_２Ｋが存在する場合、高温になると寄生ダイオードＤ_１，Ｄ_２１〜Ｄ_２Ｋに流れるリーク電流は増大するため、Ｉ_Ｑ１＞Ｉ_Ｑ２となり、数式（９）の第２項の温度係数が大きくなる。コレクタ電流Ｉ_Ｑ１が大きくなるので、第１項のＶ_ＢＥ１の温度係数も変化するが、その影響は小さい。そのため、第２項の影響で基準電圧Ｖrefは高温で増大する。

次に、ＮＰＮ型ＢＩＰトランジスタＱ_１に温度特性制御ダイオードＤ_３１〜Ｄ_３ｉの個数ｉを増やしてゆくと、Ｉ_Ｑ１とＩ_Ｑ２との差は小さくなり、基準電圧Ｖrefの第２項の高温での温度係数は小さくなる。そして、温度特性制御ダイオードＤ_３１〜Ｄ_３ｉと寄生ダイオードＤ_１との合計数（ｉ＋１）が寄生ダイオードＤ_２１〜Ｄ_２Ｋの個数Ｋに等しくなると、Ｉ_Ｑ１＝Ｉ_Ｑ２となるので、基準電圧Ｖrefは、寄生ダイオードＤ_１，Ｄ_２１〜Ｄ_２Ｋがない場合と同じになる。つまり、基準電圧Ｖrefは前述の数式（８）で表わされる。

このように、温度特性制御ダイオードＤ_３１〜Ｄ_３ｉの個数によって、高温での基準電圧Ｖrefの温度変化を制御することができる。

［温度特性制御ダイオードの構造］
温度特性制御ダイオードＤ_３１〜Ｄ_３ｉは、寄生ダイオードＤ_１，Ｄ_２１〜Ｄ_２Ｋと同じサイズと同じ構造を有している。即ち、図３に示すように、温度特性制御ダイオードＤ_３１〜Ｄ_３ｉの中の任意の１つの温度特性制御ダイオードＤ_３Ｘは、半導体基板１０の表面にＮウエル１１ａが形成され、Ｎウエル１１ａの表面にＰウエル１２ａが形成され、Ｎウエル１１ａの表面にＮ＋拡散層１４ａが形成されている。この場合、Ｎウエル１１ａは、ＮＰＮ型ＢＩＰトランジスタＱ_１，Ｑ_２１〜Ｑ_２ＫのＮウエル１１と同一工程で形成され、Ｐウエル１２ａは、Ｐウエル１２と同一工程で形成され、Ｎ＋拡散層１４ａは、Ｎ＋拡散層１４と同一工程で形成されていることが好ましい。

温度特性制御ダイオードＤ_３Ｘは、Ｎウエル１１ａと半導体基板１０とで形成されるＰＮ接合ダイオード１９ａで形成されている。Ｎウエル１１ａはカソードに対応し、Ｎ＋拡散層１４ａは電極１６ａを介して、ＮＰＮ型ＢＩＰトランジスタＱ_１のコレクタに接続されている。半導体基板１０はアノードに対応し、接地されている。温度特性制御ダイオードＤ_３Ｘは、Ｎウエル１１ａとＮ＋拡散層１４ａを用いて形成することができるが、ダイオード特性を合わせるために、ＮＰＮ型ＢＩＰトランジスタＱ_１，Ｑ_２１〜Ｑ_２Ｋと同様に、Ｐウエル１２ａ等を形成することが好ましい。

［基準電圧Ｖrefの温度特性の制御例］
図４は、本発明者が測定した、ＮＰＮ型ＢＩＰトランジスタＱ_２１〜Ｑ_２Ｋが４個（Ｋ＝４）の場合の基準電圧Ｖrefの温度特性を示す図である。図示のように、温度特性制御ダイオードＤ_３１〜Ｄ_３ｉが無い場合（ｉ＝０）、高温になると、寄生ダイオードＤ_２１〜Ｄ_２Ｋのリーク電流により、基準電圧Ｖrefが急に上昇している。これに対して、温度特性制御ダイオードＤ_３１〜Ｄ_３ｉの個数ｉを増加させてゆくと（ｉ＝１〜３）、高温における基準電圧Ｖrefの上昇が抑えられていることが分かる。

また、測定した全温度範囲における基準電圧Ｖrefの温度特性の均一性の観点から見ると、温度特性制御ダイオードＤ_３１〜Ｄ_３ｉの数は、１個又は２個であることが好ましい。

［ＮＰＮ型ＢＩＰトランジスタ及び温度特性制御ダイオードの配置例］
ＮＰＮ型ＢＩＰトランジスタＱ_１、Ｑ_２１〜Ｑ_２Ｋはそれぞれが同等の電気的特性を持つことが好ましいが、実際には隣接して配置したトランジスタ間においても局所的な特性ばらつきが生じる。そこで、そのような局所的な特性ばらつきを抑えるために、ＮＰＮ型ＢＩＰトランジスタＱ_２１〜Ｑ_２Ｋは、ＮＰＮ型ＢＩＰトランジスタＱ_１を中心として、点対称に配置することが好ましい。また、同様の理由で、温度特性制御ダイオードＤ_３１〜Ｄ_３ｉについても、ＮＰＮ型ＢＩＰトランジスタＱ_１を中心として、点対称に配置することが好ましい。

図５（Ａ）は、Ｋ＝４の場合の配置例を示す平面図である。ＮＰＮ型ＢＩＰトランジスタＱ_１は中心に配置され、その周りの点対称位置に、ＮＰＮ型ＢＩＰトランジスタＱ_１と同じパターンの４個のＮＰＮ型ＢＩＰトランジスタＱ_２１〜Ｑ_２４が配置されている。また、４個の温度特性制御ダイオードＤ_３１〜Ｄ_３４についても、ＮＰＮ型ＢＩＰトランジスタＱ_１に対する点対称位置に同じパターンで配置されている。

図５（Ｂ）は、Ｋ＝８の場合の配置例を示す平面図である。ＮＰＮ型ＢＩＰトランジスタＱ_１は中心に配置され、その周りの点対称位置に、ＮＰＮ型ＢＩＰトランジスタＱ_１と同じパターンの８個のＮＰＮ型ＢＩＰトランジスタＱ_２１〜Ｑ_２８が配置されている。また、６個の温度特性制御ダイオードＤ_３１〜Ｄ_３６が、ＮＰＮ型ＢＩＰトランジスタＱ_１に対する点対称位置に同じパターンで配置されている。なお、温度特性制御ダイオードＤ_３１〜Ｄ_３６は、局所的な特性ばらつきを考慮しなければ、半導体基板１０上のどこに配置されていても良い。

［温度特性制御ダイオードの他の配置例］
温度特性制御ダイオードＤ_３ｘは、図６に示すように、抵抗１、２の下のＰ型の半導体基板１０の表面に形成することもできる。即ち、Ｐ型の半導体基板１０の表面にＮウエル１１ｂが形成され、Ｎウエル１１ｂの表面にＮ＋拡散層１４ｂが形成されている。この場合、Ｎウエル１１ｂは、ＮＰＮ型ＢＩＰトランジスタＱ_１，Ｑ_２１〜Ｑ_２ＫのＮウエル１１と同一工程で形成され、Ｎ＋拡散層１４ｂは、Ｎ＋拡散層１４と同一工程で形成されていることが好ましい。

温度特性制御ダイオードＤ_３Ｘは、Ｎウエル１１ｂと半導体基板１０とで形成されるＰＮ接合ダイオード１９ｂで形成されている。Ｎウエル１１ｂはカソードに対応しており、Ｎ＋拡散層１４ｂ及び電極１６ｂを介して、ＮＰＮ型ＢＩＰトランジスタＱ_１のコレクタに接続されている。半導体基板１０はアノードに対応し、接地されている。

Ｎウエル１１ｂ上には絶縁膜２０が形成され、絶縁膜２０上に、Ｎウエル１１ｂとオーバーラップしてポリシリコン抵抗２１が形成されている。ポリシリコン抵抗２１は、抵抗１，２に対応している。ポリシリコン抵抗２１の両端にはそれぞれ電極２２，２３が形成されている。このように、温度特性制御ダイオードＤ_３Ｘを抵抗１，２の下のＰ型の半導体基板１０の表面に形成することにより、半導体集積回路のチップ面積の増加を抑えることができる。

この場合、温度特性制御ダイオードＤ_３Ｘを形成するＮウエル１１ｂは、図７に示すように、複数のＮウエル１１ｂ，１１ｂ，・・・に分割しても良い。この場合、抵抗１、２についても複数のＮウエル１１ｂ，１１ｂ，・・・に対応して、複数の直列抵抗に分割される。これにより、温度特性制御ダイオードＤ_３Ｘを形成するダイオード１９ｂのダイオード面積を調節することにより、リーク電流を調節することができる。

［第２の実施形態］
本実施形態のバンドギャップ型基準電圧発生回路は、第１の実施形態のバンドギャップ型基準電圧発生回路（図１）のカレントミラー回路をカスコード型カレントミラー回路に変形したものである。つまり、図８に示すように、このカレントミラー回路の入力側は、直列接続された２つのＰチャネル型ＭＯＳトランジスタＭ_２１，Ｍ_２２で形成され、その出力側は直列接続された２つのＰチャネル型ＭＯＳトランジスタＭ_１１，Ｍ_１２で形成されている。入力側のＰチャネル型ＭＯＳトランジスタＭ_２２のドレインには、ゲート電圧を調整するために抵抗値Ｒ３を有する抵抗３が挿入されている。

そして、温度特性制御ダイオードＤ_３Ｘは、図６と同様に、この抵抗３の下のＰ型の半導体基板１０の表面に形成されている。温度特性制御ダイオードＤ_３Ｘを形成するＮウエル１１ｂは、図７と同様に、複数のＮウエル１１ｂ，１１ｂ，・・・に分割しても良い。

［第３の実施形態］
第１及び第２の実施形態においては、温度特性制御ダイオードＤ_３１〜Ｄ_３ｉは、ＮＰＮ型ＢＩＰトランジスタＱ_１のコレクタに接続されているが、図９に示すように、温度特性制御ダイオードＤ_３１を、Ｐチャネル型ＭＯＳトランジスタＭ_１のドレインと接地の間に接続しても、前述の原理に基づき、同様の効果が得られる。

［第４の実施形態］
上述のように、温度特性制御ダイオードＤ_３１〜Ｄ_３ｉの個数ｉを増減することで、基準電圧Ｖrefの温度特性を制御することができることが明らかとなった。本実施形態では、図１０に示すように、温度特性制御ダイオードＤ_３１〜Ｄ_３ｉを選択的にＮＰＮ型ＢＩＰトランジスタＱ_１のコレクタと接地の間、又はＰチャネル型ＭＯＳトランジスタＭ_２のドレインと接地の間に接続するトリミング制御回路３０を設けたものである。

これにより、バンドギャップ型基準電圧発生回路を含む半導体集積回路が完成した後（例えばウエハチェックの後）に、基準電圧Ｖrefの温度特性を制御することが可能になる。この場合、温度特性制御ダイオードＤ_３１〜Ｄ_３ｉには、抵抗１，２，３の下のＰ型の半導体基板１０の表面に形成されたダイオードも含まれる。また、トリミング制御回路３０は、レーザーカット型のヒューズ回路、電流カット型のヒューズ回路、トランジスタ等のスイッチング素子を用いた回路等で形成することができる。

なお、第１乃至第４の実施形態において、温度特性制御ダイオードＤ_３１〜Ｄ_３ｉは、基準電圧Ｖrefの温度特性を最適化するために、そのサイズ（ダイオード面積）を適宜変更することができる。

１，２，３ 抵抗
１０ Ｐ型の半導体基板 １１，１１ａ，１１ｂ Ｎウエル
１２，１２ａ Ｐウエル １３，１４ａ，１４ｂ Ｎ＋拡散層
１５ Ｐ＋拡散層 １６ コレクタ電極
１７ ベース電極 １８ エミッタ電極
１９，１９ａ，１９ｂ ＰＮ接合ダイオード
Ｍ_１，Ｍ_２ Ｐチャネル型ＭＯＳトランジスタ
Ｑ_１，Ｑ_２１〜Ｑ_２Ｋ ＮＰＮ型ＢＩＰトランジスタ
Ｄ_１，Ｄ_２１〜Ｄ_２Ｋ 寄生ダイオード
Ｄ_３１〜Ｄ_３ｉ 温度特性制御ダイオード

Claims (7)

1. 第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタからなるカレントミラー回路と、
   前記第１のＭＯＳトランジスタのドレインに接続された第１の抵抗と、
   前記第１の抵抗に直列に接続された第２の抵抗と、
   前記第２の抵抗にコレクタが接続され、ベースが前記第１の抵抗と前記第２の抵抗の接続点に接続され、エミッタが接地され、かつ前記コレクタと接地の間に形成された第１の寄生ダイオードを有する第１のＢＩＰトランジスタと、
   前記第２のＭＯＳトランジスタのドレインにコレクタが接続され、ベースが前記第１のＢＩＰトランジスタのコレクタに接続され、前記第１のＢＩＰトランジスタのＫ倍（Ｋは２以上の自然数）のエミッタ面積を有し、かつ前記コレクタと接地の間に形成された第２の寄生ダイオードを有する第２のＢＩＰトランジスタと、
   前記第１のＢＩＰトランジスタのコレクタと接地の間に接続され、前記第１及び第２の寄生ダイオードと同じ構造の温度特性制御ダイオードと、を備え、前記第１のＭＯＳトランジスタのドレインと前記第１の抵抗の接続点から基準電圧を得ることを特徴とするバンドギャップ型基準電圧発生回路。
2. 前記第１又は第２のＢＩＰトランジスタは、第１導電型の半導体基板の表面に形成され、そのコレクタに対応する第２導電型の第１のウエルと、前記１のウエルの表面に形成され、そのベースに対応する第１導電型の第２のウエルと、前記第２のウエルの表面に形成され、そのエミッタに対応する第２導電型の拡散層と、を備え、
   前記温度特性制御ダイオードは、前記半導体基板の表面に形成され、前記第１のウエルと同一の構造を有する第３のウエルを備え、前記第３のウエルをカソードとし、前記半導体基板をアノードとし、前記カソードは前記第１のＢＩＰトランジスタのコレクタに接続され、前記半導体基板は接地されていることを特徴とする請求項１に記載のバンドギャップ型基準電圧発生回路。
3. 前記第１又は第２の抵抗は、前記半導体基板上に形成され、前記第３のウエルは、前記第１又は第２の抵抗の下の前記半導体基板の表面に形成されていることを特徴とする請求項２に記載のバンドギャップ型基準電圧発生回路。
4. 前記第２のＭＯＳトランジスタのドレインに接続された第３の抵抗を備え、
   前記第３の抵抗は、前記半導体基板上に形成され、前記第３のウエルは、前記第３の抵抗の下の前記半導体基板の表面に形成されていることを特徴とする請求項２に記載のバンドギャップ型基準電圧発生回路。
5. 前記第３のウエルは、複数のウエルに分割されていることを特徴とする請求項３又は４に記載のバンドギャップ型基準電圧発生回路。
6. 前記温度特性制御ダイオード及び前記第２のＢＩＰトランジスタは、前記第１のＢＩＰトランジスタを中心として、点対称位置に配置されていることを特徴とする請求項１又は２に記載のバンドギャップ型基準電圧発生回路。
7. 前記温度特性制御ダイオードは、複数のダイオードに分割されており、
   前記複数のダイオードを選択的に前記第１のＢＩＰトランジスタのコレクタと接地の間に接続するトリミング制御回路を備えることを特徴とする請求項１乃至６のいずれかに記載のバンドギャップ型基準電圧発生回路。

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