KR20150094072A - 다이오드 연결형 바이폴라 접합 트랜지스터 및 이를 이용한 전자회로 - Google Patents

다이오드 연결형 바이폴라 접합 트랜지스터 및 이를 이용한 전자회로 Download PDF

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Abstract

다이오드 연결형 바이폴라 접합 트랜지스터는, 1 도전형의 컬렉터영역과, 컬렉터영역의 상부 일정 영역에 배치되는 제2 도전형의 베이스영역과, 그리고 베이스영역의 상부에서 상호 이격되도록 아일랜드 형태로 배치되는 제1 도전형의 에미터영역들을 포함한다.

Description

다이오드 연결형 바이폴라 접합 트랜지스터 및 이를 이용한 전자회로{Bipolar junction transistor having diode-connected type and electonic circuit using the same}
본 출원은 바이폴라 접합 트랜지스터 및 이를 이용한 전자회로에 관한 것으로서, 특히 다이오드 연결형 바이폴라 접합 트랜지스터 및 이를 이용한 전자회로에 관한 것이다.
집적회로에 인가되는 전원전압은 여러 가지 요인에 의하여 변동되는 경우가 많다. 전원전압의 영향이 바이어스 전류에 연향을 주게 된다면 회로의 성능이 달라지거나 심지어는 전체 시스템의 안정도에 문제가 생겨서 정상적으로 동작하지 않을 수도 있다. 그러므로 전원전압의 변동에도 불구하고 영향을 받지 않는 기준 전류원 또는 기준 전압원을 구현하는 것이 회로 설계의 기본에 해당하는 일이며 매우 중요하다 할 수 있다. 특히 전원전압의 변동에 영향을 가급적 적게 받는 것도 중요하지만 온도의 변화에 대한 영향을 최소화시키는 것도 중요하게 된다.
기준 전압은 실리콘의 밴드갭 전압에 기반하여 고정된 전압을 생성함으로써 얻을 수 있다. 통상적으로 서로 다른 전류 밀도를 갖는 두 개의 바이폴라 접합 트랜지스터(BJT; Bipolar Junction Transistor)의 베이스-에미터 전압의 차이로 발생되는 정 온도 계수(positive temperature coefficient)를 갖는 바이폴라 접합 트랜지스터의 베이스-에미터 전압을 추가함으로써 기준 전압을 발생시킬 수 있다. 절대 온도가 0K에 접근할수록 이 기준 전압은 실리콘의 밴드갭 전압에 접근하는 것으로 알려져 있으며, 이와 같은 방식으로 기준 전압을 발생시키는 회로를 밴드-갭 기준(BGR; Band-Gap Reference) 회로라 한다. 밴드-갭 기준(BGR) 회로는 온도변화에 대하여 매우 안정된 것으로 알려져 있으며, 바이폴라 접합 트랜지스터(BJT)와 저항을 이용하여 온도계수를 최소화함으로써 온도 변화에 매우 둔감한 기준전압을 얻게 해 준다.
본 출원이 해결하고자 하는 과제는, 전체 회로 면적을 감소시킬 수 있는 다이오드 연결형 바이폴라 접합 트랜지스터를 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 위와 같은 다이오드 연결형 바이폴라 접합 트랜지스터를 이용한 전자회로를 제공하는 것이다.
일 예에 따른 다이오드 연결형 바이폴라 접합 트랜지스터는, 1 도전형의 컬렉터영역과, 컬렉터영역의 상부 일정 영역에 배치되는 제2 도전형의 베이스영역과, 그리고 베이스영역의 상부에서 상호 이격되도록 아일랜드 형태로 배치되는 제1 도전형의 복수개의 에미터영역들을 포함한다.
일 예에 따른 다이오드 연결형 바이폴라 접합 트랜지스터를 이용한 전자회로는, 다이오드 연결형 바이폴라 접합 트랜지스터를 포함하는 전자회로에 있어서, 다이오드 연결형 바이폴라 접합 트랜지스터는, 제1 도전형의 컬렉터영역과, 컬렉터영역의 상부 일정 영역에 배치되는 제2 도전형의 베이스영역과, 그리고 베이스영역의 상부에서 상호 이격되도록 아일랜드 형태로 배치되는 제1 도전형의 복수개의 에미터영역들을 포함한다.
본 예에 따르면, 회로 특성에 영향을 주지 않으면서 전체 회로 면적을 감소시킬 수 있다는 이점이 제공된다.
도 1은 일 예에 따른 다이오드 연결형 바이폴라 접합 트랜지스터를 나타내 보인 레이아웃도이다.
도 2는 도 1의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다.
도 3은 도 1의 다이오드 연결형 바이폴라 접합 트랜지스터의 등가회로도이다.
도 4는 다른 예에 따른 다이오드 연결형 바이폴라 접합 트랜지스터를 나타내 보인 레이아웃도이다.
도 5는 또 다른 예에 따른 다이오드 연결형 바이폴라 접합 트랜지스터를 나타내 보인 레이아웃도이다.
도 6은 도 5의 선 II-II'를 따라 절단하여 나타내 보인 단면도이다.
도 7은 도 5의 다이오드 연결형 바이폴라 접합 트랜지스터의 등가회로도이다.
도 8은 또 다른 예에 따른 다이오드 연결형 바이폴라 접합 트랜지스터를 나타내 보인 레이아웃도이다.
도 9는 일 예에 따른 다이오드 연결형 바이폴라 접합 트랜지스터를 이용한 전자회로를 나타내 보인 회로도이다.
도 10은 다른 예에 따른 다이오드 연결형 바이폴라 접합 트랜지스터를 이용한 전자회로를 나타내 보인 회로도이다.
본 실시예에 따르면, 컬렉터영역 및 베이스영역을 공유하고, 복수개의 에미터영역들만을 분리시킴으로써 수직형으로 동작하는 다이오드 연결형 바이폴라 접합 트랜지스터를 제공할 수 있다. 이와 같은 다이오드 연결형 바이폴라 접합 트랜지스터는, DRAM, SRAM, FLASH, MRAM, PcRAM, ReRAM, FeRAM과 같은 메모리 소자나, 또는 OP-AMP, 다단 증폭회로, 센스앰프회로 등과 같은 논리 집적회로가 집적된 로직(logic) 소자 내에서 기준 전압을 공급하기 위한 회로를 구현하는데 적용될 수 있다. 본 실시예의 기재에 있어서, 어느 부재의 "상"에 위치하거나 "상부" 또는 "하부"에 위치한다는 기재는 상대적으로 위치 관계를 의미하는 것이지, 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다.
도 1은 일 예에 따른 다이오드 연결형 바이폴라 접합 트랜지스터를 나타내 보인 레이아웃도이다. 그리고 도 2는 도 1의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다. 도 1 및 도 2를 참조하면, 본 예에 따른 다이오드 연결형 바이폴라 접합 트랜지스터(100)는, 복수개의 npn형 바이폴라 접합 트랜지스터들로 이루어지며, 각각의 바이폴라 접합 트랜지스터는 베이스와 컬렉터가 서로 연결되는 다이오드 연결형 구조를 갖는다. 구체적으로 기판(110)의 상부 일정 영역에 n형의 컬렉터영역(120)이 배치된다. n형의 컬렉터영역(120)의 상부 일정 영역에는 p형의 베이스영역(130)과 n+형 컬렉터컨택영역들(122, 124)이 배치된다. n+형 컬렉터컨택영역들(122, 124)은 n형의 컬렉터영역(120)보다 높은 불순물 도핑농도를 갖는다. p형의 베이스영역(130)은 n형의 컬렉터영역(120)에 의해 둘러싸인다. n형의 컬렉터영역(120)의 상부 일정 영역에는 복수개, 예컨대 9개의 n+형의 에미터영역들(141, 142, …, 149) 및 n+형 베이스컨택영역들(132, 134)이 배치된다. n+형의 에미터영역들(141, 142, …, 149)은 일 방향을 따라 상호 이격되는 아일랜드(islands) 형태로 배치된다. n+형 베이스컨택영역들(132, 134)은 베이스영역(130)보다 높은 불순물 도핑농도를 갖는다.
n+형 컬렉터컨택영역들(122, 124), n+형 베이스컨택영역들(132, 134), 및 n+형 에미터영역들(141, 142, …, 149) 사이에는 소자분리층(150)이 배치된다. 일 예에서 소자분리층(150)은 트랜치 소자분리층일 수 있다. 소자분리층(150)은 대략 적어도 300nm의 두께를 갖는다. n+형 컬렉터컨택영역들(122, 124), n+형 베이스컨택영역들(132, 134), 및 n+형 에미터영역들(141, 142, …, 149)은 소자분리층(150) 두께의 대략 20% 내지 40%에 해당하는 깊이를 가질 수 있다. 일 예에서 소자분리층(150)은 대략 300nm의 두께를 가지며, n+형 컬렉터컨택영역들(122, 124), n+형 베이스컨택영역들(132, 134), 및 n+형 에미터영역들(141, 142, …, 149)은 대략 60nm 내지 120nm의 깊이를 갖는다. 일 예에서 n+형 에미터영역들(141, 142, …, 149)의 각각과 p형 베이스영역(130)이 접하는 부분(L)의 면적은 실질적으로 동일할 수 있다. n+형 에미터영역들(141, 142, …, 149)의 각각을 포함하는 바이폴라 접합 트랜지스터들의 각각의 전류 구동 능력은 n+형 에미터영역들(141, 142, …, 149)의 각각과 p형 베이스영역(130)이 접하는 부분(L)의 면적에 의해 결정되며, 이에 따라 본 예에 따른 다이오드 연결형 바이폴라 접합 트랜지스터를 구성하는 9개의 바이폴라 접합 트랜지스터들의 각각의 전류 구동 능력이 실질적으로 동일해지도록 할 수 있다.
9개의 에미터영역들(141, 142, …, 149) 중 어느 하나의 에미터영역(141)은 제1 에미터단자(E1)에 전기적으로 연결된다. 에미터영역(141)을 제외한 나머지 에미터영역들(142, 143, …, 149)은 제2 에미터단자(E2)에 공통으로 연결된다. 일 예에서 바이폴라 접합 트랜지스터들의 정합 특성(matching characteristics)을 향상시키기 위해 제1 에미터단자(E1)에 연결되는 에미터영역(141)은 중앙에 배치되도록 할 수 있다. 다이오드 연결형 구조를 위해 n+형 컬렉터컨택영역들(122, 124) 및 n+형 베이스컨택영역들(132, 134)은 컬렉터단자(C)에 공통으로 연결된다.
도 3은 도 1의 다이오드 연결형 바이폴라 접합 트랜지스터의 등가회로도이다. 도 3을 참조하면, 9개의 바이폴라 접합 트랜지스터들(191, 192, …, 199)의 컬렉터가 하나의 컬렉터단자(C)에 공통으로 연결된다. 바이폴라 접합 트랜지스터들(191, 192, …, 199)의 각각은 베이스와 컬렉터가 서로 연결되어 다이오드 연결형으로 이루어지며, 이에 따라 바이폴라 접합 트랜지스터들(191, 192, …, 199)의 각각의 베이스 또한 공통의 컬렉터단자(C)에 연결된다. 바이폴라 접합 트랜지스터(191)의 에미터는 제1 에미터단자(E1)에 연결되며, 나머지 바이폴라 접합 트랜지스터들(192, 193, …, 199)의 에미터들은 제2 에미터단자(E2)에 공통으로 연결된다. 도 1 및 도 2를 참조하여 설명한 바와 같이, 바이폴라 접합 트랜지스터들(191, 192, …, 199)은 컬렉터영역(120) 및 베이스영역(130)을 공유한다. 바이폴라 접합 트랜지스터들(191, 192, …, 199)의 각각은 상호 분리된 에미터영역들(141, 142, …, 149)의 각각을 갖는다.
도 4는 다른 예에 따른 다이오드 연결형 바이폴라 접합 트랜지스터를 나타내 보인 레이아웃도이다. 도 4를 참조하면, 본 예에 따른 다이오드 연결형 바이폴라 접합 트랜지스터(200)는, 복수개의 npn형 바이폴라 접합 트랜지스터들로 이루어지며, 각각의 바이폴라 접합 트랜지스터는 베이스와 컬렉터가 서로 연결되는 다이오드 연결형 구조를 갖는다. 즉 n형의 컬렉터영역(220) 내에 p형의 베이스영역(230)이 배치된다. p형의 베이스영역(230) 내에는 복수개, 예컨대 9개의 에미터영역들(241, 242, …, 249)이 상호 이격되도록 배치된다. 에미터영역들(241, 242, …, 249)은 서로 수직인 제1 방향 및 제2 방향을 따라 3X3(3 by 3)의 어레이 형태로 배치될 수 있다. 본 예에 따른 다이오드 연결형 바이폴라 접합 트랜지스터(200)의 단면 구조는 어레이 형태로 에미터영역들(241, 242, …, 249)이 배치되는 점을 제외하고는 도 2를 참조하여 설명한 바와 동일하며, 또한 등가회로는 도 3에 나타낸 바와 동일하다.
도 5는 또 다른 예에 따른 다이오드 연결형 바이폴라 접합 트랜지스터를 나타내 보인 레이아웃도이다. 그리고 도 6은 도 5의 선 II-II'를 따라 절단하여 나타내 보인 단면도이다. 도 5 및 도 6을 참조하면, 본 예에 따른 다이오드 연결형 바이폴라 접합 트랜지스터(300)는, 복수개의 pnp형 바이폴라 접합 트랜지스터들로 이루어지며, 각각의 바이폴라 접합 트랜지스터는 베이스와 컬렉터가 서로 연결되는 다이오드 연결형 구조를 갖는다. 구체적으로 기판(310)의 상부 일정 영역에 p형의 컬렉터영역(320)이 배치된다. 기판(310)이 p형 도전형을 갖는 경우 기판(310)이 p형의 컬렉터영역(320)으로 기능할 수도 있다. p형의 컬렉터영역(320)의 상부 일정 영역에는 n형의 베이스영역(330)과 p+형 컬렉터컨택영역들(322, 324)이 배치된다. p+형 컬렉터컨택영역들(322, 324)은 p형의 컬렉터영역(320)보다 높은 불순물 도핑농도를 갖는다. n형의 베이스영역(330)은 p형의 컬렉터영역(320)에 의해 둘러싸인다. p형의 컬렉터영역(320)의 상부 일정 영역에는 복수개, 예컨대 9개의 p+형의 에미터영역들(341, 342, …, 349) 및 p+형 베이스컨택영역들(332, 334)이 배치된다. p+형의 에미터영역들(341, 342, …, 349)은 일 방향을 따라 상호 이격되는 아일랜드(islands) 형태로 배치된다. p+형 베이스컨택영역들(332, 334)은 베이스영역(330)보다 높은 불순물 도핑농도를 갖는다.
p+형 컬렉터컨택영역들(322, 324), p+형 베이스컨택영역들(332, 334), 및 p+형 에미터영역들(341, 342, …, 349) 사이에는 소자분리층(350)이 배치된다. 일 예에서 소자분리층(350)은 트랜치 소자분리층일 수 있다. 소자분리층(350)은 대략 적어도 300nm의 두께를 갖는다. p+형 컬렉터컨택영역들(322, 324), p+형 베이스컨택영역들(332, 334), 및 p+형 에미터영역들(341, 342, …, 349)은 소자분리층(150) 두께의 대략 20% 내지 40%에 해당하는 깊이를 가질 수 있다. 일 예에서 소자분리층(350)은 대략 300nm의 두께를 가지며, p+형 컬렉터컨택영역들(322, 324), p+형 베이스컨택영역들(332, 334), 및 p+형 에미터영역들(341, 342, …, 349)은 대략 60nm 내지 120nm의 깊이를 갖는다. 일 예에서 p+형 에미터영역들(341, 342, …, 349)의 각각과 n형 베이스영역(330)이 접하는 부분(L)의 면적은 실질적으로 동일할 수 있다. p+형 에미터영역들(341, 342, …, 349)의 각각을 포함하는 바이폴라 접합 트랜지스터들의 각각의 전류 구동 능력은 p+형 에미터영역들(341, 342, …, 349)의 각각과 n형 베이스영역(330)이 접하는 부분(L)의 면적에 의해 결정되며, 이에 따라 본 예에 따른 다이오드 연결형 바이폴라 접합 트랜지스터를 구성하는 9개의 바이폴라 접합 트랜지스터들의 각각의 전류 구동 능력이 실질적으로 동일해지도록 할 수 있다.
9개의 에미터영역들(341, 342, …, 349) 중 어느 하나의 에미터영역(341)은 제1 에미터단자(E1)에 전기적으로 연결된다. 에미터영역(341)을 제외한 나머지 에미터영역들(342, 343, …, 349)은 제2 에미터단자(E2)에 공통으로 연결된다. 일 예에서 바이폴라 접합 트랜지스터들의 정합 특성(matching characteristics)을 향상시키기 위해 제1 에미터단자(E1)에 연결되는 에미터영역(341)은 중앙에 배치되도록 할 수 있다. 다이오드 연결형 구조를 위해 p+형 컬렉터컨택영역들(322, 324) 및 p+형 베이스컨택영역들(332, 334)은 컬렉터단자(C)에 공통으로 연결된다.
도 7은 도 5의 다이오드 연결형 바이폴라 접합 트랜지스터의 등가회로도이다. 도 7을 참조하면, 9개의 바이폴라 접합 트랜지스터들(391, 392, …, 399)의 컬렉터가 하나의 컬렉터단자(C)에 공통으로 연결된다. 바이폴라 접합 트랜지스터들(391, 392, …, 399)의 각각은 베이스와 컬렉터가 서로 연결되어 다이오드 연결형으로 이루어지며, 이에 따라 바이폴라 접합 트랜지스터들(391, 392, …, 399)의 각각의 베이스 또한 공통의 컬렉터단자(C)에 연결된다. 바이폴라 접합 트랜지스터(391)의 에미터는 제1 에미터단자(E1)에 연결되며, 나머지 바이폴라 접합 트랜지스터들(392, 393, …, 399)의 에미터들은 제2 에미터단자(E2)에 공통으로 연결된다. 도 5 및 도 6을 참조하여 설명한 바와 같이, 바이폴라 접합 트랜지스터들(391, 392, …, 399)은 컬렉터영역(320) 및 베이스영역(330)을 공유한다. 바이폴라 접합 트랜지스터들(391, 392, …, 399)의 각각은 상호 분리된 에미터영역들(341, 342, …, 349)의 각각을 갖는다.
도 8은 또 다른 예에 따른 다이오드 연결형 바이폴라 접합 트랜지스터를 나타내 보인 레이아웃도이다. 도 8을 참조하면, 본 예에 따른 다이오드 연결형 바이폴라 접합 트랜지스터(400)는, 복수개의 pnp형 바이폴라 접합 트랜지스터들로 이루어지며, 각각의 바이폴라 접합 트랜지스터는 베이스와 컬렉터가 서로 연결되는 다이오드 연결형 구조를 갖는다. 즉 p형의 컬렉터영역(420) 내에 n형의 베이스영역(430)이 배치된다. n형의 베이스영역(430) 내에는 복수개, 예컨대 9개의 에미터영역들(441, 442, …, 449)이 상호 이격되도록 배치된다. 에미터영역들(441, 442, …, 449)은 서로 수직인 제1 방향 및 제2 방향을 따라 3X3(3 by 3)의 어레이 형태로 배치될 수 있다. 본 예에 따른 다이오드 연결형 바이폴라 접합 트랜지스터(400)의 단면 구조는 어레이 형태로 에미터영역들(441, 442, …, 449)이 배치되는 점을 제외하고는 도 6을 참조하여 설명한 바와 동일하며, 또한 등가회로는 도 7에 나타낸 바와 동일하다.
도 9는 일 예에 따른 다이오드 연결형 바이폴라 접합 트랜지스터를 이용한 전자회로를 나타내 보인 회로도이다. 도 9를 참조하면, 본 예에 따른 전자회로(500)는 밴드-갭 기준(BGR) 회로로서, 3개의 저항기들(resistors)(521, 522, 523)과, 연산증폭기(operational amplifier)(510)와, 그리고 다이오드 연결형 바이폴라 접합 트랜지스터(100)를 포함하여 구성된다. 다이오드 연결형 바이폴라 접합 트랜지스터(100)는, 도 1 내지 도 3을 참조하여 설명한 바와 같이, 복수개, 예컨대 9개의 npn형 바이폴라 접합 트랜지스터들(191, 192, …, 193)로 구성된다. 바이폴라 접합 트랜지스터(191)의 제1 에미터단자(E1)와 베이스단자, 즉 전원단자(VDD) 사이에 일정 크기의 제1 에미터-베이스전압(VBE1)이 발생되고, 일정 크기의 전류가 바이폴라 접합 트랜지스터(191)를 통해 흐르게 된다. 바이폴라 접합 트랜지스터들(192, 193, …, 199)의 제2 에미터단자(E2)와 베이스단자, 즉 전원단자(VDD) 사이에도 일정 크기의 제2 에미터-베이스전압(VBE2)이 발생되고, 일정 크기의 전류가 바이폴라 접합 트랜지스터들(192, 193, …, 199)을 통해 흐르게 된다.
바이폴라 접합 트랜지스터(191)의 제1 에미터단자(E1)는 저항기(521)의 일 단자에 연결된다. 바이폴라 접합 트랜지스터들(192, 193, …, 199)의 제2 에미터단자(E2)는 저항기(523)의 일 단자에 연결된다. 저항기(521)의 일 단자는 바이폴라 접합 트랜지스터(191)의 제1 에미터단자(E1)에 연결되는 동시에 연산증폭기(510)의 포지티브 입력단자(+)에 연결된다. 저항기(523)의 반대 단자는 저항기(522)의 일 단자에 연결되는 동시에 연산증폭기(510)의 네가티브 입력단자(-)에 연결된다. 저항기(521)의 반대 단자 및 저항기(522)의 반대 단자는 연산증폭기(510)의 출력단자(Vout)에 공통으로 연결된다.
연산증폭기(510)은, 저항기(521)와 제1 에미터단자(E1) 사이의 노드 "A"에 연결되는 포지티브 입력단자(+)와, 저항기(522) 및 저항기(523) 사이의 노드 "B"에 연결되는 네가티브 입력단자(-)를 갖는다. 연산증폭기(510)는 노드 "A" 및 노드 "B"의 전압을 노멀라이징(normalizing)하여 밴드갭 전압을 출력단자(Vout)을 통해 출력시킨다. 출력되는 밴드갭 전압은 아래와 같은 수식으로 나타낼 수 있다.
Figure pat00001
............수식 (1)
수식 (1)에서 VREF는 출력단자(Vout)를 통해 출력되는 밴드-갭 기준전압이고, VDD는 전원전압이며, VBE2는 바이폴라 접합 트랜지스터들(192, 193, …, 199)의 제2 에미터단자(E2)와 베이스단자 사이의 전압이며, R2 및 R3는 각각 저항기(522) 및 저항기(523)의 저항값이며, VT는 포지티브 온도 계수(positive temperature coefficient)로서 kT/q로 나타낼 수 있으며, n은 병렬연결된 바이폴라 접합 트랜지스터들의 개수를 의미한다. 위 수식 (1)에서 알 수 있듯이 밴드-갭 기준전압(VREF)은 적절한 상수와 함께 서로 반대되는 부호(sign)의 온도 계수를 갖는 두 개의 전압성분을 더함으로써 얻어질 수 있으며, 온도와 무관한 값을 나타낸다. 즉 VT에 의해 포지티브 온도 계수를 반영할 수 있으며, VBE2를 통해 포지티브 온도 계수를 반영할 수 있으며, 저항기들(521, 522, 523)의 저항값들(R1, R2, R3)의 적절한 선택을 통해 온도와 무관한 밴드-갭 기준전압(VREF)을 발생시킬 수 있다.
도 10은 다른 예에 따른 다이오드 연결형 바이폴라 접합 트랜지스터를 이용한 전자회로를 나타내 보인 회로도이다. 도 10을 참조하면, 본 예에 따른 전자회로(600)는 밴드-갭 기준(BGR) 회로로서, 3개의 저항기들(resistors)(621, 622, 623)과, 연산증폭기(operational amplifier)(610)와, 그리고 다이오드 연결형 바이폴라 접합 트랜지스터(300)를 포함하여 구성된다. 다이오드 연결형 바이폴라 접합 트랜지스터(300)는, 도 5 내지 도 7을 참조하여 설명한 바와 같이, 복수개, 예컨대 9개의 pnp형 바이폴라 접합 트랜지스터들(391, 392, …, 393)로 구성된다. 바이폴라 접합 트랜지스터(391)의 제1 에미터단자(E1)와 베이스단자, 즉 접지단자(VSS) 사이에 일정 크기의 제1 에미터-베이스전압(VBE1)이 발생되고, 일정 크기의 전류가 바이폴라 접합 트랜지스터(391)를 통해 흐르게 된다. 바이폴라 접합 트랜지스터들(392, 393, …, 399)의 제2 에미터단자(E2)와 베이스단자, 즉 전원단자(VDD) 사이에도 일정 크기의 제2 에미터-베이스전압(VBE2)이 발생되고, 일정 크기의 전류가 바이폴라 접합 트랜지스터들(392, 393, …, 399)을 통해 흐르게 된다.
바이폴라 접합 트랜지스터(391)의 제1 에미터단자(E1)는 저항기(621)의 일 단자에 연결된다. 바이폴라 접합 트랜지스터들(392, 393, …, 399)의 제2 에미터단자(E2)는 저항기(623)의 일 단자에 연결된다. 저항기(621)의 일 단자는 바이폴라 접합 트랜지스터(391)의 제1 에미터단자(E1)에 연결되는 동시에 연산증폭기(610)의 포지티브 입력단자(+)에 연결된다. 저항기(623)의 반대 단자는 저항기(622)의 일 단자에 연결되는 동시에 연산증폭기(610)의 네가티브 입력단자(-)에 연결된다. 저항기(621)의 반대 단자 및 저항기(622)의 반대 단자는 연산증폭기(610)의 출력단자(Vout)에 공통으로 연결된다.
연산증폭기(610)은, 저항기(621)와 제1 에미터단자(E1) 사이의 노드 "A"에 연결되는 포지티브 입력단자(+)와, 저항기(622) 및 저항기(623) 사이의 노드 "B"에 연결되는 네가티브 입력단자(-)를 갖는다. 연산증폭기(610)는 노드 "A" 및 노드 "B"의 전압을 노멀라이징(normalizing)하여 밴드갭 전압을 출력단자(Vout)을 통해 출력시킨다. 출력되는 밴드갭 전압은 아래와 같은 수식으로 나타낼 수 있다.
Figure pat00002
................... 수식 (2)
수식 (2)에서 VREF는 출력단자(Vout)를 통해 출력되는 밴드-갭 기준전압이고, VBE2는 바이폴라 접합 트랜지스터(391)의 제1 에미터단자(E1)와 베이스단자 사이의 전압이며, R2 및 R3는 각각 저항기(622) 및 저항기(623)의 저항값이며, VT는 포지티브 온도 계수(positive temperature coefficient)로서 kT/q로 나타낼 수 있으며, n은 병렬연결된 바이폴라 접합 트랜지스터들의 개수를 의미한다. 위 수식 (2)에서 알 수 있듯이 밴드-갭 기준전압(VREF)은 적절한 상수와 함께 서로 반대되는 부호(sign)의 온도 계수를 갖는 두 개의 전압성분을 더함으로써 얻어질 수 있으며, 온도와 무관한 값을 나타낸다. 즉 VT에 의해 포지티브 온도 계수를 반영할 수 있으며, VBE2를 통해 포지티브 온도 계수를 반영할 수 있으며, 저항기들(621, 622, 623)의 저항값들(R1, R2, R3)의 적절한 선택을 통해 온도와 무관한 밴드-갭 기준전압(VREF)을 발생시킬 수 있다.
110...기판 120...컬렉터영역
122, 124...컬렉터컨택영역 130...베이스영역
132, 134...베이스컨택영역
141, 142, 143, 144, 145, 146, 147, 148, 149...에미터영역
150...소자분리층

Claims (30)

  1. 제1 도전형의 컬렉터영역;
    상기 컬렉터영역의 상부 일정 영역에 배치되는 제2 도전형의 베이스영역; 및
    상기 베이스영역의 상부에서 상호 이격되도록 아일랜드 형태로 배치되는 제1 도전형의 복수개의 에미터영역들을 포함하는 다이오드 연결형 바이폴라 접합 트랜지스터.
  2. 제1항에 있어서,
    상기 에미터영역들은 일 방향을 따라 길게 배치되는 다이오드 연결형 바이폴라 접합 트랜지스터.
  3. 제2항에 있어서,
    상기 에미터영역들 중 어느 하나의 에미터영역은 제1 에미터단자에 연결되고, 나머지 에미터영역들은 제2 에미터단자에 공통으로 연결되는 다이오드 연결형 바이폴라 접합 트랜지스터.
  4. 제3항에 있어서,
    상기 제1 에미터단자에 연결되는 에미터영역은 에미터영역들의 중앙에 배치되는 다이오드 연결형 바이폴라 접합 트랜지스터.
  5. 제2항에 있어서,
    상기 베이스영역 상부에 배치되는 제2 도전형의 베이스컨택영역을 더 포함하는 다이오드 연결형 바이폴라 접합 트랜지스터.
  6. 제5항에 있어서,
    상기 베이스컨택영역은 상기 베이스영역보다 상대적으로 높은 불순물 도핑농도를 갖는 다이오드 연결형 바이폴라 접합 트랜지스터.
  7. 제5항에 있어서,
    상기 베이스컨택영역은, 상기 일 방향을 따라 상기 에미터영역들의 일 단부쪽 및 반대 단부쪽에 배치되는 제1 베이스컨택영역 및 제2 베이스컨택영역을 포함하는 다이오드 연결형 바이폴라 접합 트랜지스터.
  8. 제2항에 있어서,
    상기 컬렉터영역 상부에 배치되는 제1 도전형의 컬렉터컨택영역을 더 포함하는 다이오드 연결형 바이폴라 접합 트랜지스터.
  9. 제8항에 있어서,
    상기 컬렉터컨택영역은 상기 컬렉터영역보다 상대적으로 높은 불순물 도핑농도를 갖는 다이오드 연결형 바이폴라 접합 트랜지스터.
  10. 제5항에 있어서,
    상기 컬렉터컨택영역은, 상기 일 방향을 따라 상기 에미터영역들의 일 단부쪽 및 반대 단부쪽에 각각 배치되는 제1 컬렉터컨택영역 및 제2 컬렉터컨택영역을 포함하는 다이오드 연결형 바이폴라 접합 트랜지스터.
  11. 제1항에 있어서,
    상기 에미터영역들 사이에 배치되는 트랜치 소자분리층을 더 포함하는 다이오드 연결형 바이폴라 접합 트랜지스터.
  12. 제11항에 있어서,
    상기 에미터영역들은 상기 트랜치 소자분리층 두께의 대략 20% 내지 40%의 깊이를 갖는 다이오드 연결형 바이폴라 접합 트랜지스터.
  13. 제1항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 다이오드 연결형 바이폴라 접합 트랜지스터.
  14. 제1항에 있어서,
    상기 제1 도전형은 p이고, 상기 제2 도전형은 n형인 다이오드 연결형 바이폴라 접합 트랜지스터.
  15. 제1항에 있어서,
    상기 에미터영역들은, 서로 수직인 제1 방향 및 제2 방향을 따라 어레이 형태로 배치되는 다이오드 연결형 바이폴라 접합 트랜지스터.
  16. 제1항에 있어서,
    상기 컬렉터영역 및 베이스영역은 공통의 컬렉터단자에 연결되는 다이오드 연결형 바이폴라 접합 트랜지스터.
  17. 제1항에 있어서,
    상기 에미터영역들의 각각과 상기 베이스영역 사이의 접합 면적이 실질적으로 동일한 다이오드 연결형 바이폴라 접합 트랜지스터.
  18. 다이오드 연결형 바이폴라 접합 트랜지스터를 포함하는 전자회로에 있어서,
    상기 다이오드 연결형 바이폴라 접합 트랜지스터는,
    제1 도전형의 컬렉터영역;
    상기 컬렉터영역의 상부 일정 영역에 배치되는 제2 도전형의 베이스영역; 및
    상기 베이스영역의 상부에서 상호 이격되도록 아일랜드 형태로 배치되는 제1 도전형의 복수개의 에미터영역들을 포함하는 전자회로.
  19. 제18항에 있어서,
    상기 다이오드 연결형 바이폴라 접합 트랜지스터는 npn형인 전자회로.
  20. 제19항에 있어서,
    상기 에미터영역들 중 어느 하나의 에미터영역은 제1 에미터단자에 연결되고, 나머지 에미터영역들은 제2 에미터단자에 공통으로 연결되는 전자회로.
  21. 제20항에 있어서,
    상기 베이스영역 및 컬렉터영역이 전기적으로 상호 연결되는 전자회로.
  22. 제21항에 있어서,
    상기 베이스영역 및 컬렉터영역은 전원단자에 연결되는 전자회로.
  23. 제22항에 있어서,
    상기 제1 에미터단자에 연결되는 포지티브 입력단자와, 상기 제2 에미터단자에 연결되는 네가티브 입력단자와, 그리고 출력단자를 갖는 연산증폭기를 더 포함하는 전자회로.
  24. 제23항에 있어서,
    상기 제1 에미터단자 및 출력단자 사이에 배치되는 제1 저항기와, 상기 네가티브 입력단자와 출력단자 사이에 배치되는 제2 저항기와, 그리고 상기 네가티브 입력단자와 제2 에미터단자 사이에 배치되는 제3 저항기를 더 포함하는 전자회로.
  25. 제18항에 있어서,
    상기 다이오드 연결형 바이폴라 접합 트랜지스터는 pnp형인 전자회로.
  26. 제25항에 있어서,
    상기 에미터영역들 중 어느 하나의 에미터영역은 제1 에미터단자에 연결되고, 나머지 에미터영역들은 제2 에미터단자에 공통으로 연결되는 전자회로.
  27. 제26항에 있어서,
    상기 베이스영역 및 컬렉터영역이 전기적으로 상호 연결되는 전자회로.
  28. 제27항에 있어서,
    상기 베이스영역 및 컬렉터영역은 접지단자에 연결되는 전자회로.
  29. 제28항에 있어서,
    상기 제1 에미터단자에 연결되는 포지티브 입력단자와, 상기 제2 에미터단자에 연결되는 네가티브 입력단자와, 그리고 출력단자를 갖는 연산증폭기를 더 포함하는 전자회로.
  30. 제29항에 있어서,
    상기 제1 에미터단자 및 출력단자 사이에 배치되는 제1 저항기와, 상기 네가티브 입력단자와 출력단자 사이에 배치되는 제2 저항기와, 그리고 상기 네가티브 입력단자와 제2 에미터단자 사이에 배치되는 제3 저항기를 더 포함하는 전자회로.
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