JP2001085548A - ＢｉＣＭＯＳ素子、オペアンプ、及びＢＧＲ回路 - Google Patents
ＢｉＣＭＯＳ素子、オペアンプ、及びＢＧＲ回路Info
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- JP2001085548A JP2001085548A JP25549899A JP25549899A JP2001085548A JP 2001085548 A JP2001085548 A JP 2001085548A JP 25549899 A JP25549899 A JP 25549899A JP 25549899 A JP25549899 A JP 25549899A JP 2001085548 A JP2001085548 A JP 2001085548A
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Abstract
(57)【要約】
【課題】 低コストでＢｉＣＭＯＳプロセスを実現す
る。 【解決手段】 ウエル・イン・ウエル標準ＭＯＳプロセ
スによってＢｉＣＭＯＳ素子を作成する場合に、Ｎ型Ｍ
ＯＳトランジスタのソースやドレイン等に用いられるＮ
＋型拡散領域を用いてエミッタとし、Ｐ型ウエル領域を
用いてベースとし、Ｎ型ウエル領域を用いてコレクタと
した垂直ＮＰＮ型バイポーラトランジスタを形成し、容
易かつ安価にＢｉＣＭＯＳ素子を作成できるようにし
た。また、このようなＢｉＣＭＯＳ素子を用いてオペア
ンプを作成する際に、差動入力段のペア入力トランジス
タにＢｉＣＭＯＳ素子のパイトランジスタを用いること
により、高精度低オフセット出力のオペアンプを実現す
る。さらに、この高精度低オフセット出力オペアンプを
用いてＢＲＧ回路を構成することにより、高精度で安価
なＢＧＲ回路を実現する。
る。 【解決手段】 ウエル・イン・ウエル標準ＭＯＳプロセ
スによってＢｉＣＭＯＳ素子を作成する場合に、Ｎ型Ｍ
ＯＳトランジスタのソースやドレイン等に用いられるＮ
＋型拡散領域を用いてエミッタとし、Ｐ型ウエル領域を
用いてベースとし、Ｎ型ウエル領域を用いてコレクタと
した垂直ＮＰＮ型バイポーラトランジスタを形成し、容
易かつ安価にＢｉＣＭＯＳ素子を作成できるようにし
た。また、このようなＢｉＣＭＯＳ素子を用いてオペア
ンプを作成する際に、差動入力段のペア入力トランジス
タにＢｉＣＭＯＳ素子のパイトランジスタを用いること
により、高精度低オフセット出力のオペアンプを実現す
る。さらに、この高精度低オフセット出力オペアンプを
用いてＢＲＧ回路を構成することにより、高精度で安価
なＢＧＲ回路を実現する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳプロセスを
用いて形成されるＢｉＣＭＯＳ素子、及び、そのＢｉＣ
ＭＯＳ素子を用いて構成される低オフセット出力オペア
ンプ及び高精度バンドギャップリファレンス（ＢＧＲ）
回路に関する。
用いて形成されるＢｉＣＭＯＳ素子、及び、そのＢｉＣ
ＭＯＳ素子を用いて構成される低オフセット出力オペア
ンプ及び高精度バンドギャップリファレンス（ＢＧＲ）
回路に関する。
【０００２】
【従来の技術】従来より、よりよい特性の回路を設計す
るために、バイポーラトランジスタの長所とＭＯＳトラ
ンジスタの長所の両方を利用できるＢｉＣＭＯＳ素子が
用いられてきた。例えば集積度を考えた場合には、ＭＯ
Ｓトランジスタが必要で、また、高精度低オフセット出
力オペアンプを設計する場合には、閾値のばらつきがＭ
ＯＳトランジスタと比べて非常に小さいバイポーラトラ
ンジスタが必要になる。特に高精度低オフセット出力オ
ペアンプを必要とする高精度バンドギャップリファレン
ス（ＢＧＲ）回路を設計する場合には、ＢｉＣＭＯＳプ
ロセスは非常に有効である。
るために、バイポーラトランジスタの長所とＭＯＳトラ
ンジスタの長所の両方を利用できるＢｉＣＭＯＳ素子が
用いられてきた。例えば集積度を考えた場合には、ＭＯ
Ｓトランジスタが必要で、また、高精度低オフセット出
力オペアンプを設計する場合には、閾値のばらつきがＭ
ＯＳトランジスタと比べて非常に小さいバイポーラトラ
ンジスタが必要になる。特に高精度低オフセット出力オ
ペアンプを必要とする高精度バンドギャップリファレン
ス（ＢＧＲ）回路を設計する場合には、ＢｉＣＭＯＳプ
ロセスは非常に有効である。
【０００３】図７は、ＢｉＣＭＯＳ素子の従来例を示す
断面図である。図７に示す例は、同一のＰ型Ｓｉ基板１
０上にバイポーラトランジスタとＮ型ＭＯＳトランジス
タを形成した例を示しており、破線Ａで示す領域はバイ
ポーラトランジスタ部分を示し、破線Ｂで示す領域はＮ
型ＭＯＳトランジスタ部分を示している。バイポーラト
ランジスタは、Ｐ型Ｓｉ基板１０に形成したＮ型エピタ
キシャル層１２とＮ＋埋め込み層（Ｂｕｒｉｅｄ Ｌａ
ｙｅｒ）１４から形成されるコレクタと、Ｎ型（Ｎ＋）
Ｓｉ領域１６から形成されるエミッタと、Ｐ型Ｓｉ領域
１８から形成されるベースとから構成されている。ここ
で、Ｎ型エピタキシャル層１２は、バイポーラトランジ
スタにおけるコレクタ−ベース間の耐圧を強化するため
に用いられ、Ｎ＋埋め込み層１４は、コレクタ抵抗を下
げる目的で使用されている。
断面図である。図７に示す例は、同一のＰ型Ｓｉ基板１
０上にバイポーラトランジスタとＮ型ＭＯＳトランジス
タを形成した例を示しており、破線Ａで示す領域はバイ
ポーラトランジスタ部分を示し、破線Ｂで示す領域はＮ
型ＭＯＳトランジスタ部分を示している。バイポーラト
ランジスタは、Ｐ型Ｓｉ基板１０に形成したＮ型エピタ
キシャル層１２とＮ＋埋め込み層（Ｂｕｒｉｅｄ Ｌａ
ｙｅｒ）１４から形成されるコレクタと、Ｎ型（Ｎ＋）
Ｓｉ領域１６から形成されるエミッタと、Ｐ型Ｓｉ領域
１８から形成されるベースとから構成されている。ここ
で、Ｎ型エピタキシャル層１２は、バイポーラトランジ
スタにおけるコレクタ−ベース間の耐圧を強化するため
に用いられ、Ｎ＋埋め込み層１４は、コレクタ抵抗を下
げる目的で使用されている。
【０００４】一方、ＭＯＳトランジスタは、以下のよう
な、いわゆるウエル・イン・ウエル標準ＭＯＳプロセス
によって形成される。すなわち、図７において、Ｎ型Ｍ
ＯＳトランジスタは、同一のＰ型Ｓｉ基板１０にＰ型ウ
エル領域（Ｐｗｅｌｌ）２０を形成し、このＰ型ウエル
領域２０内に設けたＮ＋型拡散領域２２、２４によって
ソース及びドレインを形成し、また、各Ｎ＋型拡散領域
２２、２４の中間に位置するＰ型ウエル領域２０の上面
に酸化膜２６及びポリＳｉ層２８を設けてゲートを形成
したものである。なお、同様にＰ型ＭＯＳトランジスタ
は、同一のＰ型Ｓｉ基板１０にＮ型ウエル領域（Ｎｗｅ
ｌｌ）を形成し、このＮ型ウエル領域内に設けたＰ＋型
拡散領域によってソース及びドレインを形成し、また、
各Ｐ＋型拡散領域の中間に位置するＮ型ウエル領域の上
面に酸化膜及びポリＳｉ層を設けてゲートを形成するこ
とができる。
な、いわゆるウエル・イン・ウエル標準ＭＯＳプロセス
によって形成される。すなわち、図７において、Ｎ型Ｍ
ＯＳトランジスタは、同一のＰ型Ｓｉ基板１０にＰ型ウ
エル領域（Ｐｗｅｌｌ）２０を形成し、このＰ型ウエル
領域２０内に設けたＮ＋型拡散領域２２、２４によって
ソース及びドレインを形成し、また、各Ｎ＋型拡散領域
２２、２４の中間に位置するＰ型ウエル領域２０の上面
に酸化膜２６及びポリＳｉ層２８を設けてゲートを形成
したものである。なお、同様にＰ型ＭＯＳトランジスタ
は、同一のＰ型Ｓｉ基板１０にＮ型ウエル領域（Ｎｗｅ
ｌｌ）を形成し、このＮ型ウエル領域内に設けたＰ＋型
拡散領域によってソース及びドレインを形成し、また、
各Ｐ＋型拡散領域の中間に位置するＮ型ウエル領域の上
面に酸化膜及びポリＳｉ層を設けてゲートを形成するこ
とができる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のＢｉＣＭＯＳプロセスにおいては、ＭＯＳトランジ
スタを形成するプロセスに対し、新たにバイポーラトラ
ンジスタを形成するためのマスクを数枚追加する必要が
あり、その追加分だけでも、製造コストが例えば３割程
度高くなる。また、生産ラインも限定されることにな
る。このため、従来のＢｉＣＭＯＳプロセスは、単純に
は回路設計に導入できないという困難性があった。ま
た、例えばＭＯＳプロセスだけで高精度低オフセット出
力オペアンプを設計しようとした場合、ＭＯＳトランジ
スタでは、差動入力段のペアトランジスタ間の閾値電圧
Ｖｔｈの相対的なばらつきが大きいため、その設計は困
難である。したがって、高精度低オフセット出力オペア
ンプを必要とする高精度ＢＧＲ回路は、ＭＯＳプロセス
では設計に限界がある。また、ＭＯＳプロセスで低オフ
セット出力オペアンプを設計しようとした場合、差動入
力段のペアトランジスタの閾値電圧Ｖｔｈの相対的なば
らつきをできるだけ小さくするために、ＭＯＳトランジ
スタのレイアウトサイズをかなり大きくしなければなら
ないという問題がある。
来のＢｉＣＭＯＳプロセスにおいては、ＭＯＳトランジ
スタを形成するプロセスに対し、新たにバイポーラトラ
ンジスタを形成するためのマスクを数枚追加する必要が
あり、その追加分だけでも、製造コストが例えば３割程
度高くなる。また、生産ラインも限定されることにな
る。このため、従来のＢｉＣＭＯＳプロセスは、単純に
は回路設計に導入できないという困難性があった。ま
た、例えばＭＯＳプロセスだけで高精度低オフセット出
力オペアンプを設計しようとした場合、ＭＯＳトランジ
スタでは、差動入力段のペアトランジスタ間の閾値電圧
Ｖｔｈの相対的なばらつきが大きいため、その設計は困
難である。したがって、高精度低オフセット出力オペア
ンプを必要とする高精度ＢＧＲ回路は、ＭＯＳプロセス
では設計に限界がある。また、ＭＯＳプロセスで低オフ
セット出力オペアンプを設計しようとした場合、差動入
力段のペアトランジスタの閾値電圧Ｖｔｈの相対的なば
らつきをできるだけ小さくするために、ＭＯＳトランジ
スタのレイアウトサイズをかなり大きくしなければなら
ないという問題がある。
【０００６】そこで本発明の目的は、低コストでＢｉＣ
ＭＯＳプロセスを実現でき、各種の回路設計に容易に導
入することが可能なＢｉＣＭＯＳ素子及びその製造方法
を提供することにある。また、本発明の他の目的は、安
価なＢｉＣＭＯＳ素子を用いて高精度で低オフセット出
力のオペアンプを提供し、さらに、この高精度低オフセ
ット出力オペアンプを用いて高精度で安価なＢＧＲ回路
を提供することにある。
ＭＯＳプロセスを実現でき、各種の回路設計に容易に導
入することが可能なＢｉＣＭＯＳ素子及びその製造方法
を提供することにある。また、本発明の他の目的は、安
価なＢｉＣＭＯＳ素子を用いて高精度で低オフセット出
力のオペアンプを提供し、さらに、この高精度低オフセ
ット出力オペアンプを用いて高精度で安価なＢＧＲ回路
を提供することにある。
【０００７】
【課題を解決するための手段】本発明は前記目的を達成
するため、同一半導体基板上にＮ型ＭＯＳトランジスタ
及びＰ型ＭＯＳトランジスタとともに、バイポーラトラ
ンジスタを混載したＢｉＣＭＯＳ素子において、ＭＯＳ
プロセスを用いることにより、Ｐ型半導体基板内にＮ型
ウエル領域を設け、このＮ型ウエル領域内にＰ型ウエル
領域を設け、さらにこのＰ型ウエル領域内にＮ型拡散領
域を設け、前記Ｎ型拡散領域をソースまたはドレインと
して用いたＮ型ＭＯＳトランジスタを形成するととも
に、前記ＭＯＳプロセスで形成したＮ型拡散領域を用い
てエミッタとし、Ｐ型ウエル領域を用いてベースとし、
さらにＮ型ウエル領域を用いてコレクタとした垂直ＮＰ
Ｎ型バイポーラトランジスタを形成したことを特徴とす
る。
するため、同一半導体基板上にＮ型ＭＯＳトランジスタ
及びＰ型ＭＯＳトランジスタとともに、バイポーラトラ
ンジスタを混載したＢｉＣＭＯＳ素子において、ＭＯＳ
プロセスを用いることにより、Ｐ型半導体基板内にＮ型
ウエル領域を設け、このＮ型ウエル領域内にＰ型ウエル
領域を設け、さらにこのＰ型ウエル領域内にＮ型拡散領
域を設け、前記Ｎ型拡散領域をソースまたはドレインと
して用いたＮ型ＭＯＳトランジスタを形成するととも
に、前記ＭＯＳプロセスで形成したＮ型拡散領域を用い
てエミッタとし、Ｐ型ウエル領域を用いてベースとし、
さらにＮ型ウエル領域を用いてコレクタとした垂直ＮＰ
Ｎ型バイポーラトランジスタを形成したことを特徴とす
る。
【０００８】また本発明は、同一半導体基板上にＮ型Ｍ
ＯＳトランジスタ及びＰ型ＭＯＳトランジスタととも
に、バイポーラトランジスタを形成したＢｉＣＭＯＳ素
子の製造方法において、ＭＯＳプロセスを用いることに
より、Ｐ型半導体基板内にＮ型ウエル領域を設け、この
Ｎ型ウエル領域内にＰ型ウエル領域を設け、さらにこの
Ｐ型ウエル領域内にＮ型拡散領域を設け、前記Ｎ型拡散
領域をソースまたはドレインとして用いたＮ型ＭＯＳト
ランジスタを形成するとともに、前記ＭＯＳプロセスで
形成したＮ型拡散領域を用いてエミッタとし、Ｐ型ウエ
ル領域を用いてベースとし、さらにＮ型ウエル領域を用
いてコレクタとした垂直ＮＰＮ型バイポーラトランジス
タを形成するようにしたことを特徴とする。
ＯＳトランジスタ及びＰ型ＭＯＳトランジスタととも
に、バイポーラトランジスタを形成したＢｉＣＭＯＳ素
子の製造方法において、ＭＯＳプロセスを用いることに
より、Ｐ型半導体基板内にＮ型ウエル領域を設け、この
Ｎ型ウエル領域内にＰ型ウエル領域を設け、さらにこの
Ｐ型ウエル領域内にＮ型拡散領域を設け、前記Ｎ型拡散
領域をソースまたはドレインとして用いたＮ型ＭＯＳト
ランジスタを形成するとともに、前記ＭＯＳプロセスで
形成したＮ型拡散領域を用いてエミッタとし、Ｐ型ウエ
ル領域を用いてベースとし、さらにＮ型ウエル領域を用
いてコレクタとした垂直ＮＰＮ型バイポーラトランジス
タを形成するようにしたことを特徴とする。
【０００９】また本発明は、少なくとも差動入力段がＢ
ｉＣＭＯＳ素子を用いて構成されるオペアンプにおい
て、前記ＢｉＣＭＯＳ素子は、ＭＯＳプロセスを用いる
ことにより、Ｐ型半導体基板内にＮ型ウエル領域を設
け、このＮ型ウエル領域内にＰ型ウエル領域を設け、さ
らにこのＰ型ウエル領域内にＮ型拡散領域を設け、前記
Ｎ型拡散領域をソースまたはドレインとして用いたＮ型
ＭＯＳトランジスタを形成するとともに、前記ＭＯＳプ
ロセスで形成したＮ型拡散領域を用いてエミッタとし、
Ｐ型ウエル領域を用いてベースとし、さらにＮ型ウエル
領域を用いてコレクタとした垂直ＮＰＮ型バイポーラト
ランジスタを形成した構成を有し、前記オペアンプの差
動入力段は、入力トランジスタが前記ＢｉＣＭＯＳ素子
の垂直ＮＰＮ型バイポーラトランジスタより構成されて
いることを特徴とする。
ｉＣＭＯＳ素子を用いて構成されるオペアンプにおい
て、前記ＢｉＣＭＯＳ素子は、ＭＯＳプロセスを用いる
ことにより、Ｐ型半導体基板内にＮ型ウエル領域を設
け、このＮ型ウエル領域内にＰ型ウエル領域を設け、さ
らにこのＰ型ウエル領域内にＮ型拡散領域を設け、前記
Ｎ型拡散領域をソースまたはドレインとして用いたＮ型
ＭＯＳトランジスタを形成するとともに、前記ＭＯＳプ
ロセスで形成したＮ型拡散領域を用いてエミッタとし、
Ｐ型ウエル領域を用いてベースとし、さらにＮ型ウエル
領域を用いてコレクタとした垂直ＮＰＮ型バイポーラト
ランジスタを形成した構成を有し、前記オペアンプの差
動入力段は、入力トランジスタが前記ＢｉＣＭＯＳ素子
の垂直ＮＰＮ型バイポーラトランジスタより構成されて
いることを特徴とする。
【００１０】また本発明は、ゲートが共通のノードに接
続され、ソースが共通の電源電圧に接続された互いに特
性の等しい第１、第２のＭＯＳトランジスタと、コレク
タが前記第１のＭＯＳトランジスタのドレインに第１の
抵抗を介して接続され、ベースがコレクタに接続された
第１のバイポーラトランジスタと、コレクタが前記第２
のＭＯＳトランジスタのドレインに接続され、ベースが
コレクタに接続された第２のバイポーラトランジスタ
と、前記第１、第２のバイポーラトランジスタの共通接
続されたエミッタとグランドとの間に接続された第２の
抵抗と、反転入力端子が第２のＭＯＳトランジスタのド
レインに接続され、非反転入力端子が第１のＭＯＳトラ
ンジスタのドレインに接続され、出力端子が第１、第２
のＭＯＳトランジスタのゲートに共通接続されたオペア
ンプとを有するＢＧＲ回路において、前記オペアンプ
は、少なくとも差動入力段がＢｉＣＭＯＳ素子を用いて
構成され、前記ＢｉＣＭＯＳ素子は、ＭＯＳプロセスを
用いることにより、Ｐ型半導体基板内にＮ型ウエル領域
を設け、このＮ型ウエル領域内にＰ型ウエル領域を設
け、さらにこのＰ型ウエル領域内にＮ型拡散領域を設
け、前記Ｎ型拡散領域をソースまたはドレインとして用
いたＮ型ＭＯＳトランジスタを形成するとともに、前記
ＭＯＳプロセスで形成したＮ型拡散領域を用いてエミッ
タとし、Ｐ型ウエル領域を用いてベースとし、さらにＮ
型ウエル領域を用いてコレクタとした垂直ＮＰＮ型バイ
ポーラトランジスタを形成した構成を有し、前記オペア
ンプの差動入力段は、入力トランジスタが前記ＢｉＣＭ
ＯＳ素子の垂直ＮＰＮ型バイポーラトランジスタより構
成されていることを特徴とする。
続され、ソースが共通の電源電圧に接続された互いに特
性の等しい第１、第２のＭＯＳトランジスタと、コレク
タが前記第１のＭＯＳトランジスタのドレインに第１の
抵抗を介して接続され、ベースがコレクタに接続された
第１のバイポーラトランジスタと、コレクタが前記第２
のＭＯＳトランジスタのドレインに接続され、ベースが
コレクタに接続された第２のバイポーラトランジスタ
と、前記第１、第２のバイポーラトランジスタの共通接
続されたエミッタとグランドとの間に接続された第２の
抵抗と、反転入力端子が第２のＭＯＳトランジスタのド
レインに接続され、非反転入力端子が第１のＭＯＳトラ
ンジスタのドレインに接続され、出力端子が第１、第２
のＭＯＳトランジスタのゲートに共通接続されたオペア
ンプとを有するＢＧＲ回路において、前記オペアンプ
は、少なくとも差動入力段がＢｉＣＭＯＳ素子を用いて
構成され、前記ＢｉＣＭＯＳ素子は、ＭＯＳプロセスを
用いることにより、Ｐ型半導体基板内にＮ型ウエル領域
を設け、このＮ型ウエル領域内にＰ型ウエル領域を設
け、さらにこのＰ型ウエル領域内にＮ型拡散領域を設
け、前記Ｎ型拡散領域をソースまたはドレインとして用
いたＮ型ＭＯＳトランジスタを形成するとともに、前記
ＭＯＳプロセスで形成したＮ型拡散領域を用いてエミッ
タとし、Ｐ型ウエル領域を用いてベースとし、さらにＮ
型ウエル領域を用いてコレクタとした垂直ＮＰＮ型バイ
ポーラトランジスタを形成した構成を有し、前記オペア
ンプの差動入力段は、入力トランジスタが前記ＢｉＣＭ
ＯＳ素子の垂直ＮＰＮ型バイポーラトランジスタより構
成されていることを特徴とする。
【００１１】上述のように本発明のＢｉＣＭＯＳ素子及
びその製造方法では、従来と同様の標準ＭＯＳプロセス
において、Ｎ型ＭＯＳトランジスタのソースやドレイン
等に用いられるＮ型拡散領域を用いてエミッタとし、Ｐ
型ウエル領域を用いてベースとし、Ｎ型ウエル領域を用
いてコレクタとした垂直ＮＰＮ型バイポーラトランジス
タを形成するようにした。したがって、ＭＯＳトランジ
スタを形成するプロセスに対し、新たにバイポーラトラ
ンジスタを形成するためのマスク等を追加する必要がな
くなり、安価なＢｉＣＭＯＳ素子を提供することが可能
となり、また、生産ラインも簡素化できるため、各種の
回路設計に容易に導入することが可能となる。
びその製造方法では、従来と同様の標準ＭＯＳプロセス
において、Ｎ型ＭＯＳトランジスタのソースやドレイン
等に用いられるＮ型拡散領域を用いてエミッタとし、Ｐ
型ウエル領域を用いてベースとし、Ｎ型ウエル領域を用
いてコレクタとした垂直ＮＰＮ型バイポーラトランジス
タを形成するようにした。したがって、ＭＯＳトランジ
スタを形成するプロセスに対し、新たにバイポーラトラ
ンジスタを形成するためのマスク等を追加する必要がな
くなり、安価なＢｉＣＭＯＳ素子を提供することが可能
となり、また、生産ラインも簡素化できるため、各種の
回路設計に容易に導入することが可能となる。
【００１２】また、本発明のオペアンプでは、上述のよ
うなＭＯＳプロセスを用いた安価な垂直ＮＰＮ型バイポ
ーラトランジスタにより差動入力段のペアトランジスタ
を構成することができるため、差動入力段のペアトラン
ジスタの閾値電圧のばらつきを抑制できるため、高精度
低オフセット出力のオペアンプを容易に設計することが
でき、また、ＭＯＳトランジスタを用いる場合のような
レイアウトサイズを大きくしなければならないという問
題も生じない。さらに、本発明のＢＧＲ回路では、上述
のような高精度低オフセット出力のオペアンプを用いる
ことにより、高精度で安価なＢＧＲ回路を提供すること
ができる。
うなＭＯＳプロセスを用いた安価な垂直ＮＰＮ型バイポ
ーラトランジスタにより差動入力段のペアトランジスタ
を構成することができるため、差動入力段のペアトラン
ジスタの閾値電圧のばらつきを抑制できるため、高精度
低オフセット出力のオペアンプを容易に設計することが
でき、また、ＭＯＳトランジスタを用いる場合のような
レイアウトサイズを大きくしなければならないという問
題も生じない。さらに、本発明のＢＧＲ回路では、上述
のような高精度低オフセット出力のオペアンプを用いる
ことにより、高精度で安価なＢＧＲ回路を提供すること
ができる。
【００１３】
【発明の実施の形態】以下、本発明によるＢｉＣＭＯＳ
素子、オペアンプ、及びＢＧＲ回路の実施の形態につい
て説明する。まず、本発明の第１の実施の形態として、
ＢｉＣＭＯＳ素子とその製造方法について説明する。本
形態のＢｉＣＭＯＳ素子及びその製造方法では、従来と
同様のウエル・イン・ウエル標準ＭＯＳプロセスにおい
て、Ｎ型ＭＯＳトランジスタのソースやドレイン等に用
いられるＮ＋型拡散領域を用いてエミッタとし、Ｐ型ウ
エル領域を用いてベースとし、Ｎ型ウエル領域を用いて
コレクタとした垂直ＮＰＮ型バイポーラトランジスタを
形成するようにしたものである。
素子、オペアンプ、及びＢＧＲ回路の実施の形態につい
て説明する。まず、本発明の第１の実施の形態として、
ＢｉＣＭＯＳ素子とその製造方法について説明する。本
形態のＢｉＣＭＯＳ素子及びその製造方法では、従来と
同様のウエル・イン・ウエル標準ＭＯＳプロセスにおい
て、Ｎ型ＭＯＳトランジスタのソースやドレイン等に用
いられるＮ＋型拡散領域を用いてエミッタとし、Ｐ型ウ
エル領域を用いてベースとし、Ｎ型ウエル領域を用いて
コレクタとした垂直ＮＰＮ型バイポーラトランジスタを
形成するようにしたものである。
【００１４】図１、図２は、本形態によるＢｉＣＭＯＳ
素子の構造を示す断面図である。図１では、同一のＰ型
Ｓｉ基板１００上に垂直ＮＰＮ型バイポーラトランジス
タとＮ型ＭＯＳトランジスタが形成されている状態を示
しており、破線Ａで示す領域はバイポーラトランジスタ
部分を示し、破線Ｂで示す領域はＮ型ＭＯＳトランジス
タ部分を示している。また、図２（Ａ）は、図１に示す
ＢｉＣＭＯＳ素子のＮ型ＭＯＳトランジスタとそのシン
ボル記号を示し、図２（Ｂ）は図１に示すＢｉＣＭＯＳ
素子のバイポーラトランジスタとそのシンボル記号を示
している。上述のように本形態では、共通のウエル・イ
ン・ウエル標準ＭＯＳプロセスで同一Ｐ型Ｓｉ基板上に
形成されるＮ型ウエル領域、Ｐ型ウエル領域、Ｎ＋型拡
散領域を用いてＭＯＳトランジスタとバイポーラトラン
ジスタを形成するものである。
素子の構造を示す断面図である。図１では、同一のＰ型
Ｓｉ基板１００上に垂直ＮＰＮ型バイポーラトランジス
タとＮ型ＭＯＳトランジスタが形成されている状態を示
しており、破線Ａで示す領域はバイポーラトランジスタ
部分を示し、破線Ｂで示す領域はＮ型ＭＯＳトランジス
タ部分を示している。また、図２（Ａ）は、図１に示す
ＢｉＣＭＯＳ素子のＮ型ＭＯＳトランジスタとそのシン
ボル記号を示し、図２（Ｂ）は図１に示すＢｉＣＭＯＳ
素子のバイポーラトランジスタとそのシンボル記号を示
している。上述のように本形態では、共通のウエル・イ
ン・ウエル標準ＭＯＳプロセスで同一Ｐ型Ｓｉ基板上に
形成されるＮ型ウエル領域、Ｐ型ウエル領域、Ｎ＋型拡
散領域を用いてＭＯＳトランジスタとバイポーラトラン
ジスタを形成するものである。
【００１５】まず、図１、図２（Ａ）に示すＮ型ＭＯＳ
トランジスタについて説明する。すなわち、図１、図２
（Ａ）に示すＮ型ＭＯＳトランジスタは、Ｐ型Ｓｉ基板
１００にＮ型ウエル領域（Ｎｗｅｌｌ）１１０を形成
し、このＮ型ウエル領域１１０内にＰ型ウエル領域（Ｐ
ｗｅｌｌ）１２０を形成し、さらに、このＰ型ウエル領
域１２０内に２つのＮ＋型拡散領域１２２、１２４を形
成する。そして、このＮ＋型拡散領域１２２、１２４を
Ｎ型ＭＯＳトランジスタのソース及びドレインとする。
また、各Ｎ＋拡散領域１２２、１２４の中間に位置する
Ｐ型ウエル領域１２０の上面に、酸化膜１２６及びポリ
Ｓｉ層１２８を設けてゲートとする。なお、Ｎ型ウエル
領域１１０には電源電圧Ｖｃｃが接続され、Ｐ型ウエル
領域１２０及びＰ型Ｓｉ基板１００にはグランドＧＮＤ
が接続されている。
トランジスタについて説明する。すなわち、図１、図２
（Ａ）に示すＮ型ＭＯＳトランジスタは、Ｐ型Ｓｉ基板
１００にＮ型ウエル領域（Ｎｗｅｌｌ）１１０を形成
し、このＮ型ウエル領域１１０内にＰ型ウエル領域（Ｐ
ｗｅｌｌ）１２０を形成し、さらに、このＰ型ウエル領
域１２０内に２つのＮ＋型拡散領域１２２、１２４を形
成する。そして、このＮ＋型拡散領域１２２、１２４を
Ｎ型ＭＯＳトランジスタのソース及びドレインとする。
また、各Ｎ＋拡散領域１２２、１２４の中間に位置する
Ｐ型ウエル領域１２０の上面に、酸化膜１２６及びポリ
Ｓｉ層１２８を設けてゲートとする。なお、Ｎ型ウエル
領域１１０には電源電圧Ｖｃｃが接続され、Ｐ型ウエル
領域１２０及びＰ型Ｓｉ基板１００にはグランドＧＮＤ
が接続されている。
【００１６】また、同様にＰ型ＭＯＳトランジスタ（図
示せず）は、同一のＰ型Ｓｉ基板１００にＮ型ウエル領
域を形成し、このＮ型ウエル領域内に設けた２つのＰ＋
型拡散領域をソース及びドレインとする。また、各Ｐ＋
拡散領域の中間に位置するＮ型ウエル領域の上面に、酸
化膜及びポリＳｉ層を設けてゲートとすることにより形
成できる。なお、Ｎ＋型拡散領域は、Ｎ型Ｓｉ半導体で
Ｎ型不純物の拡散濃度が特に高い部分を示し、Ｐ＋型拡
散領域は、Ｐ型Ｓｉ半導体でＰ型不純物の拡散濃度が特
に高い部分を示している。
示せず）は、同一のＰ型Ｓｉ基板１００にＮ型ウエル領
域を形成し、このＮ型ウエル領域内に設けた２つのＰ＋
型拡散領域をソース及びドレインとする。また、各Ｐ＋
拡散領域の中間に位置するＮ型ウエル領域の上面に、酸
化膜及びポリＳｉ層を設けてゲートとすることにより形
成できる。なお、Ｎ＋型拡散領域は、Ｎ型Ｓｉ半導体で
Ｎ型不純物の拡散濃度が特に高い部分を示し、Ｐ＋型拡
散領域は、Ｐ型Ｓｉ半導体でＰ型不純物の拡散濃度が特
に高い部分を示している。
【００１７】次に、図１、図２（Ｂ）に示すバイポーラ
トランジスタについて説明する。本例のバイポーラトラ
ンジスタは、ウエル・イン・ウエル標準ＭＯＳプロセス
によってＰ型Ｓｉ基板１００に形成されるＮ型ウエル領
域（Ｎｗｅｌｌ）２１０をコレクタとし、また、Ｐ型ウ
エル領域（Ｐｗｅｌｌ）２２０をベースとし、Ｎ＋型拡
散領域２３０をエミッタとしたものである。Ｎ型ウエル
領域（第２のＮ型ウエル領域）２１０は、Ｎ型ウエル領
域（第１のＮ型ウエル領域）１１０と同時に形成される
ものであり、Ｐ型ウエル領域（第２のＰ型ウエル領域）
２２０は、Ｐ型ウエル領域（第１のＰ型ウエル領域）１
２０と同時に形成されるものである。また、Ｎ＋型拡散
領域２３０は、Ｎ＋拡散領域１２２、１２４と同時に形
成されるものである。そして、このようなＮ＋型拡散領
域２３０、Ｐ型ウエル領域２２０、Ｎ型ウエル領域２１
０は、Ｐ型Ｓｉ基板１００に対して垂直方向に重なって
おり、垂直ＮＰＮ型バイポーラトランジスタを形成して
いる。
トランジスタについて説明する。本例のバイポーラトラ
ンジスタは、ウエル・イン・ウエル標準ＭＯＳプロセス
によってＰ型Ｓｉ基板１００に形成されるＮ型ウエル領
域（Ｎｗｅｌｌ）２１０をコレクタとし、また、Ｐ型ウ
エル領域（Ｐｗｅｌｌ）２２０をベースとし、Ｎ＋型拡
散領域２３０をエミッタとしたものである。Ｎ型ウエル
領域（第２のＮ型ウエル領域）２１０は、Ｎ型ウエル領
域（第１のＮ型ウエル領域）１１０と同時に形成される
ものであり、Ｐ型ウエル領域（第２のＰ型ウエル領域）
２２０は、Ｐ型ウエル領域（第１のＰ型ウエル領域）１
２０と同時に形成されるものである。また、Ｎ＋型拡散
領域２３０は、Ｎ＋拡散領域１２２、１２４と同時に形
成されるものである。そして、このようなＮ＋型拡散領
域２３０、Ｐ型ウエル領域２２０、Ｎ型ウエル領域２１
０は、Ｐ型Ｓｉ基板１００に対して垂直方向に重なって
おり、垂直ＮＰＮ型バイポーラトランジスタを形成して
いる。
【００１８】また、Ｐ型ウエル領域２２０は、Ｎ＋型拡
散領域２３０の外周を包囲する状態で設けられており、
このＮ＋型拡散領域２３０を包囲して表面に露呈した部
分がベースの取り出し口となっている。また、Ｎ型ウエ
ル領域２１０は、Ｐ型ウエル領域２２０の外周を包囲す
る状態で設けられており、このＰ型ウエル領域２２０を
包囲して表面に露呈した部分がコレクタの取り出し口と
なっている。このような各取り出し口の構造により、ベ
ース抵抗（寄生抵抗）及びコレクタ抵抗（寄生抵抗）を
低下させることができる。
散領域２３０の外周を包囲する状態で設けられており、
このＮ＋型拡散領域２３０を包囲して表面に露呈した部
分がベースの取り出し口となっている。また、Ｎ型ウエ
ル領域２１０は、Ｐ型ウエル領域２２０の外周を包囲す
る状態で設けられており、このＰ型ウエル領域２２０を
包囲して表面に露呈した部分がコレクタの取り出し口と
なっている。このような各取り出し口の構造により、ベ
ース抵抗（寄生抵抗）及びコレクタ抵抗（寄生抵抗）を
低下させることができる。
【００１９】図３は、本例によるバイポーラトランジス
タのやや具体的な形状を示す図であり、図３（Ａ）は断
面図、図３（Ｂ）は平面図である。図３（Ｂ）に示すよ
うに、本例のバイポーラトランジスタでは、中央のＮ＋
型拡散領域２３０が正方形状に形成され、その外周にＰ
型ウエル領域２２０の表面露出部分が正方形の略ロ字状
に形成されている。また、このＰ型ウエル領域２２０の
外周にＮ型ウエル領域２１０の表面露出部分が正方形の
略ロ字状に形成されている。そして、Ｎ型ウエル領域２
１０に接続するコレクタ用の電極やＰ型ウエル領域２２
０に接続するベース用の電極の形状を、Ｎ型ウエル領域
２１０やＰ型ウエル領域２２０の形状に対応して、正方
形の略ロ字状に設けることにより、各取り出し口の面積
を大きくし、ベース抵抗やコレクタ抵抗を低減する。ま
た、このような形状のコレクタ用電極やベース用電極
は、最終的にはそれぞれのリード線に接続されるもので
あり、図３（Ａ）は、この様子を模式的に示したもので
ある。なお、図３に示すように、Ｎ型ウエル領域２１０
に電極を接続する場合には、このＮ型ウエル領域２１０
の表面の不純物濃度を高めてＮ＋領域２１０Ａとし、Ｐ
型ウエル領域２２０に電極を接続する場合にも、このＰ
型ウエル領域２２０の表面の不純物濃度を高めてＰ＋領
域２２０Ａとするようになっている。
タのやや具体的な形状を示す図であり、図３（Ａ）は断
面図、図３（Ｂ）は平面図である。図３（Ｂ）に示すよ
うに、本例のバイポーラトランジスタでは、中央のＮ＋
型拡散領域２３０が正方形状に形成され、その外周にＰ
型ウエル領域２２０の表面露出部分が正方形の略ロ字状
に形成されている。また、このＰ型ウエル領域２２０の
外周にＮ型ウエル領域２１０の表面露出部分が正方形の
略ロ字状に形成されている。そして、Ｎ型ウエル領域２
１０に接続するコレクタ用の電極やＰ型ウエル領域２２
０に接続するベース用の電極の形状を、Ｎ型ウエル領域
２１０やＰ型ウエル領域２２０の形状に対応して、正方
形の略ロ字状に設けることにより、各取り出し口の面積
を大きくし、ベース抵抗やコレクタ抵抗を低減する。ま
た、このような形状のコレクタ用電極やベース用電極
は、最終的にはそれぞれのリード線に接続されるもので
あり、図３（Ａ）は、この様子を模式的に示したもので
ある。なお、図３に示すように、Ｎ型ウエル領域２１０
に電極を接続する場合には、このＮ型ウエル領域２１０
の表面の不純物濃度を高めてＮ＋領域２１０Ａとし、Ｐ
型ウエル領域２２０に電極を接続する場合にも、このＰ
型ウエル領域２２０の表面の不純物濃度を高めてＰ＋領
域２２０Ａとするようになっている。
【００２０】以上のようなウエル・イン・ウエル標準Ｍ
ＯＳプロセスによって形成した垂直ＮＰＮ型バイポーラ
トランジスタは、以下のような特徴を有するものであ
る。 （１）Ｐ型ウエル領域のベースより不純物濃度が高いＮ
＋型拡散領域をエミッタとしたことから、エミッタ注入
効率を高めている。 （２）Ｓｉ基板に対して垂直（Ｖｅｒｔｉｃａｌ）構造
を用いることにより、エミッタ実行断面積を増やし、ト
ランジスタ特性をよくしている。 （３）正孔と比べて移動度が大きい電子を利用したＮＰ
Ｎトランジスタ構造により、トランジスタ特性をよくし
ている。 （４）コレクタ抵抗（寄生抵抗）を下げるために、ベー
スを取り囲むようにコレクタの取り出し口を配置でき
る。 （５）ベース抵抗（寄生抵抗）を下げるために、エミッ
タを取り囲むようにベースの取り出し口を配置できる。
ＯＳプロセスによって形成した垂直ＮＰＮ型バイポーラ
トランジスタは、以下のような特徴を有するものであ
る。 （１）Ｐ型ウエル領域のベースより不純物濃度が高いＮ
＋型拡散領域をエミッタとしたことから、エミッタ注入
効率を高めている。 （２）Ｓｉ基板に対して垂直（Ｖｅｒｔｉｃａｌ）構造
を用いることにより、エミッタ実行断面積を増やし、ト
ランジスタ特性をよくしている。 （３）正孔と比べて移動度が大きい電子を利用したＮＰ
Ｎトランジスタ構造により、トランジスタ特性をよくし
ている。 （４）コレクタ抵抗（寄生抵抗）を下げるために、ベー
スを取り囲むようにコレクタの取り出し口を配置でき
る。 （５）ベース抵抗（寄生抵抗）を下げるために、エミッ
タを取り囲むようにベースの取り出し口を配置できる。
【００２１】（６）バイポーラトランジスタの閾値のば
らつきは、ＭＯＳトランジスタの閾値のばらつきと比
べ、非常に小さいので、このバイポーラトランジスタを
オペアンプの差動入力段の入力ペアトランジスタに用い
れば、ＭＯＳトランジスタを使用した場合に比べて、出
力オフセットを大幅に小さくできる。つまり、本例のＭ
ＯＳプロセスバイポーラトランジスタを利用することに
より、高精度低オフセット出力オペアンプが実現でき
る。さらに、この高精度低オフセット出力オペアンプを
ＢＧＲ回路の帰還部分に使用することにより、ＭＯＳプ
ロセスだけでは限界があった高精度ＢＧＲ回路を実現で
きる。
らつきは、ＭＯＳトランジスタの閾値のばらつきと比
べ、非常に小さいので、このバイポーラトランジスタを
オペアンプの差動入力段の入力ペアトランジスタに用い
れば、ＭＯＳトランジスタを使用した場合に比べて、出
力オフセットを大幅に小さくできる。つまり、本例のＭ
ＯＳプロセスバイポーラトランジスタを利用することに
より、高精度低オフセット出力オペアンプが実現でき
る。さらに、この高精度低オフセット出力オペアンプを
ＢＧＲ回路の帰還部分に使用することにより、ＭＯＳプ
ロセスだけでは限界があった高精度ＢＧＲ回路を実現で
きる。
【００２２】次に、本発明の第２の実施の形態として、
上述した垂直ＮＰＮ型バイポーラトランジスタを有する
ＢｉＣＭＯＳ素子を用いた高精度低オフセット出力オペ
アンプについて説明する。図４は、本形態による高精度
低オフセット出力オペアンプの構成を示すブロック図で
ある。このオペアンプは、差動入力段３００Ａと出力段
３００Ｂから構成され、差動入力段３００Ａは、上述し
た垂直ＮＰＮ型バイポーラトランジスタを用いて構成さ
れている。すなわち、差動入力段３００Ａは、一対の入
力トランジスタＢ３０１、Ｂ３０２を有し、これらトラ
ンジスタＢ３０１、Ｂ３０２には、それぞれ上述した垂
直ＮＰＮ型バイポーラトランジスタが用いられている。
上述した垂直ＮＰＮ型バイポーラトランジスタを有する
ＢｉＣＭＯＳ素子を用いた高精度低オフセット出力オペ
アンプについて説明する。図４は、本形態による高精度
低オフセット出力オペアンプの構成を示すブロック図で
ある。このオペアンプは、差動入力段３００Ａと出力段
３００Ｂから構成され、差動入力段３００Ａは、上述し
た垂直ＮＰＮ型バイポーラトランジスタを用いて構成さ
れている。すなわち、差動入力段３００Ａは、一対の入
力トランジスタＢ３０１、Ｂ３０２を有し、これらトラ
ンジスタＢ３０１、Ｂ３０２には、それぞれ上述した垂
直ＮＰＮ型バイポーラトランジスタが用いられている。
【００２３】また、差動入力段３００Ａの負荷トランジ
スタＴ３０３、Ｔ３０４には、上述したＢｉＣＭＯＳ素
子のＰ型ＭＯＳトランジスタが用いられている。また、
出力段３００Ｂの出力トランジスタＴ３０５には、上述
したＢｉＣＭＯＳ素子のＰ型ＭＯＳトランジスタが用い
られている。さらに、差動入力段３００Ａのバイアス用
トランジスタＴ３０１及び出力段３００Ｂのバイアス用
トランジスタＴ３０２には、上述したＢｉＣＭＯＳ素子
のＮ型ＭＯＳトランジスタが用いられている。そして、
差動入力段３００Ａの負荷トランジスタＴ３０３、Ｔ３
０４及び出力段３００Ｂの出力トランジスタＴ３０５
は、ソースが共通の電源電圧Ｖｃｃに接続され、負荷ト
ランジスタＴ３０３、Ｔ３０４のゲートは共通接続され
て、負荷トランジスタＴ３０３のドレインに接続されて
いる。
スタＴ３０３、Ｔ３０４には、上述したＢｉＣＭＯＳ素
子のＰ型ＭＯＳトランジスタが用いられている。また、
出力段３００Ｂの出力トランジスタＴ３０５には、上述
したＢｉＣＭＯＳ素子のＰ型ＭＯＳトランジスタが用い
られている。さらに、差動入力段３００Ａのバイアス用
トランジスタＴ３０１及び出力段３００Ｂのバイアス用
トランジスタＴ３０２には、上述したＢｉＣＭＯＳ素子
のＮ型ＭＯＳトランジスタが用いられている。そして、
差動入力段３００Ａの負荷トランジスタＴ３０３、Ｔ３
０４及び出力段３００Ｂの出力トランジスタＴ３０５
は、ソースが共通の電源電圧Ｖｃｃに接続され、負荷ト
ランジスタＴ３０３、Ｔ３０４のゲートは共通接続され
て、負荷トランジスタＴ３０３のドレインに接続されて
いる。
【００２４】また、負荷トランジスタＴ３０３のドレイ
ンは、入力トランジスタＢ３０１のコレクタに接続さ
れ、負荷トランジスタＴ３０４のドレインは、出力トラ
ンジスタＴ３０５のゲート並びに入力トランジスタＢ３
０２のコレクタに接続されている。また、入力トランジ
スタＢ３０１、Ｂ３０２のエミッタは、共通接続されて
バイアス用トランジスタＴ３０１のソースに接続され、
出力トランジスタＴ３０５のドレインは、バイアス用ト
ランジスタＴ３０２のソースに接続されている。バイア
ス用トランジスタＴ３０１、Ｔ３０２のゲートには、バ
イアス電圧Ｖｂｉａｓが供給され、バイアス用トランジ
スタＴ３０１、Ｔ３０２のドレインは、グランドＧＮＤ
に接続されている。そして、入力トランジスタＢ３０
１、Ｂ３０２のゲートには入力端子ＩＮ、ＸＩＮが接続
され、出力トランジスタＴ３０５のドレインには出力端
子ＯＰＯＵＴが接続されている。
ンは、入力トランジスタＢ３０１のコレクタに接続さ
れ、負荷トランジスタＴ３０４のドレインは、出力トラ
ンジスタＴ３０５のゲート並びに入力トランジスタＢ３
０２のコレクタに接続されている。また、入力トランジ
スタＢ３０１、Ｂ３０２のエミッタは、共通接続されて
バイアス用トランジスタＴ３０１のソースに接続され、
出力トランジスタＴ３０５のドレインは、バイアス用ト
ランジスタＴ３０２のソースに接続されている。バイア
ス用トランジスタＴ３０１、Ｔ３０２のゲートには、バ
イアス電圧Ｖｂｉａｓが供給され、バイアス用トランジ
スタＴ３０１、Ｔ３０２のドレインは、グランドＧＮＤ
に接続されている。そして、入力トランジスタＢ３０
１、Ｂ３０２のゲートには入力端子ＩＮ、ＸＩＮが接続
され、出力トランジスタＴ３０５のドレインには出力端
子ＯＰＯＵＴが接続されている。
【００２５】以上のように構成したオペアンプでは、差
動入力段３００ＡのペアトランジスタＢ３０１、Ｂ３０
２を、上述した垂直ＮＰＮ型バイポーラトランジスタを
用いて構成したことから、ＭＯＳトランジスタを用いた
場合に比べ、これらトランジスタＢ３０１、Ｂ３０２の
間に閾値の相対的なばらつきが少ないものとなり、入力
ペアトランジスタ間の特性のアンバランスをなくすこと
が可能となる。したがって、このような入力ペアトラン
ジスタ間の特性のアンバランスに伴うオペアンプ出力の
オフセット電圧の悪化を防止することができ、低オフセ
ット出力の高精度なオペアンプを提供することができ
る。なお、図５は、入力ペアトランジスタにＭＯＳトラ
ンジスタを用いた従来のオペアンプの構成を示すブロッ
ク図である。図示のように、入力ペアトランジスタにＮ
型ＭＯＳトランジスタＴ３０６、Ｔ３０７を用いた点を
除いて図４に示す構成と同様であるが、ＭＯＳトランジ
スタＴ３０６、Ｔ３０７における特性のばらつきが大き
いため、オフセット電圧の悪化を防止することが困難と
なる。
動入力段３００ＡのペアトランジスタＢ３０１、Ｂ３０
２を、上述した垂直ＮＰＮ型バイポーラトランジスタを
用いて構成したことから、ＭＯＳトランジスタを用いた
場合に比べ、これらトランジスタＢ３０１、Ｂ３０２の
間に閾値の相対的なばらつきが少ないものとなり、入力
ペアトランジスタ間の特性のアンバランスをなくすこと
が可能となる。したがって、このような入力ペアトラン
ジスタ間の特性のアンバランスに伴うオペアンプ出力の
オフセット電圧の悪化を防止することができ、低オフセ
ット出力の高精度なオペアンプを提供することができ
る。なお、図５は、入力ペアトランジスタにＭＯＳトラ
ンジスタを用いた従来のオペアンプの構成を示すブロッ
ク図である。図示のように、入力ペアトランジスタにＮ
型ＭＯＳトランジスタＴ３０６、Ｔ３０７を用いた点を
除いて図４に示す構成と同様であるが、ＭＯＳトランジ
スタＴ３０６、Ｔ３０７における特性のばらつきが大き
いため、オフセット電圧の悪化を防止することが困難と
なる。
【００２６】次に、本発明の第３の実施の形態として、
上述した高精度低オフセット出力オペアンプを用いたＢ
ＧＲ回路について説明する。図６は、本形態によるＢＧ
Ｒ回路の構成を示すブロック図である。このＢＧＲ回路
は、第１、第２のＰ型ＭＯＳトランジスタＴ４０１、Ｔ
４０２と、第１、第２のＮＰＮバイポーラトランジスタ
Ｂ４０１、Ｂ４０２と、第１、第２の抵抗Ｒ４０１、Ｒ
４０２と、オペアンプＯＰＡｍｐ４０１とを有する。Ｍ
ＯＳトランジスタＴ４０１、Ｔ４０２は、ゲートが共通
のノードに接続され、ソースが共通の電源電圧に接続さ
れた互いに特性（サイズ）の等しいものである。ＭＯＳ
トランジスタＴ４０１のドレインは、第１の抵抗Ｒ１０
１を介してＮＰＮバイポーラトランジスタＢ４０１のコ
レクタに接続されている。ＭＯＳトランジスタＴ４０２
のドレインは、ＮＰＮバイポーラトランジスタＢ４０２
のコレクタに接続されている。
上述した高精度低オフセット出力オペアンプを用いたＢ
ＧＲ回路について説明する。図６は、本形態によるＢＧ
Ｒ回路の構成を示すブロック図である。このＢＧＲ回路
は、第１、第２のＰ型ＭＯＳトランジスタＴ４０１、Ｔ
４０２と、第１、第２のＮＰＮバイポーラトランジスタ
Ｂ４０１、Ｂ４０２と、第１、第２の抵抗Ｒ４０１、Ｒ
４０２と、オペアンプＯＰＡｍｐ４０１とを有する。Ｍ
ＯＳトランジスタＴ４０１、Ｔ４０２は、ゲートが共通
のノードに接続され、ソースが共通の電源電圧に接続さ
れた互いに特性（サイズ）の等しいものである。ＭＯＳ
トランジスタＴ４０１のドレインは、第１の抵抗Ｒ１０
１を介してＮＰＮバイポーラトランジスタＢ４０１のコ
レクタに接続されている。ＭＯＳトランジスタＴ４０２
のドレインは、ＮＰＮバイポーラトランジスタＢ４０２
のコレクタに接続されている。
【００２７】各バイポーラトランジスタＢ４０１、Ｂ４
０２は、ベースがコレクタに接続され、エミッタが互い
に接続され、抵抗Ｒ４０２を介してグランドＧＮＤに接
続されている。オペアンプＯＰＡｍｐ４０１は、反転入
力端子がＭＯＳトランジスタＴ４０２のドレインに接続
され、非反転入力端子がＭＯＳトランジスタＴ４０１の
ドレインに接続され、出力端子が各ＭＯＳトランジスタ
Ｔ４０１、Ｔ４０２のゲートに共通接続されている。ま
た、ＭＯＳトランジスタＴ４０２のドレインに出力端子
ＶＯＵＴが設けられている。そして、オペアンプＯＰＡ
ｍｐ４０１に、上述した第２の形態による高精度低オフ
セット出力オペアンプが用いることにより、出力電圧値
がサンプル間でバラツクことがない高精度ＢＧＲ回路を
実現するものである。
０２は、ベースがコレクタに接続され、エミッタが互い
に接続され、抵抗Ｒ４０２を介してグランドＧＮＤに接
続されている。オペアンプＯＰＡｍｐ４０１は、反転入
力端子がＭＯＳトランジスタＴ４０２のドレインに接続
され、非反転入力端子がＭＯＳトランジスタＴ４０１の
ドレインに接続され、出力端子が各ＭＯＳトランジスタ
Ｔ４０１、Ｔ４０２のゲートに共通接続されている。ま
た、ＭＯＳトランジスタＴ４０２のドレインに出力端子
ＶＯＵＴが設けられている。そして、オペアンプＯＰＡ
ｍｐ４０１に、上述した第２の形態による高精度低オフ
セット出力オペアンプが用いることにより、出力電圧値
がサンプル間でバラツクことがない高精度ＢＧＲ回路を
実現するものである。
【００２８】以下、本例のＢＧＲ回路の詳細な動作につ
いて説明する。まず、本例のＢＧＲ回路において、バイ
ポーラトランジスタＢ４０１におけるエミッタサイズ
（断面積）は、バイポーラトランジスタＢ４０２におけ
るエミッタサイズの１０倍であるものとする（なお、こ
れは何倍でもよいが、説明を簡単にするための１０倍と
する）。この回路構成によれば、ゲートが共通のノード
に接続されたＰチャネルトランジスタＴ４０１、Ｔ４０
２を流れる電流Ｉ１、Ｉ２は互いに等しい。また、正常
動作時に、オペアンプＯＰＡｍｐ４０１とＰチャネルト
ランジスタＴ４０１、Ｔ４０２の帰還ループの制御によ
り、電圧Ｖ１、Ｖｏが等しくなるようにトランジスタＴ
４０１、Ｔ４０２を流れる電流Ｉ１、Ｉ２が制御され
る。
いて説明する。まず、本例のＢＧＲ回路において、バイ
ポーラトランジスタＢ４０１におけるエミッタサイズ
（断面積）は、バイポーラトランジスタＢ４０２におけ
るエミッタサイズの１０倍であるものとする（なお、こ
れは何倍でもよいが、説明を簡単にするための１０倍と
する）。この回路構成によれば、ゲートが共通のノード
に接続されたＰチャネルトランジスタＴ４０１、Ｔ４０
２を流れる電流Ｉ１、Ｉ２は互いに等しい。また、正常
動作時に、オペアンプＯＰＡｍｐ４０１とＰチャネルト
ランジスタＴ４０１、Ｔ４０２の帰還ループの制御によ
り、電圧Ｖ１、Ｖｏが等しくなるようにトランジスタＴ
４０１、Ｔ４０２を流れる電流Ｉ１、Ｉ２が制御され
る。
【００２９】このとき出力電圧Ｖｏは、 Ｖｏ＝ＶＢＥ２＋２×ｒ１０２／ｒ１０１×ＶＴ×ｌｎ
１０ となる。ただし、ＶＢＥ２はベース−エミッタ間電圧で
あり、ＶＴはｋＴ／ｑ（なお、ｑは電子の電荷（＝１．
６×１０-19 クーロン）、Ｔは絶対温度、ｋはボルツマ
ン定数（＝１．３８×１０-23 Ｊ／Ｋ））である。ま
た、ｒ１０１、ｒ１０２は、抵抗Ｒ１０１、Ｒ１０２の
抵抗値である。ここで、ベース−エミッタ間電圧ＶＢＥ
２は、負の温度特性をもっており、一方、ＶＴは正の温
度特性をもっているので、ＶＢＥ２の負の温度特性を打
ち消すように係数ｒ１０２／ｒ１０１、すなわち各抵抗
Ｒ１０１、Ｒ１０２の値を選ぶことにより、出力電圧Ｖ
ｏは、温度に関係なく一定の電圧値を発生させる。ま
た、上式からわかるように、出力電圧Ｖｏは電源電圧依
存性もない。つまり、このＢＧＲ回路では、温度依存
性、電源電圧依存性のない理想的な基準電圧発生回路で
ある。
１０ となる。ただし、ＶＢＥ２はベース−エミッタ間電圧で
あり、ＶＴはｋＴ／ｑ（なお、ｑは電子の電荷（＝１．
６×１０-19 クーロン）、Ｔは絶対温度、ｋはボルツマ
ン定数（＝１．３８×１０-23 Ｊ／Ｋ））である。ま
た、ｒ１０１、ｒ１０２は、抵抗Ｒ１０１、Ｒ１０２の
抵抗値である。ここで、ベース−エミッタ間電圧ＶＢＥ
２は、負の温度特性をもっており、一方、ＶＴは正の温
度特性をもっているので、ＶＢＥ２の負の温度特性を打
ち消すように係数ｒ１０２／ｒ１０１、すなわち各抵抗
Ｒ１０１、Ｒ１０２の値を選ぶことにより、出力電圧Ｖ
ｏは、温度に関係なく一定の電圧値を発生させる。ま
た、上式からわかるように、出力電圧Ｖｏは電源電圧依
存性もない。つまり、このＢＧＲ回路では、温度依存
性、電源電圧依存性のない理想的な基準電圧発生回路で
ある。
【００３０】以下、数式を用いてＢＧＲ回路の詳細を説
明する。バイポーラトランジスタのベース−エミッタ間
電圧ＶＢＥは次の式より算出される。 ＶＢＥ＝ＶＴ×ｌｎ（Ｉｃ／Ｉｓ） ……（１） ここで、ＶＴは上述のようにｋＴ／ｑであり、Ｉｃはコ
レクタ電流、Ｉｓはトランジスタのエミッタサイズに比
例する定電流である。なお、以下の計算式において、Ｖ
ＢＥ１、ＶＢＥ２は、バイポーラトランジスタＢ４０
１、Ｂ４０２のベース−エミッタ間電圧を示し、Ｉ１、
Ｉ２は、ＰチャネルＭＯＳトランジスタＴ４０１、Ｔ４
０２を流れる電流である。
明する。バイポーラトランジスタのベース−エミッタ間
電圧ＶＢＥは次の式より算出される。 ＶＢＥ＝ＶＴ×ｌｎ（Ｉｃ／Ｉｓ） ……（１） ここで、ＶＴは上述のようにｋＴ／ｑであり、Ｉｃはコ
レクタ電流、Ｉｓはトランジスタのエミッタサイズに比
例する定電流である。なお、以下の計算式において、Ｖ
ＢＥ１、ＶＢＥ２は、バイポーラトランジスタＢ４０
１、Ｂ４０２のベース−エミッタ間電圧を示し、Ｉ１、
Ｉ２は、ＰチャネルＭＯＳトランジスタＴ４０１、Ｔ４
０２を流れる電流である。
【００３１】まず、ＰチャネルＭＯＳトランジスタＴ４
０１のＩ１を求める。 Ｉ１＝（Ｖ１−（ＶＢＥ１＋ＶＥ））／ｒ１０１ ＝（Ｖｏ−ＶＢＥ１−ＶＥ）／ｒ１０１ （∵Ｖｏ＝Ｖ１） ＝（（ＶＢＥ２＋ＶＥ）−ＶＢＥ１−ＶＥ）／ｒ１０１ ＝（ＶＢＥ２−ＶＢＥ１）／ｒ１０１ ……（２） ところで、 ＶＢＥ１＝ＶＴ×ｌｎ（Ｉｃ／Ｉｓ１） ……（３） ＶＢＥ２＝ＶＴ×ｌｎ（Ｉｃ／Ｉｓ２） ……（４） である。ここで、Ｉｓ１、Ｉｓ２はエミッタサイズに比
例するので、 Ｉｓ１＝１０×Ｉｓ２ ……（５） となる。そこで、式（４）に式（５）を代入すると、 ＶＢＥ２＝ＶＴ×ｌｎ（１０×Ｉｃ／Ｉｓ１） ……（４’） となる。なお、Ｉｃ＝Ｉ１＝Ｉ２である。
０１のＩ１を求める。 Ｉ１＝（Ｖ１−（ＶＢＥ１＋ＶＥ））／ｒ１０１ ＝（Ｖｏ−ＶＢＥ１−ＶＥ）／ｒ１０１ （∵Ｖｏ＝Ｖ１） ＝（（ＶＢＥ２＋ＶＥ）−ＶＢＥ１−ＶＥ）／ｒ１０１ ＝（ＶＢＥ２−ＶＢＥ１）／ｒ１０１ ……（２） ところで、 ＶＢＥ１＝ＶＴ×ｌｎ（Ｉｃ／Ｉｓ１） ……（３） ＶＢＥ２＝ＶＴ×ｌｎ（Ｉｃ／Ｉｓ２） ……（４） である。ここで、Ｉｓ１、Ｉｓ２はエミッタサイズに比
例するので、 Ｉｓ１＝１０×Ｉｓ２ ……（５） となる。そこで、式（４）に式（５）を代入すると、 ＶＢＥ２＝ＶＴ×ｌｎ（１０×Ｉｃ／Ｉｓ１） ……（４’） となる。なお、Ｉｃ＝Ｉ１＝Ｉ２である。
【００３２】次に、式（２）に式（３）（４’）を代入
して整理すると、 Ｉ１＝（ＶＴ／ｒ１０１）×ｌｎ１０ ……（６） となる。そして、Ｉ１＝Ｉ２＝Ｉ３／２より、 Ｖｏ＝Ｉ３×ｒ１０２＋ＶＢＥ２ ＝２×Ｉ１×ｒ１０２＋ＶＢＥ２ ……（７） となる。式（７）に式（６）を代入すると、 Ｖｏ＝２×（ｒ１０２／ｒ１０１）×ＶＴ×ｌｎ１０＋
ＶＢＥ２ となる。なお、係数（ｒ１０２／ｒ１０１）は、次式か
ら決定される。 ∂Ｖｏ／∂Ｔ＝２×（ｒ１０２／ｒ１０１）×（ｋ／
ｑ）×ｌｎ１０＋∂ＶＢＥ２／∂Ｔ＝０
して整理すると、 Ｉ１＝（ＶＴ／ｒ１０１）×ｌｎ１０ ……（６） となる。そして、Ｉ１＝Ｉ２＝Ｉ３／２より、 Ｖｏ＝Ｉ３×ｒ１０２＋ＶＢＥ２ ＝２×Ｉ１×ｒ１０２＋ＶＢＥ２ ……（７） となる。式（７）に式（６）を代入すると、 Ｖｏ＝２×（ｒ１０２／ｒ１０１）×ＶＴ×ｌｎ１０＋
ＶＢＥ２ となる。なお、係数（ｒ１０２／ｒ１０１）は、次式か
ら決定される。 ∂Ｖｏ／∂Ｔ＝２×（ｒ１０２／ｒ１０１）×（ｋ／
ｑ）×ｌｎ１０＋∂ＶＢＥ２／∂Ｔ＝０
【００３３】次に、ＢＧＲ回路内で使用されるオペアン
プのＢＧＲ回路への影響について説明する。オペアンプ
の出力オフセット電圧が△Ｖの場合、ＢＧＲ回路内では
電圧ＶｏとＶ１との間に△Ｖのオフセット電圧が発生す
る（他の素子のばらつきによるＢＧＲ回路への影響は非
常に小さいので、ここでは無視する）。そして、電圧Ｖ
ｏＶ１との間に△Ｖのオフセット電圧が発生した場合、
すなわちＶ１−Ｖｏ＝△Ｖの場合、 ＶＢＥ＝ＶＴ×ｌｎ（Ｉｃ／Ｉｓ） ……（１１） となる。ここで、ＶＴは上述のようにｋＴ／ｑであり、
Ｉｃはコレクタ電流、Ｉｓはトランジスタのエミッタサ
イズに比例する定電流である。
プのＢＧＲ回路への影響について説明する。オペアンプ
の出力オフセット電圧が△Ｖの場合、ＢＧＲ回路内では
電圧ＶｏとＶ１との間に△Ｖのオフセット電圧が発生す
る（他の素子のばらつきによるＢＧＲ回路への影響は非
常に小さいので、ここでは無視する）。そして、電圧Ｖ
ｏＶ１との間に△Ｖのオフセット電圧が発生した場合、
すなわちＶ１−Ｖｏ＝△Ｖの場合、 ＶＢＥ＝ＶＴ×ｌｎ（Ｉｃ／Ｉｓ） ……（１１） となる。ここで、ＶＴは上述のようにｋＴ／ｑであり、
Ｉｃはコレクタ電流、Ｉｓはトランジスタのエミッタサ
イズに比例する定電流である。
【００３４】まず、Ｉ１を求める。 Ｉ１＝（Ｖ１−（ＶＢＥ１＋ＶＥ））／ｒ１０１ ＝（Ｖｏ＋△Ｖ−ＶＢＥ１−ＶＥ）／ｒ１０１ （∵Ｖｏ＝Ｖ１） ＝（（ＶＢＥ２＋△Ｖ＋ＶＥ）−ＶＢＥ１−ＶＥ）／ｒ１０１ ＝（ＶＢＥ２＋△Ｖ−ＶＢＥ１）／ｒ１０１ ……（１２） ところで、 ＶＢＥ１＝ＶＴ×ｌｎ（Ｉｃ／Ｉｓ１） ……（１３） ＶＢＥ２＝ＶＴ×ｌｎ（Ｉｃ／Ｉｓ２） ……（１４） である。ここで、Ｉｓ１、Ｉｓ２はエミッタサイズに比
例するので、 Ｉｓ１＝１０×Ｉｓ２ ……（１５） となる。そこで、式（１４）に式（１５）を代入する
と、 ＶＢＥ２＝ＶＴ×ｌｎ（１０×Ｉｃ／Ｉｓ１） ……（１４’） となる。なお、Ｉｃ＝Ｉ１＝Ｉ２である。
例するので、 Ｉｓ１＝１０×Ｉｓ２ ……（１５） となる。そこで、式（１４）に式（１５）を代入する
と、 ＶＢＥ２＝ＶＴ×ｌｎ（１０×Ｉｃ／Ｉｓ１） ……（１４’） となる。なお、Ｉｃ＝Ｉ１＝Ｉ２である。
【００３５】次に、式（１２）に式（１３）（１４’）
を代入して整理すると、 Ｉ１＝（ＶＴ／ｒ１０１）×ｌｎ１０＋△Ｖ／ｒ１０１ ……（１６） となる。そして、Ｉ１＝Ｉ２＝Ｉ３／２より、 Ｖｏ＝Ｉ３×ｒ１０２＋ＶＢＥ２ ＝２×Ｉ１×ｒ１０２＋ＶＢＥ２ ……（１７） となる。式（１７）に式（１６）を代入すると、 Ｖｏ＝２×（ｒ１０２／ｒ１０１）×ＶＴ×ｌｎ１０＋ＶＢＥ２＋２×（ｒ１ ０２／ｒ１０１）×△Ｖ ……（１８） となる。
を代入して整理すると、 Ｉ１＝（ＶＴ／ｒ１０１）×ｌｎ１０＋△Ｖ／ｒ１０１ ……（１６） となる。そして、Ｉ１＝Ｉ２＝Ｉ３／２より、 Ｖｏ＝Ｉ３×ｒ１０２＋ＶＢＥ２ ＝２×Ｉ１×ｒ１０２＋ＶＢＥ２ ……（１７） となる。式（１７）に式（１６）を代入すると、 Ｖｏ＝２×（ｒ１０２／ｒ１０１）×ＶＴ×ｌｎ１０＋ＶＢＥ２＋２×（ｒ１ ０２／ｒ１０１）×△Ｖ ……（１８） となる。
【００３６】式（１８）で、例えばサンプル間で△Ｖ＝
±５ｍＶ（通常のＭＯＳプロセス低オフセット出力オペ
アンプの値）だけばらつきが生じたとすると、２×（ｒ
１０２／ｒ１０１）＝８（一般的な値）の場合、Ｖｏは
サンプル間で±４０ｍＶばらつくことになる。つまり、
サンプル間の△Ｖのばらつきは出力電圧に２×（ｒ１０
２／ｒ１０１）倍のかたちであらわれ、出力電圧のばら
つきに大きな影響を及ぼす。これに対し、本形態の回路
では、高精度低オフセット出力ＢｉＣＭＯＳオペアンプ
を使用しているため、△Ｖ＝１ｍＶ以下に押えることが
でき、したがって、サンプル間での出力電圧Ｖｏのばら
つきを±５ｍＶ（σ）程度に押えることができた。
±５ｍＶ（通常のＭＯＳプロセス低オフセット出力オペ
アンプの値）だけばらつきが生じたとすると、２×（ｒ
１０２／ｒ１０１）＝８（一般的な値）の場合、Ｖｏは
サンプル間で±４０ｍＶばらつくことになる。つまり、
サンプル間の△Ｖのばらつきは出力電圧に２×（ｒ１０
２／ｒ１０１）倍のかたちであらわれ、出力電圧のばら
つきに大きな影響を及ぼす。これに対し、本形態の回路
では、高精度低オフセット出力ＢｉＣＭＯＳオペアンプ
を使用しているため、△Ｖ＝１ｍＶ以下に押えることが
でき、したがって、サンプル間での出力電圧Ｖｏのばら
つきを±５ｍＶ（σ）程度に押えることができた。
【００３７】
【発明の効果】以上説明したように本発明のＢｉＣＭＯ
Ｓ素子及びその製造方法では、従来と同様の標準ＭＯＳ
プロセスにおいて、Ｎ型ＭＯＳトランジスタのソースや
ドレイン等に用いられるＮ型拡散領域を用いてエミッタ
とし、Ｐ型ウエル領域を用いてベースとし、Ｎ型ウエル
領域を用いてコレクタとした垂直ＮＰＮ型バイポーラト
ランジスタを形成するようにした。したがって、ＭＯＳ
トランジスタを形成するプロセスに対し、新たにバイポ
ーラトランジスタを形成するためのマスク等を追加する
必要がなくなり、通常のＭＯＳトランジスタプロセスと
同等のコストで安価なＢｉＣＭＯＳ素子を提供すること
が可能となり、また、生産ラインも簡素化できるため、
各種の回路設計に容易に導入することが可能となる。
Ｓ素子及びその製造方法では、従来と同様の標準ＭＯＳ
プロセスにおいて、Ｎ型ＭＯＳトランジスタのソースや
ドレイン等に用いられるＮ型拡散領域を用いてエミッタ
とし、Ｐ型ウエル領域を用いてベースとし、Ｎ型ウエル
領域を用いてコレクタとした垂直ＮＰＮ型バイポーラト
ランジスタを形成するようにした。したがって、ＭＯＳ
トランジスタを形成するプロセスに対し、新たにバイポ
ーラトランジスタを形成するためのマスク等を追加する
必要がなくなり、通常のＭＯＳトランジスタプロセスと
同等のコストで安価なＢｉＣＭＯＳ素子を提供すること
が可能となり、また、生産ラインも簡素化できるため、
各種の回路設計に容易に導入することが可能となる。
【００３８】また本発明のオペアンプでは、バイポーラ
トランジスタの閾値のばらつきが、絶対値、相対値とも
にＭＯＳトランジスタの閾値のばらつきに比べて非常に
小さい（例えば一般的なＭＯＳトランジスタのオフセッ
ト電圧値が±１０ｍＶであるのに対し、オフセット電圧
値が実測で１ｍＶ（σ）以下となる。）ことに注目し、
差動入力トランジスタにバイポーラトランジスタを用い
ることにより、高精度低オフセット出力オペアンプを実
現できる。また、ＭＯＳトランジスタで低オフセット出
力オペアンプを設計しようとした場合、ペア入力トラン
ジスタの閾値の相対的なばらつきを抑制するために、Ｍ
ＯＳトランジスタのレイアウトサイズをかなり大きくし
なければならないが、ペア入力トランジスタにパイトラ
ンジスタを用いたことにより、ＭＯＳトランジスタでは
実現困難であった小面積で高精度低オフセット出力オペ
アンプを実現できる。
トランジスタの閾値のばらつきが、絶対値、相対値とも
にＭＯＳトランジスタの閾値のばらつきに比べて非常に
小さい（例えば一般的なＭＯＳトランジスタのオフセッ
ト電圧値が±１０ｍＶであるのに対し、オフセット電圧
値が実測で１ｍＶ（σ）以下となる。）ことに注目し、
差動入力トランジスタにバイポーラトランジスタを用い
ることにより、高精度低オフセット出力オペアンプを実
現できる。また、ＭＯＳトランジスタで低オフセット出
力オペアンプを設計しようとした場合、ペア入力トラン
ジスタの閾値の相対的なばらつきを抑制するために、Ｍ
ＯＳトランジスタのレイアウトサイズをかなり大きくし
なければならないが、ペア入力トランジスタにパイトラ
ンジスタを用いたことにより、ＭＯＳトランジスタでは
実現困難であった小面積で高精度低オフセット出力オペ
アンプを実現できる。
【００３９】また、本発明のＢＧＲ回路では、ＢＧＲ回
路内にＢｉＣＭＯＳ高精度低オフセット出力オペアンプ
を用いることにより、出力電圧がサンプル間でほとんど
変動しない高精度ＢＧＲ回路を構成できる。この出力電
圧のばらつきについて、従来のＭＯＳプロセスでは、通
常は±１０％（３σ）であり、レイアウト面積を大きく
するなどの工夫をしたものでも±３％（３σ）であるの
に対し、本発明を用いて開発したＢｉＣＭＯＳＢＧＲ回
路では、±０．７％（３σ）以下の実績を得ることがで
き、また、レイアウト面積も大きくせずにすむため、大
幅な改善が得られた。したがって、例えば、Ａ／Ｄ、Ｄ
／Ａ、ＤＣＤＣコンバータ等で用いる基準電圧源とし
て、本発明の電源電圧依存性や温度依存性のない高精度
ＢＧＲ回路を用いれば、さらに高精度なＡ／Ｄ、Ｄ／
Ａ、ＤＣＤＣコンバータ等を実現することができる。
路内にＢｉＣＭＯＳ高精度低オフセット出力オペアンプ
を用いることにより、出力電圧がサンプル間でほとんど
変動しない高精度ＢＧＲ回路を構成できる。この出力電
圧のばらつきについて、従来のＭＯＳプロセスでは、通
常は±１０％（３σ）であり、レイアウト面積を大きく
するなどの工夫をしたものでも±３％（３σ）であるの
に対し、本発明を用いて開発したＢｉＣＭＯＳＢＧＲ回
路では、±０．７％（３σ）以下の実績を得ることがで
き、また、レイアウト面積も大きくせずにすむため、大
幅な改善が得られた。したがって、例えば、Ａ／Ｄ、Ｄ
／Ａ、ＤＣＤＣコンバータ等で用いる基準電圧源とし
て、本発明の電源電圧依存性や温度依存性のない高精度
ＢＧＲ回路を用いれば、さらに高精度なＡ／Ｄ、Ｄ／
Ａ、ＤＣＤＣコンバータ等を実現することができる。
【図１】本発明の実施の形態によるＢｉＣＭＯＳ素子の
構造例を示す断面図である。
構造例を示す断面図である。
【図２】図１に示すＢｉＣＭＯＳ素子のＮＭＯＳトラン
ジスタとバイポーラトランジスタの構造例とシンボル図
を示す断面図である。
ジスタとバイポーラトランジスタの構造例とシンボル図
を示す断面図である。
【図３】図１に示すＢｉＣＭＯＳ素子のバイポーラトラ
ンジスタの具体的な形状例を示す断面図及び平面図であ
る。
ンジスタの具体的な形状例を示す断面図及び平面図であ
る。
【図４】本発明の実施の形態による高精度低オフセット
出力オペアンプの構成例を示すブロック図である。
出力オペアンプの構成例を示すブロック図である。
【図５】従来のオペアンプの構成例を示すブロック図で
ある。
ある。
【図６】本発明の実施の形態による高精度ＧＲＢ回路の
構成例を示すブロック図である。
構成例を示すブロック図である。
【図７】従来のＢｉＣＭＯＳ素子の構造例を示す断面図
である。
である。
１００……Ｐ型Ｓｉ基板、１１０、２１０……Ｎ型ウエ
ル領域、１２０、２２０……Ｐ型ウエル領域、１２２、
１２４、２３０……Ｎ＋型拡散領域、１２６……酸化
膜、１２８……ポリＳｉ層。
ル領域、１２０、２２０……Ｐ型ウエル領域、１２２、
１２４、２３０……Ｎ＋型拡散領域、１２６……酸化
膜、１２８……ポリＳｉ層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｆ 3/45 Ｈ０１Ｌ 27/06 ３２１Ｂ Ｆターム(参考） 5F048 AA09 AA10 AB10 AC05 AC10 BB05 BE02 BE04 BE09 BF00 BF17 CA03 CA10 CA12 DA08 DA10 DA13 DA14 5H420 NA24 NB02 NB25 NC03 NC26 NC33 5J066 AA01 AA47 CA13 CA87 FA16 HA02 HA10 HA17 HA18 HA19 HA25 KA02 MA21 ND01 ND14 ND22 ND23 PD01 QA02 QA03 5J091 AA01 AA47 CA13 CA87 FA16 HA02 HA10 HA17 HA18 HA19 HA25 KA02 MA21 QA02 QA03
Claims (10)
- 【請求項１】 同一半導体基板上にＮ型ＭＯＳトランジ
スタ及びＰ型ＭＯＳトランジスタとともに、バイポーラ
トランジスタを混載したＢｉＣＭＯＳ素子において、 ＭＯＳプロセスを用いることにより、Ｐ型半導体基板内
にＮ型ウエル領域を設け、このＮ型ウエル領域内にＰ型
ウエル領域を設け、さらにこのＰ型ウエル領域内にＮ型
拡散領域を設け、前記Ｎ型拡散領域をソースまたはドレ
インとして用いたＮ型ＭＯＳトランジスタを形成すると
ともに、 前記ＭＯＳプロセスで形成したＮ型拡散領域を用いてエ
ミッタとし、Ｐ型ウエル領域を用いてベースとし、さら
にＮ型ウエル領域を用いてコレクタとした垂直ＮＰＮ型
バイポーラトランジスタを形成した、 ことを特徴とするＢｉＣＭＯＳ素子。 - 【請求項２】 前記Ｎ型ＭＯＳトランジスタは、前記Ｍ
ＯＳプロセスにおいて形成した第１のＮ型ウエル領域内
の第１のＰ型ウエル領域によって包囲された２つのＮ型
拡散領域を用いてＮ型ＭＯＳトランジスタのソース及び
ドレインを形成し、かつ、前記第１のＰ型ウエル領域上
の前記ソースとドレインの間に位置する領域に絶縁層を
介してゲート電極層を形成するとともに、 前記垂直ＮＰＮ型バイポーラトランジスタは、第２のＮ
型ウエル領域を用いて前記コレクタを形成し、前記第２
のＮ型ウエル領域内の第２のＰ型ウエル領域を用いて前
記ベースを形成し、さらに前記第２のＰ型ウエル領域内
の第２のＮ型拡散領域を用いて前記エミッタを形成した
ことを特徴とする請求項１記載のＢｉＣＭＯＳ素子。 - 【請求項３】 前記垂直ＮＰＮ型バイポーラトランジス
タは、前記第２のＮ型拡散領域によるエミッタの外周を
包囲する状態で前記第２のＰ型ウエル領域によるベース
の取り出し口が形成され、前記ベースの外周を包囲する
状態で前記第２のＮ型ウエル領域によるコレクタの取り
出し口が形成されていることを特徴とする請求項２記載
のＢｉＣＭＯＳ素子。 - 【請求項４】 同一半導体基板上にＮ型ＭＯＳトランジ
スタ及びＰ型ＭＯＳトランジスタとともに、バイポーラ
トランジスタを形成したＢｉＣＭＯＳ素子の製造方法に
おいて、 ＭＯＳプロセスを用いることにより、Ｐ型半導体基板内
にＮ型ウエル領域を設け、このＮ型ウエル領域内にＰ型
ウエル領域を設け、さらにこのＰ型ウエル領域内にＮ型
拡散領域を設け、前記Ｎ型拡散領域をソースまたはドレ
インとして用いたＮ型ＭＯＳトランジスタを形成すると
ともに、 前記ＭＯＳプロセスで形成したＮ型拡散領域を用いてエ
ミッタとし、Ｐ型ウエル領域を用いてベースとし、さら
にＮ型ウエル領域を用いてコレクタとした垂直ＮＰＮ型
バイポーラトランジスタを形成するようにした、 ことを特徴とするＢｉＣＭＯＳ素子の製造方法。 - 【請求項５】 少なくとも差動入力段がＢｉＣＭＯＳ素
子を用いて構成されるオペアンプにおいて、 前記ＢｉＣＭＯＳ素子は、ＭＯＳプロセスを用いること
により、Ｐ型半導体基板内にＮ型ウエル領域を設け、こ
のＮ型ウエル領域内にＰ型ウエル領域を設け、さらにこ
のＰ型ウエル領域内にＮ型拡散領域を設け、前記Ｎ型拡
散領域をソースまたはドレインとして用いたＮ型ＭＯＳ
トランジスタを形成するとともに、前記ＭＯＳプロセス
で形成したＮ型拡散領域を用いてエミッタとし、Ｐ型ウ
エル領域を用いてベースとし、さらにＮ型ウエル領域を
用いてコレクタとした垂直ＮＰＮ型バイポーラトランジ
スタを形成した構成を有し、 前記オペアンプの差動入力段は、入力トランジスタが前
記ＢｉＣＭＯＳ素子の垂直ＮＰＮ型バイポーラトランジ
スタより構成されている、 ことを特徴とするオペアンプ。 - 【請求項６】 前記オペアンプの差動入力段の負荷トラ
ンジスタが前記ＢｉＣＭＯＳ素子のＭＯＳトランジスタ
より形成されていることを特徴とする請求項５記載のオ
ペアンプ。 - 【請求項７】 前記垂直ＮＰＮ型バイポーラトランジス
タは、前記第２のＮ型拡散領域によるエミッタの外周を
包囲する状態で前記第２のＰ型ウエル領域によるベース
の取り出し口が形成され、前記ベースの外周を包囲する
状態で前記第２のＮ型ウエル領域によるコレクタの取り
出し口が形成されていることを特徴とする請求項５記載
のオペアンプ。 - 【請求項８】 ゲートが共通のノードに接続され、ソー
スが共通の電源電圧に接続された互いに特性の等しい第
１、第２のＭＯＳトランジスタと、 コレクタが前記第１のＭＯＳトランジスタのドレインに
第１の抵抗を介して接続され、ベースがコレクタに接続
された第１のバイポーラトランジスタと、 コレクタが前記第２のＭＯＳトランジスタのドレインに
接続され、ベースがコレクタに接続された第２のバイポ
ーラトランジスタと、 前記第１、第２のバイポーラトランジスタの共通接続さ
れたエミッタとグランドとの間に接続された第２の抵抗
と、 反転入力端子が第２のＭＯＳトランジスタのドレインに
接続され、非反転入力端子が第１のＭＯＳトランジスタ
のドレインに接続され、出力端子が第１、第２のＭＯＳ
トランジスタのゲートに共通接続されたオペアンプとを
有するバンドギャップリファレンス回路において、 前記オペアンプは、少なくとも差動入力段がＢｉＣＭＯ
Ｓ素子を用いて構成され、前記ＢｉＣＭＯＳ素子は、Ｍ
ＯＳプロセスを用いることにより、Ｐ型半導体基板内に
Ｎ型ウエル領域を設け、このＮ型ウエル領域内にＰ型ウ
エル領域を設け、さらにこのＰ型ウエル領域内にＮ型拡
散領域を設け、前記Ｎ型拡散領域をソースまたはドレイ
ンとして用いたＮ型ＭＯＳトランジスタを形成するとと
もに、前記ＭＯＳプロセスで形成したＮ型拡散領域を用
いてエミッタとし、Ｐ型ウエル領域を用いてベースと
し、さらにＮ型ウエル領域を用いてコレクタとした垂直
ＮＰＮ型バイポーラトランジスタを形成した構成を有
し、 前記オペアンプの差動入力段は、入力トランジスタが前
記ＢｉＣＭＯＳ素子の垂直ＮＰＮ型バイポーラトランジ
スタより構成され、負荷が前記ＢｉＣＭＯＳ素子のＭＯ
Ｓトランジスタより形成されている、 ことを特徴とするバンドギャップリファレンス回路。 - 【請求項９】 前記オペアンプの差動入力段の負荷トラ
ンジスタが前記ＢｉＣＭＯＳ素子のＭＯＳトランジスタ
より形成されていることを特徴とする請求項８記載のバ
ンドギャップリファレンス回路。 - 【請求項１０】 前記垂直ＮＰＮ型バイポーラトランジ
スタは、前記第２のＮ型拡散領域によるエミッタの外周
を包囲する状態で前記第２のＰ型ウエル領域によるベー
スの取り出し口が形成され、前記ベースの外周を包囲す
る状態で前記第２のＮ型ウエル領域によるコレクタの取
り出し口が形成されていることを特徴とする請求項８記
載のバンドギャップリファレンス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25549899A JP2001085548A (ja) | 1999-09-09 | 1999-09-09 | ＢｉＣＭＯＳ素子、オペアンプ、及びＢＧＲ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25549899A JP2001085548A (ja) | 1999-09-09 | 1999-09-09 | ＢｉＣＭＯＳ素子、オペアンプ、及びＢＧＲ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001085548A true JP2001085548A (ja) | 2001-03-30 |
Family
ID=17279595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25549899A Pending JP2001085548A (ja) | 1999-09-09 | 1999-09-09 | ＢｉＣＭＯＳ素子、オペアンプ、及びＢＧＲ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001085548A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004311684A (ja) * | 2003-04-07 | 2004-11-04 | Sanyo Electric Co Ltd | 半導体装置 |
| KR100671691B1 (ko) | 2005-04-06 | 2007-01-19 | 매그나칩 반도체 유한회사 | 바이폴라 트랜지스터의 제조 방법 및 이를 이용한 반도체소자의 제조 방법 |
| JP2008123480A (ja) * | 2006-10-16 | 2008-05-29 | Nec Electronics Corp | 基準電圧発生回路 |
| JP2009265954A (ja) * | 2008-04-25 | 2009-11-12 | Hitachi Ulsi Systems Co Ltd | 半導体集積回路装置 |
| JP2011107800A (ja) * | 2009-11-13 | 2011-06-02 | Mitsumi Electric Co Ltd | 参照電圧発生回路および受信回路 |
| JP2014187555A (ja) * | 2013-03-22 | 2014-10-02 | Toshiba Corp | 受光回路 |
-
1999
- 1999-09-09 JP JP25549899A patent/JP2001085548A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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