JP4020182B2 - 基準電圧発生回路及び電源装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は単独で又は他の半導体装置に組み込まれるMOS型又はCMOS型の基準電圧発生回路と、その基準電圧発生回路を利用した装置の一例としての電源装置に関するものである。特にこの電源装置は携帯電話など小型機器の電源装置として利用するのに適するものである。
【0002】
【従来の技術】
ゲートとソースを接続したデプレッション型MOSトランジスタを定電流源とする基準電圧発生回路が知られている(特公平4−65546号公報参照)。そこでは、図2に示されるように、デプレッション型MOSトランジスタQ1のゲートとソースを接続してその定電流性を利用する。そして、ゲートとドレインが接続されたエンハンスメント型MOSトランジスタQ12とQ13をその定電流で動作するように直列に接続して、それらのMOSトランジスタQ12,Q13に発生する電圧を基準電圧として取り出すものである。ここでは、いずれもNチャネル型である。MOSトランジスタQ12、Q13は1個のみでもよく、図2のように2個、又は3個以上でもよい。出力端子となりうる接続点の電圧は図中に示されたようになる。ここでVTはそれぞれのMOSトランジスタのしきい値電圧である。
【0003】
その従来技術の文献では、エンハンスメント型トランジスタQ12とQ13のしきい値電圧を互いに異ならせることについては触れられていないが、デフレッション型MOSトランジスタQ1とエンハンスメント型MOSトランジスタQ12,Q13との間でしきい値電圧を異ならせる方法として、基板の不純物濃度、あるいはチャネルの不純物濃度を変化させる方法が実施例として挙げられている。その方法は、いずれもイオン注入時の注入量を変えることである。
【0004】
ゲートとソースを接続したデプレッション型MOSトランジスタを定電流源とする基準電圧発生回路としては、他に図3に示されるものが考えられる。ここで、Q1は図2のものと同じくデプレッション型MOSトランジスタ、Q2はしきい値電圧の低い側のエンハンスメント型MOSトランジスタ(VTl)、Q3はしきい値電圧の高い側のエンハンスメント型MOSトランジスタ(VTh)を示す。基準電圧VREFとしては、エンハンスメント型MOSトランジスタQ3、Q2のしきい値電圧の差分が出力される。
【0005】
図4にMOSトランジスタQ1、Q2、Q3のVgs対(Ids)1/2波形(ただしドレイン電圧は飽和条件)を示す。ただしQ1、Q2、Q3のコンダクタンスファクタ(K)は同一とする。Vgsはゲートとソース間の電圧、Idsはドレイン電流である。
【0006】
MOSトランジスタQ1はVgsが0Vで固定されているため、図4のQ1の波形からIconstなる定電流を流す。したがって、Ids=IconstとなるMOSトランジスタQ2、Q3のVgsがそれぞれVo2、Vo3となる。VREFはこの差分で表わされるので
となり、VREFが2つのMOSトランジスタQ3,Q2のしきい値電圧Vt h, Vt lの差分で表わされることがわかる。
【0007】
この回路構成のVREFの利点として次の点を挙げることができる。
(1)Vthの差分で決定されるため、デプレッション型MOSトランジスタのしきい値電圧Vthのばらつきなどによる定電流の変化に対してVREFのばらつきが小さい。
(2)MOSトランジスタQ2,Q3の温度特性がほぼ同一であることにより、VREFの温度依存性が小さい。
(3)バンドギャップリファレンス回路などに比べてMOSトランジスタが最低3つで構成できるため、比較的容易にかつ、小面積で構築できる。バンドギャップリファレンス回路とは、PN接合のVbe(ベース・エミッタ間の電圧)とサーマルボルテージVt(=kT/q)(kはボルツマン定数、Tは絶対温度、qは単位電荷)の温度特性の極性の違いを利用して温度係数の極めて小さい基準電圧VREFを取りだすようにしたものである。
【0008】
【発明が解決しようとする課題】
しかしながら、図3の回路構成でも、より高精度のVREFを実現するためには以下のような課題がある。
(1)2つのMOSトランジスタはイオン注入によってVthをそれぞれ決定しているため、ばらつきは独立で、その差分はばらつきが大きくなり、結果としてVREFのばらつきが大きくなる。図5にMOSトランジスタQ2のしきい値電圧Vthが低く、MOSトランジスタQ3のVthが高くなった場合の例を示す。破線が変化前の状態である。
【0009】
(2)チャネルプロファイルが異なるため、Vthやモビリティーの温度特性も厳密には異なり、VREFの温度特性向上に限界がある。図6に高温時のMOSトランジスタQ2、Q3のしきい値電圧Vth及びモビリティーが変化した場合の例を示す。破線が変化前の状態であり、傾斜が変化している。
本発明はこのような問題点に鑑み、プロセスばらつきや、温度変化に対して依存性が小さい基準電圧発生回路を提供することにある。
【0010】
【課題を解決するための手段】
本発明の基準電圧発生回路も、ゲートとソースを接続したデプレッション型MOSトランジスタを定電流源とし、2つ以上のエンハンスメント型MOSトランジスタをドレイン電圧が飽和条件となるようにして前記デプレッション型MOSトランジスタに直列に接続し、2つ以上の上記エンハンスメント型MOSトランジスタはチャネルが同時に形成されたものであり、それらのエンハンスメント型MOSトランジスタ間の接続点又は前記デプレッション型MOSトランジスタとエンハンスメント型MOSトランジスタとの接続点を出力端子とする基準電圧発生回路である。しかし、本発明では、それらのエンハンスメント型MOSトランジスタは、チャネルの不純物プロファイルが同一で、かつ、しきい値電圧の異なるものである。
【0011】
回路構成は、それらのエンハンスメント型MOSトランジスタが、図3に示されたように、ゲートが共通に接続された2つのMOSトランジスタを含み、両MOSトランジスタの接続点に出力端子が設けられているものであってもよく、又は図2に示されるように、エンハンスメント型MOSトランジスタがそれぞれのゲートとドレインが接続されているものであってもよい。図2においては、MOSトランジスタQ12、Q13は3個以上を直列に接続してもよい。特公平4−65546号公報にはPチャネル型MOSトランジスタで構成した基準電圧発生回路も示されており、そこに示されている基準電圧発生回路でエンハンスメント型MOSトランジスタが2個以上のものには、エンハンスメント型MOSトランジスタのしきい値電圧を異なるものにして、本発明を適用することができる。
【0012】
【発明の実施の形態】
チャネルの不純物プロファイルが同一で、かつ、しきい値電圧の異なるものエンハンスメント型MOSトランジスタの構造として次のようないくつかの構造をとることができる。
第1の構造として、エンハンスメント型MOSトランジスタはフローティングゲートを有し、ゲートのカップリング係数の違いによってしきい値電圧が異なっている。
【0013】
第2の構造として、エンハンスメント型MOSトランジスタはフローティングゲートを有し、それぞれのフローティングゲートへの書込み量の違いによって、しきい値電圧が異なっている。
第3の構造として、エンハンスメント型MOSトランジスタはゲートの誘電体が異なっていることによりしきい値電圧が異なっている。
第4の構造として、エンハンスメント型MOSトランジスタはゲート酸化膜厚が異なっていることによりしきい値電圧が異なっている。
本発明の電源装置は、供給する電源電圧を基準電圧と比較することによって電源電圧を検出する検出回路を備えたものであって、その基準電圧を発生する回路として請求項1から7のいずれかに記載の基準電圧発生回路を備えたものである。
【0014】
【実施例】
実施例の基準電圧発生回路は図2や図3に示されたもの、又はそれらを基にして変形したものである。
比較のために、従来型基準電圧発生回路において、しきい値電圧Vthの異なるNチャネル型MOSトランジスタの断面図を図7に示す。ここで、図3の回路図と記号を合わせるため、しきい値電圧Vthの低い方のMOSトランジスタをQ2、高い方をQ3としている。プロセス工程はポリシリコンゲート形成直後を示す。
1、2がそれぞれのチャネルドープ領域、×が注入されたボロンを示す。3がポリシリコンゲート、4がゲート酸化膜を示す。チャネルドープのボロンは、MOSトランジスタQ3の方が多く注入されており、その分しきい値電圧Vthが高くなる。ボロンの量を変えることによりチャネル領域の不純物プロファイルが異なり、この違いにより前述のプロセスばらつきや温度特性の依存性が生ずる。
【0015】
図1に本発明の実施例1を示す。上段が断面図、下段が平面図を示す。図中1〜4までは図7のものと同じものを示す。ただしチャネルドープ領域1,2のチャネル不純物は、図7のものとは異なり、全く同一プロファイルであり、同時に形成されたものである。
【0016】
5はポリシリコンにてなるコントロールゲートで、ポリシリコンにてなるフローティングゲート13上に、ポリ/ポリ層間膜6を介して形成されている。しきい値電圧Vthの低い方のMOSトランジスタQ2のフローティングゲート13の幅がWl、しきい値電圧Vthの高い方のMOSトランジスタQ3のフローティングゲート13の幅がWh(Wh<Wl)である。MOSトランジスタのゲート幅Wとフローティングゲート13の幅Wh,Wlとの比をカップリング係数CCと定義する。
CCh=Wh/W
CCl=Wl/W
【0017】
2つのMOSトランジスタQ2,Q3のしきい値電圧Vthの差はカップリング係数CCの違いによってのみ生じるため、チャネルドープやゲート酸化膜厚、あるいはポリ/ポリ層間膜6の膜厚がばらついてもしきい値電圧Vthの差は一定に保たれる。
【0018】
以下に具体的数値例を挙げる。
ゲート酸化膜厚=15nm,ポリ/ポリ層間膜厚=50nm,CCh=Wh/W=10μm/10μm,CCl=Wl/W=20μm/10μm、MOSトランジスタQ2のVthを0.6Vとし、2層ポリシリコンゲートMOSトランジスタを単層ポリシリコンゲートの等価的なMOSトランジスタとみて、そのときの容量をCox eff、下層ゲートの容量をCgate、上層のポリ/ポリ層間容量をCpspsとするとき、
と仮定して、
d gateはゲート酸化膜4の膜厚、d pspsはポリ/ポリ層間膜6の膜厚、εはシリコン酸化膜の誘電率である。一般に、容量Cは、
(ただし、Aは容量の面積、εは誘電体の誘電率、dは誘電体の膜厚、Wは幅、Lは長さである。)
であるから、カップリング係数CCの比(特にWが同一の場合はフローティングゲートのW比)の逆比が等価的なポリ/ポリ層間膜の比であるから、
から、CChはCClの2倍の等価的膜厚をもつ(ただし単位面積当たり)。
となり、Vthの差分0.23VがVrefとして出力される。
【0019】
実際にはコンダクタンスファクタをそろえるため、MOSトランジスタQ2,Q3のチャネル幅Wを変える必要があるが、Vthの差分がカップリング係数CCの比で決定されることに変りはなく、イオン注入量や酸化膜厚のばらつきによらない電圧が出力される。
【0020】
考えられるばらつき要因としてエッチングばらつきによるカップリング係数CC比の変化が挙げられるが、VREF用のMOSトランジスタは消費電力の関係から、例えばW/L=20μm/50μmというように、比較的サイズが大きくなることが多いため、エッチングばらつきの影響度は小さい。また温度依存性については、2つのMOSトランジスタのチャネルプロファイルは全く同一であり、モビリティーの温度特性やしきい値電圧Vthの温度特性も同一である。ゆえに従来型に比較して、温度依存性も小さい。
【0021】
また、この他の利点としてカップリング係数CCを変化させることでしきい値電圧Vthを変化できるため、設計者が所望のしきい値電圧Vthを設定できることになり、VREFの設定電圧をレイアウト変更だけで自由に設定できる。
また、図1に示される構造のMOSトランジスタで全く同一のパターン(フローティングゲート幅も同じ)2つのMOSトランジスタを用意し、フローティングゲートに書き込む電荷量を変化させることにより、異なるしきい値電圧Vthを持たせれば、パターン間の変化やコンダクタンスファクタの補正も必要なく、所望の基準電圧発生回路を得られる。
書き込む電荷量Qcとしきい値電圧の増分ΔVthとの関係は、ゲート容量をCoxとしたとき、
ΔVth=Qc/Cox
となり、Qcを2倍にすればΔVthが2倍になる。
【0022】
図8に本発明の実施例2を示す。
図中1〜4までは図7のものと同じものを示す。
MOSトランジスタQ3のゲート絶縁膜15は酸化膜4とは誘電率の異なる絶縁体であり、例えばCVD法で形成された窒化膜や酸化膜を表わす。
【0023】
異なるVthを得る原理としては、実施例1と似通っていて、実施例1が上層のポリ/ポリ層間容量の面積比で実現したのに対して、実施例2では単層ポリゲートでゲート絶縁膜の絶縁体を変化させることにより実現するものである。すなわち、
の式で、誘電率εを変化させて容量Cを変え、異なるしきい値電圧Vthを得る。
ゲート絶縁膜の誘電率εとしきい値電圧の増分ΔVthとの関係は、
となり、誘電率の比がΔVthの逆比となる。
【0024】
図9に本発明の実施例3を示す。
図中1〜4までは図7のものと同じものを示す。
25はゲート酸化膜4とは膜厚の異なるゲート酸化膜を示す。
ゲート酸化膜厚の違いにより異なるしきい値電圧Vthを得る。
ゲート酸化膜厚Toxとしきい値電圧の増分ΔVthとの関係は、
となり、ゲート酸化膜厚の比がΔVthの比となる。
【0025】
異なる膜厚のゲート酸化膜を実現する1つの方法としては、酸化を全面で行った後で、MOSトランジスタQ2の方だけ写真製版とエッチング工程を用いて酸化膜を全て除去した後、酸化膜4の厚さになる酸化を追加する方法がある。
異なる膜厚のゲート酸化膜を実現する他の方法としては、酸化膜25の膜厚になるまで全面で酸化を行なった後、MOSトランジスタQ2の方だけ写真製版とエッチング工程を用いて酸化膜4の厚さにエッチングする方法がある。
【0026】
図10に本発明の基準電圧発生回路を備えた電源装置の実施例を示す。この電源装置は携帯電話などの携帯機器に使用されるものであり、供給する電源電圧VDDを基準電圧VREFと比較することによって電源電圧VDDの降下又は上昇を検出する検出回路を備えた電源装置である。
【0027】
図10に示されている回路は、その電源装置における検出回路部分である。34はコンパレータで、その反転入力端子にこの発明の基準電圧発生回路32が接続され、基準電圧VREFが印加される。電源であるバッテリーからの出力電圧は電源端子VDDに印加され、その電圧は分圧抵抗34aと34bによって分圧されてコンパレータ30の非反転入力端子に入力される。
基準電圧発生回路32は、例えば図2又は図3に示されたものであり、その電源VDDとしてはこの電源装置におけるバッテリーが使用される。
ここで、コンパレータ30、基準電圧発生回路32及び分圧抵抗34a,34bにより検出回路を構成している。
【0028】
この電源装置において、バッテリーの電圧が高く、分圧抵抗34a,34bにより分圧された電圧が基準電圧VREFよりも高いときはコンパレータ30の出力がHを維持し、バッテリーの電圧が降下してきて分圧抵抗34a,34bにより分圧された電圧が基準電圧VREF以下になってくるとコンパレータ30の出力がLになる。コンパレータ30の出力を携帯電話等の使用機器に表示することによりバッテリーの電圧が所定値以下になったことを知らせることができる。
このような検出回路を複数設け、互いに基準電圧VREFを異ならせたり、分圧抵抗34a,34bの分圧比を異ならせたりして、それぞれの検出回路が検出する電圧値を異ならせることにより、バッテリーの電圧状態をより詳しく表示できるようになる。
本発明の基準電圧発生回路が適用される装置や機器は、上に示した電源装置に限らず、安定した基準電圧が必要とされるものであればすべて適用することができる。
【0029】
【発明の効果】
請求項1の基準電圧発生回路においては、デプレッション型MOSトランジスタを定電流源とし、チャネルの不純物プロファイルが同一であり、かつ、しきい値電圧の異なる2つ以上のMOSトランジスタをそのデプレッション型MOSトランジスタに接続することによって構成しているので、プロセスばらつきや、温度変化に対して依存性が小さい基準電圧発生回路を得ることができる。
請求項2の基準電圧発生回路においては、エンハンスメント型MOSトランジスタはゲートが共通に接続された2つのMOSトランジスタを含み、両MOSトランジスタの接続点に出力端子が設けられているので、出力電圧が2つのMOSトランジスタのしきい値電圧Vthの差分で決定されることになり、デプレッション型MOSトランジスタのしきい値電圧のばらつきなどによる定電流の変化に対して出力となる基準電圧のばらつきが小さくなる。
請求項3の基準電圧発生回路においては、エンハンスメント型MOSトランジスタはそれぞれのゲートとドレインが接続されているので、そのようなエンハンスメント型MOSトランジスタを直列に接続することによりそれぞれのエンハンスメント型MOSトランジスタのゲート、ソース間電圧を加算した電圧を基準電圧として取り出すことができ、出力電圧の自由度が高くなる。
請求項4の基準電圧発生回路においては、フローティングゲートを有するMOSトランジスタのカップリング係数の違いによって回路内のしきい値電圧の異なる2つ以上のMOSトランジスタを得ているため、レイアウトを変更するだけで基準電圧を自由に設定でき、かつプロセスばらつきや、温度変化に対して依存性が小さい基準電圧発生回路を得ることができる。
請求項5の基準電圧発生回路においては、フローティングゲートを有するMOSトランジスタの書込み量の違いによって回路内のしきい値電圧の異なる2つ以上のMOSトランジスタを得ているため、全く同一のMOSトランジスタパターンで基準電圧発生回路を実現きるため、MOSトランジスタ間のパターン変化によるプロセスばらつきがなく、より高精度な基準電圧発生回路を得ることができる。
請求項6の基準電圧発生回路においては、異なる誘電体を用いてゲートが構成されることによって、しきい値電圧の異なる2つ以上のMOSトランジスタを得ているため、簡便な方法でプロセスばらつきや、温度変化に対して依存性が小さい基準電圧発生回路を得ることができる。
請求項7の基準電圧発生回路においては、異なるゲート酸化膜厚によって、しきい値電圧の異なる2つ以上のMOSトランジスタを得ているため、簡便な方法でプロセスばらつきや、温度変化に対して依存性が小さい基準電圧発生回路を得ることができる。
請求項8の電源装置においては、本発明の基準電圧発生回路を用いて電源電圧を検出するので、電源装置の供給電圧を安定して検出することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施例を示す概略図で、上が断面図、下が平面図である。
【図2】デプレッション型MOSトランジスタを定電流源とする基準電圧発生回路の一例を示す回路図で、本発明が適用される回路図の一例でもある。
【図3】デプレッション型MOSトランジスタを定電流源とする基準電圧発生回路の他の例を示す回路図で、本発明が適用される回路図の一例でもある。
【図4】ドレイン電圧が飽和条件を満たしているMOSトランジスタのVgs対(Ids)1/2波形を示す図である。
【図5】MOSトランジスタQ2,Q3のしきい値電圧が変化した場合のVgs対(Ids)1/2波形を示す図である。
【図6】高温時にMOSトランジスタQ2、Q3のしきい値電圧Vth及びモビリティーが変化した場合のVgs対(Ids)1/2波形を示す図である。
【図7】従来型基準電圧発生回路におけるしきい値電圧Vthの異なるNチャネル型MOSトランジスタを示す断面図である。
【図8】本発明の第2の実施例を示す概略断面図である。
【図9】本発明の第3の実施例を示す概略断面図である。
【図10】本発明の電源装置の一実施例における検出回路部分を示す回路図である。
【符号の説明】
Q1 デプレッション型MOSトランジスタ
Q2,Q3 エンハンスメント型MOSトランジスタ
1、2 チャネルドープ領域
3 ポリシリコンゲート
4 ゲート酸化膜
5 コントロールゲート
6 ポリ/ポリ層間膜
13 フローティングゲート
15 絶縁体
25 ゲート酸化膜
30 コンパレータ
32 基準電圧発生回路
Claims (8)
- ゲートとソースを接続したデプレッション型MOSトランジスタを定電流源とし、
チャネルの不純物プロファイルが同一で、かつ、しきい値電圧の異なる2つ以上のエンハンスメント型MOSトランジスタをドレイン電圧が飽和条件となるようにして前記デプレッション型MOSトランジスタに直列に接続し、
2つ以上の前記エンハンスメント型MOSトランジスタはチャネルが同時に形成されたものであり、
前記エンハンスメント型MOSトランジスタ間の接続点又は前記デプレッション型MOSトランジスタと前記エンハンスメント型MOSトランジスタとの接続点を出力端子とする基準電圧発生回路。 - 前記エンハンスメント型MOSトランジスタはゲートが共通に接続された2つのMOSトランジスタを含み、両MOSトランジスタの接続点に前記出力端子が設けられている請求項1に記載の基準電圧発生回路。
- 前記エンハンスメント型MOSトランジスタはそれぞれのゲートとドレインが接続されている請求項1に記載の基準電圧発生回路。
- 前記エンハンスメント型MOSトランジスタはフローティングゲートを有し、ゲートのカップリング係数の違いによってしきい値電圧が異なっている請求項1から3のいずれかに記載の基準電圧発生回路。
- 前記エンハンスメント型MOSトランジスタはフローティングゲートを有し、それぞれのフローティングゲートへの書込み量の違いによって、しきい値電圧が異なっている請求項1から3のいずれかに記載の基準電圧発生回路。
- 前記エンハンスメント型MOSトランジスタはゲートの誘電体が異なっていることによりしきい値電圧が異なっている請求項1から3のいずれかに記載の基準電圧発生回路。
- 前記エンハンスメント型MOSトランジスタはゲート酸化膜厚が異なっていることによりしきい値電圧が異なっている請求項1から3のいずれかに記載の基準電圧発生回路。
- 供給する電源電圧を基準電圧と比較することによって電源電圧を検出する検出回路を備えた電源装置において、前記基準電圧を発生する回路として請求項1から7のいずれかに記載の基準電圧発生回路を備えたことを特徴とする電源装置。
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