JP2007242059A - 低電圧動作の基準電圧源回路 - Google Patents
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Abstract
【解決手段】スレッシュホールド電圧Vtの温度特性が共に等しく、不純物濃度が互いに異なるゲートを有する2つのMOSトランジスタにおけるゲート・ソース間電圧の差を基準電圧Vrefとして出力する。両トランジスタのゲートを相互接続し、一方のトランジスタのソースを接地すれば、前記ゲート・ソース間電圧の差は、他方のトランジスタのソース電圧となり、このソース電圧がVrefとなる。
【選択図】図5
Description
尚、導伝係数の温度特性を補正するには、上記公報2中に紹介された参考文献F(R.A.Blauschild et al,“A New NMOS Temperature‐Stable Vol.SC-13,No6,pp.767-773,Dec.1978.)にあるように、別途、電流バイアス回路が必要となる。
a)MOSトランジスタのゲートを弱反転領域にするためには、弱反転用の微小電流バイアス回路が必要となる。前記公報2中に紹介された参考文献B(E.Vittoz and J.Fellrath, “CMOS Analog Integrated Circuits Based on Weak Inversion Operation”Vol..SC-12,No.3,pp.224-231,June.1977.)によれば、MOSトランジスタを弱反転領域に保つにはドレイン電流は、
I≦((n−1)/e2)SμCoxUT 2
を満たさなければならない。ここで、nはスロープファクタ、Sは実効的なチャネル幅Wとチャネル長Lの比(Weff/Leff)、μはチャネル内のキヤリアの移動度、Coxは単位面積当たりの酸化膜の静電容量である。
また、同時に本発明の基準電圧源回路は80℃以上の動作温度においても安定した動作を可能にすること、および基準電圧源回路に所望の温度特性を持たせることをも目的とする。
Vt=φms−Qf/Cox+2φf−Qb/Cox
で表わされる。ここで、φmsはゲートの仕事関数φmと基板の仕事関数φsの差、Qfは酸化膜中の固定電荷、φfは基板のフェルミレベル、Qbは反転層と基板間の空乏層内電荷、Coxは酸化膜の単位面積当たりの静電容量である。
φm=χ+Eg/2±φf
の関係があり、φmの第3項φfの符号はゲートがp型なら正、n型なら負である。同じ導電型の半導体で低濃度(Ng1)と高濃度(Ng2)のゲートを待つペアトランジスタにおけるスレッシュホールド電圧Vtの差は、ゲート材の仕事関数φmの差に等しく、さらにフェルミレベルφfの差となり、キャリア濃度が不純物濃度に等しい場合下記数式(2)が成り立つ。
=[Eg1/2−φf(Ng1)]−[Eg1/2−φf(Ng2)]
=φf(Ng2)−φf(Ng1)
=−kT/qln(Ng1/Ni)+kT/qln(Ng2/Ni)
=kT/qln(Ng2/Ng1) …(2)
ここで、kはボルツマン常数、qは電子の電荷量、Tは絶対温度、Egはシリコンのバンドギャップ、Niは真性半導体のキャリア濃度である。
dΔV/dT=(k/q)ln(Ng2/Ng1) …(3)
この(3)式をもとにグラフ化してみると、図2のようになる(Ng2=5E18cm3とした)。(a)は横軸がNg1、(b)は、ρ=1/(Ng1・qμ)の式を使ってシート抵抗に換算してプロットし直したものである。この図からわかるように、ゲートの抵抗値が大きくなるにつれて温度係数が増加するという特性を持つ。
Ng1=f[(T)(Ng10)] … (4)
と簡単に表される。尚、(2)式の段階では温度成分を含むため、その(2)式を温度で微分した式は(3)式のように単純には書き表されない。
Vref=Vt1−Vt2=(kT/q)ln(Ng2/Ng1) …(5)
リン濃度の異なるゲートを作成する方法としては、ノンドープゲートをデポジットした後、低濃度ゲートにしたい部分を酸化膜でマスキングし、それからリンのデポジットによってマスキングしていない部分を高濃度ドープし、低濃度部分は、マスク酸化膜をエッチングした後イオン注入でリンを低濃度ドープすればよい。又は高濃度部分も低濃度部分と同様にイオン注入で形成することも可能である。このようにして、同一導電型でフェルミレベルφfの異なるゲートを持つペアトランジスタが作成できる。ゲートヘのドーピング以外は同じ工程で作られるため、同じ絶縁膜厚、チャネルドープ、チャネル長、チャネル幅を有し、不純物濃度だけが異なるので前述したように、スレッシュホールド電圧Vtの差がゲートのフェルミレベルφfの差となる。
飽和領域(Vds>Vgs−Vt)にあるMOSトランジスタのドレイン電流Idは、
Id=(β/2)(Vgs−Vt)2で表される。Vdsはドレイン・ソース間電圧、Vgsはゲート・ソース間電圧である。
Id1=(β1/2)(Vgs1−Vt1)2
Id2=(β2/2)(Vgs2一Vt2)2
である。
β=μ(εOX/TOX)(Weff/Leff)
の形で表わされる。ここで、μ;キャリア移動度、εOX;酸化膜の誘電率、TOX;酸化膜厚、Weff;実効チヤネル幅、Leff;実効チャネル長である。
(Vgs1−Vt1)2=(Vgs2−Vt2)2
となる。VGSを適切にバイアスして、ゲート・ソース間電圧の差(Vgs1−Vgs2)はスレッシュホールド電圧の差(Vt2−Vt1)に等しく、それがフェルミレベルφfの差となる。
最初にペアMOSトランジスタのゲートを相互接続した回路構成例について述べる。この構成では、両トランジスタのゲート電位が等しいため、“ゲート・ソース間電圧の差”は、ペアMOSトランジスタの“ソース電圧の差”に等しく、これがVrefとして取り出される。
ペアMOSトランジスタM1とM2を並列接続した回路構成例を図5に示す。同図に示すように、本回路は、電源VccとGNDの間に、定電流回路Z1と低濃度(Ng1)n型ポリシリコンのゲートを持つMOSトランジスタM1とを直列にして挿入し、また、高濃度(Ng2)n型ポリシリコンのゲートを持つMOSトランジスタM2と定電流回路Z2とを直列にして挿入し、そして両トランジスタM1、M2のゲートを相互接続している。
次に、MOSトランジスタM1とM2を直列接続した回路構成例について述べる。図6は、本回路構成例の基本的な回路図である。同図に示すように、本回路は、電源VccとGNDの間に、低濃度(Ng1)n型ポリシリコンのゲートを持つMOSトランジスタM1と、高濃度(Ng2)n型ポリシリコンのゲートに有するMOSトランジスタM2を直列接続し、そして両トランジスタの各ゲートをトランジスタM2のドレインに共通接続する。
次にペアMOSトランジスタのソースを相互接続した回路構成例について述べる。この構成では、両トランジスタのソース電位が等しいため、“ゲート・ソース間電圧の差”は、ペアMOSトランジスタの“ゲート電圧の差”に等しく、これがVrefとして取り出される。
図7は本回路構成例の基本的な回路図である。同図に示すように、本回路は、電源VccとGNDの間に、p型チャネルMOSトランジスタM3と、高濃度(Ng2)n型ポリシリコンのゲートを持つn型チャネルのMOSトランジスタM2を直列接続し、更に、p型チャネルMOSトランジスタM4と、低濃度(Ng1)のn型ポリシリコンゲートを持つn型チャネルのMOSトランジスタM1を直列接続している。トランジスタM3、M4はカレントミラー回路を構成する。トランジスタM2はゲートをソースに接続(Vgs=0)して定電流結線としたデプレッション型である。更に、ドレインを電源Vccに、ゲートをn型チヤネルMOSトランジスタM1のドレインに、ソースをn型チャネルMOSトランジスタM1のゲートに、それぞれ接続したソースフォロワのn型チャネルMOSトランジスタM5を設ける。トランジスタM1のゲートは抵抗Rを通じてGNDに接続される。
また、図7の回路構成の変形例として、図8の如き回路構成も可能である。図8に示す回路構成は、図7のトランジスタM1のゲートと電源GNDの間の抵抗Rを、抵抗R1とR2に分割し、その接続点から出力電圧Vrefを取り出している。このとき、
出力電圧Vref=(R2/(R1+R2)) UTln(Ng2/Ng1)
となる。最低VccはトランジスタM1のゲート電圧と、トランジスタM5のソース・ゲート間電圧と、トランジスタM4のソース・ドレイン間電圧の和である。トランジスタM1のゲート電圧が0.11VであるのでVccを1V以下にすることが可能である。
さらに、図7の回路構成の変形例として、図9の如き回路構成も可能である。図9に示す回路構成は、図8のトランジスタM1のゲートをトランジスタM5のソースに接続し、そして、抵抗R1とR2の接続点から出力電圧Vrefを取り出している。このとき
出力電圧Vref=((R1+R2)/R2)UTln(Ng2/Ng1)
となる。この実施例の場合は最低VccはVrefと、トランジスタM5のソース・ゲート間電圧と、トランジスタM4のソース・ドレイン電圧の和である。Vrefは(R1+R2)/R2の比で変わり、最低Vccはそれできまる。
また、図7の回路構成の変形例として、図10の如き回路構成も可能である。図10に示す回路構成は、図7のトランジスタM1のゲート・ソース間の抵抗Rに流れる電流パスにp型チヤネルMOSトランジスタM6、M7からなるカレントミラー回路を追加し、そのトランジスタM7のソースから、出力電圧Vrefを取り出している。このとき、
出力電圧Vref=M・UTln(Ng2/Ng1)
となる。ここで、式中の“M”はカレントミラー機能の比率である。この回路例での最低Vccは、トランジスタM1のゲート電圧と、トランジスタM5のソース・ゲート間電圧と、トランジスタM4のソース・ドレイン間電圧の和である。トランジスタM1のゲート電圧が0.11VであるのでVccを1V以下にすることが可能である。
次に、ゲートをソースに接続(Vgs=0)して定電流結線したデプレッション型のトランジスタM2と、それと同じ電流を流すようにしたMOSトランジスタM1を用いる回路構成例について説明する。この構成では、トランジスタM2のゲート・ソース間電圧が0のため、“ゲート・ソース間電圧の差”は、トランジスタM1の“ゲート・ソース間電圧”に等しい。
図11は、本回路構成例の基本的な回路図である。同図に示すように、本回路は、電源VccとGNDの間に、高濃度(Ng2)のn型ポリシリコンゲートを持つデプレッション型(Vgs=0)としたMOSトランジスタM2と、低濃度(Ng1)のn型ポリシリコンをゲートに有するデプレッション型MOSトランジスタM1を直列に接続している。
また、図11の同路構成の変形例として、図12の如き回路構成も可能である。図12に示す回路構成は、図11の低濃度(Ng1)のn型ポリシリコンをゲートに有するMOSトランジスタM1のゲートとGNDの間の抵抗Rを、抵抗R1とR2に分割し、その接続点から、出力電圧Vrefを取り出している。このとき、
出力電圧Vref=(R2/(R1+R2)) UTln(Ng2/Ng1)
となる。最低VccはトランジスタM1のゲート電圧とM5のソース・ドレイン間電圧の和である。トランジスタM1のゲート電圧が0.11VであるのでVccを1V以下にすることが可能である。
さらに、図11の回路構成の変形例として、図13の如き回路構成も可能である。図13に示す回路構成は、図11の低濃度(Ng1)のn型ポリシリコンをゲートに有するMOSトランジスタM1のゲートとGNDの間の抵抗をR2とするとともに、トランジスタM1のゲートとトランジスタM3のソースの間に抵抗R1を挿入し、n型チヤネルMOSトランジスタM5のソースから、出力電圧Vrefを取り出している。このとき、
出力電圧Vref=((R1+R2)/R2) UTin(Ng2/Ng2)
となる。
また、図11の回路構成の変形例として、図14の如き回路構成も可能である。図14に示す回路構成は、図11の低濃度(Ng1)のn型ポリシリコンをゲートに有するMOSトランジスタM1のゲート・ソース間の抵抗Rに流れる電流パスにp型チヤネルMOSトランジスタM6、M7からなるカレントミラー回路を追加し、トランジスタM7のソースから、出力電圧Vrefを取り出している。このとき、
出力電圧Vref=M・UTln(Ng2/Ng1)
となる。ここで、式中の“M”はカレントミラー機能の比率である。最低VccはVrefと、トランジスタM7のソース・ドレイン間電圧の和である。Vrefが0.11VであるのでVccを1V以下にすることが可能である。
次に、低濃度(Ng1)のn型ポリシリコンをゲートに有するMOSトランジスタM1と、高濃度(Ng2)のn型ポリシリコンゲートを持つMOSトランジスタM2に、フェルミレベルの差だけ異なる電圧をゲート電圧として加え、ゲートコンダクタンスを等しくする回路構成例について説明する。
図15は、本回路構成例の基本的な回路図である。同図に示すように、本回路は、電源VccとGNDの間に、ソース結合された低濃度(Ng1)のn型ポリシリコンをゲートに有するMOSトランジスタM1と高濃度(Ng2)のn型ポリシリコンゲートを持つMOSトランジスタM2をそれぞれ抵抗Rを介して並列に設け、トランジスタM1とトランジスタM2のドレインの電位を差動アンプA1に入力するとともに、差動アンプA1の出力を抵抗R3を介してトランジスタM2のゲートにフィードバックし、また、電源VccとトランジスタM2のゲート間に抵抗R4を設けている。
M1' 低濃度(Ng1)p型ポリシリコンのゲートを持つMOSトランジスタ
M2 高濃度(Ng2)n型ポリシリコンのゲートを持つMOSトランジスタ
M2' 高濃度(Ng2)p型ポリシリコンのゲートを持つMOSトランジスタ
M3 カレントミラー回路構成トランジスタ
M4 カレントミラー回路構成トランジスタ
M5 n型チャネルMOSトランジスタ
M5' p型チャネルMOSトランジスタ
A1 差動アンプ
R 抵抗
Vref 基準電圧
Z 定電流回路
Claims (3)
- スレッシュホールド電圧Vtの温度特性が共に等しく、不純物濃度が互いに異なるゲートを有する2つのMOSトランジスタにおけるゲート・ソース間電圧の差を出力することを特徴とする低電圧動作の基準電圧源回路。
- 第1のMOSトランジスタと第2のMOSトランジスタのそれぞれのゲートを相互接続し、前記第1のMOSトランジスタと前記第2のMOSトランジスタのそれぞれのソース電圧の差を出力する請求項1記載の低電圧動作の基準電圧源回路。
- 第1のMOSトランジスタと第2のMOSトランジスタを並列的に接続し、第1のMOSトランジスタのソースを接地し、そして両トランジスタに同一の電流を流すための回路を備え、第2のMOSトランジスタのソース電圧を出力する請求項2記載の低電圧動作の基準電圧源回路。
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