JP4194237B2 - 電界効果トランジスタを用いた電圧発生回路及び基準電圧源回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、基準電圧、電圧比較器の温度補償回路、温度センサー、リニアな温度特性を持つ抵抗と組み合わせた電流源などに利用可能な電圧発生回路に関し、特に、８０℃以上でも安定動作し、絶対温度に比例する電圧（ＰＴＡＴ：Proportional-To-Absolute-Temperature）を発生する電界効果トランジスタ（以下、ＭＯＳ型の電界効果トランジスタを用いた例で説明する）を用いた電圧発生回路に関する。
【０００２】
又、更に、本発明は、アナログ回路などに用いられる基準電圧源回路に係り、特に、８０℃以上でも安定動作し、絶対温度に比例する電圧（ＰＴＡＴ：Proportional-To-Absolute-Temperature）を発生する電界効果トランジスタ（以下、ＭＯＳ型の電界効果トランジスタを用いた例で説明する）を用いて所望の温度特性を持たせるようにした電界効果トランジスタを用いた基準電圧源回路に関する。
【従来の技術】
従来、バイポーラトランジスタを用いた電圧発生回路としてＰＴＡＴ回路が知られており、この技術をＭＯＳトランジスタの弱反転領域を利用して実現したＣＭＯＳトランジスタを用いたＰＴＡＴ回路も提案されている。また、ＣＭＯＳによる基準電圧源として、電界効果トランジスタを弱反転領域で動作させて正の温度係数の電圧源をつくり、これを用いて温度変化の少ない基準電圧源を実現するものが知られている。以下、これらの従来技術を説明する。
【０００３】
ＭＯＳトランジスタの弱反転領域を利用したＣＭＯＳトランジスタによるＰＴＡＴ回路として、例えば、E.Vittoz and J.Fellrath,“CMOS Analog Integrated Circuits Based on Weak Inversion Operation”Vol..SC-12,No.3,pp.224-231,June.1977.（参考文献Ｂ）に開示されたものがある。これによると、弱反転領域におけるドレイン電流Ｉdは下記数１で与えられる。
ID = SIDOexp(VG/nUT){exp(-VS/UT) - exp(-VD/UT)}
ここで、ＶＧ，ＶＳ，ＶＤは、それぞれ、基板とゲート，基板とソース，基板とドレインの間の電位差を表わし、Ｓは実効的なチャネル幅Ｗとチャネル長Ｌの比（Ｗeff/Ｌeff）、ＩD0はプロセステクロジーで定まる特性電流、ｎはスロープファクター（弱反転における立ち上がり特性）、ＵTは（kT/q）を表わしている。ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑはキャリア（電子）の電荷である。
【０００４】
また、Tsividis and Ulmer,“A CMOS Voltage Reference”IEEE Journal of Solid-State Circuits,Vol.SC-13,No.6、pp.774-778,Dec.1978.（参考文献Ａ）では、本願図１に示すようにソース結合したｎ型チャネルＭＯＳトランジスタＴ１、Ｔ２にそれぞれI1、I2の電流を流し、ゲート電圧の差（Ｖ１−Ｖ２）として、
VPTAT＝Ｖ１−Ｖ２＝ｎUTln((Ｓ2Ｉ1)/(Ｓ1Ｉ2))
を得ている（参考文献ＡのFig.４参照）。
【０００５】
また、同図において、バイポーラトランジスタのベースエミッタの電圧降下をＶｂｅ、出力Ｖoとすれば、
Ｖｂｅ＋Ｖ１＝Ｖ２＋Ｖo
であるから、出力Ｖoは、
Ｖo＝Ｖｂｅ＋（Ｖ１−Ｖ２）＝Ｖｂｅ＋VPTAT
となる。第１項のバイポーラトランジスタのベースエミッタ電圧Ｖｂｅは絶対温度に対して負の温度特性を有し、第２項のVPTATは正の温度特性を有するので、それらを加算した出力電圧Ｖｏはフラットの温度特性を有する。
【０００６】
また、E.Vittoz and O.Neyroud,“A low-voltage CMOS bandgap reference”IEEE Journal of Solid-State Circuits,Vol.SC-14,No.3,pp.573-577，June.1979.（参考文献Ｃ）では、本願図２に示すように、ゲート結合したｎ型チャネルＭＯＳトランジスタＴa、Ｔbに同一の電流Ｉを流し、それらのソース電圧の差（Ｖo）として、
Ｖｏ＝VPTAT＝UTln(１＋Ｓb/Ｓa)
を得ている（参考文献ＣのFig.７参照）。参考文献ＡおよびＣのいずれのVPTAT出力も、UT＝（kT/q）に比例した出力となる。
【０００７】
また、Oguey et al.,“MOS Voltage Reference Based on Polysilicon Gate Work Function Difference”IEEE Journal of Solid--State Circuits,Vol.SC-15,No.3,Jun.1980.（参考文献Ｄ）では、本願図３に示すように丸で囲ったｐ+ポリシリコンゲートを持つトランジスタＴ1とｎ+ポリシリコンゲートを持つトランジスタＴ2を差動アンプの入力トランジスタとして用い、それぞれのトランジスタＴ1，Ｔ2を弱反転領域にバイアスし、ゲート電圧の差
ＶＲ＝ＶＧ１−ＶＧ２＝△ＶＧ＋UTln(ＩD1Ｓ2/ＩD2Ｓ1)
とシリコンのバンドギャップ△ＶＧとＶＰＴＡＴのUTln(ＩD1Ｓ2/ＩD2Ｓ1)を得る。
【０００８】
さらに
△ＶＧ＝△ＶＧ0−αmＴ
であることから、
αmＴ＝UTln(ＩD1Ｓ2/ＩD2Ｓ1)
として、温度に依存しない電圧
ＶＲ＝△ＶG0＝１．２０Ｖ
を得ている（参考文献ＤのFig.９参照）。
【０００９】
【発明が解決しようとする課題】
上述したように、上記従来技術においては、バイポーラトランジスタの代わりにＭＯＳトランジスタのゲートの弱反転領域を利用することによってＰＴＡＴを実現している。しかしながら弱反転領域を利用する場合、次のような問題点がある。
【００１０】
ａ）ＭＯＳトランジスタのゲートを弱反転領域にするためには、弱反転用の微小電流バイアス回路が必要となる、という問題点。上記参考文献Ｂ（該文献中の式（１２）参照）によれば、ＭＯＳトランジスタを弱反転領域に保つにはドレイン電流は、
Ｉ≦((n-1)/ｅ2)ＳμCoxＵT 2
を満たさなければならない。ここで、ｎはスロープファクタ、Ｓは実効的なチャネル幅Ｗとチャネル長Ｌの比（Ｗeff/Ｌeff）、μはチャネル内のキャリアの易動度、Coxは単位面積当たりの酸化膜の静電容量である。
【００１１】
具体的には、米国特許明細書；USP4327320.4/1982“REFERENCE VOLTAGE SOURCE”Oguey（参考文献Ｅ）に記載されているように、ｎ＝１.７；S＝１；μ＝７５０cm2/Vs；Cox＝４５nF/cm2；UT＝２６mVとした場合、室温でのドレイン電流は２ｎＡ以下の微小なドレイン電流にしなければならない。
【００１２】
ｂ）寄生ダイオードの影響による問題点。しかしながら、上述したように２ｎＡ以下の微小なドレイン電流で動作させる場合は、ドレイン−基板間の寄生ダイオードのリーク電流の影響を受けやすい。例えば、参考文献Ｄの第２６８頁には、８０℃以上の温度ではリーク電流によるずれが発生することが記載されている。
【００１３】
ｃ）導伝係数の温特を補正するための電流バイアス回路を必要とする、という点。特公平４−６５５４６号公報（参考文献Ｇ）に記載されているように、基板濃度やチャネルドープを変えて作られるデプレッショントランジスタとエンハンスメントトランジスタにおけるスレッシュホールド電圧の差を用い、導伝係数をほぼ等しくすることで基準電圧を作るものものあるが、基板濃度やチャネルドープを変えて作るペアＭＯＳトランジスタは導電係数やその温度特性が異なるため、R.A.Blauschild et al,“A New NMOS Temperature-Stable Voltage Reference”Vol.SC-13,No.6,pp.767-773，Dec.1978.（参考文献Ｆ）に記載されているように、導伝係数の温度特性を補正するための電流バイアス回路が必要となる。
【００１４】
本発明の目的は、上記問題点を解消し、８０℃以上の高温でも安定動作し、強反転でも使える電界効果トランジスタを用いた電圧発生回路を実現することである。
【００１５】
又、本発明の他の目的は、微少電流バイアス回路や導伝係数の温度特性を補正するための電流バイアス回路を用いずに、所望の温度特性の電界効果トランジスタを用いた基準電圧源回路を提供することである。
【００１６】
さらに詳しくは、請求項１〜５に記載の発明は、８０℃以上の高温でも安定動作し、弱反転だけではなく強反転でも使用可能な電界効果トランジスタを用いた各種の回路構成を有する電圧発生回路を提供することを、請求項６〜８に記載の発明は、抵抗を組み込むことにより、不純物濃度を調整することが可能な電圧発生回路を提供することを、請求項９に記載の発明はその抵抗値を調整可能な手段を設けた電圧発生回路を提供することを、請求項１０に記載の発明は、構成要素となる電界効果トランジスタを上記とは異なる導電型の電界効果トランジスタで構成した電圧発生回路を提供することを、それぞれ目的としている。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明（図６参照）は、一部が同一の導電型で不純物の濃度差の異なるゲートを有する複数の電界効果トランジスタを用いたことを、請求項４記載の発明は、不純物の濃度差を１桁以上としたことを、それぞれ特徴としている。
【００１８】
また、請求項２記載の発明（図６〜図７参照）は、第１の電界効果トランジスタ（Ｍ１）と第２の電界効果トランジスタ（Ｍ２）のゲートを結線するとともに、第１の電界効果トランジスタ（Ｍ１）と第２の電界効果トランジスタ（Ｍ２）のソース電圧の差を出力することを特徴としている。
【００１９】
また、請求項３記載の発明（図８〜図１１参照）は、第１の電界効果トランジスタ（Ｍ１）と第２の電界効果トランジスタ（Ｍ２）のソースを結線するとともに、第１の電界効果トランジスタ（Ｍ１）と第２の電界効果トランジスタ（Ｍ２）のゲート電圧の差を出力することを特徴としている。
【００２０】
また、請求項５記載の発明（図８〜図１６参照）は、第１の電界効果トランジスタ（Ｍ１）と第２の電界効果トランジスタ（Ｍ２）のいずれか一方の電界効果トランジスタのゲート−ソース間電圧を０ボルトにするとともに、他方の電界効果トランジスタのゲート−ソース間電圧を出力することを特徴としている。
【００２１】
また、請求項６記載の発明（図１２（Ａ）参照）は、第２の電界効果トランジスタ（Ｍ２）が、ゲートとソースが結線されたデプレッション型の高濃度ｎ型のゲートを有するｎ型チャネル電界効果トランジスタであり、第１の電界効果トランジスタ（Ｍ１）が、第２の電界効果トランジスタ（Ｍ２）のソースにドレインが接続された低濃度ｎ型のゲートを有するｎ型チャネル電界効果トランジスタであり、かつ、直列に接続された第３のｎ型チャネル電界効果トランジスタ（Ｍ３）と抵抗（Ｒ）からなり、第３のｎ型チャネル電界効果トランジスタ（Ｍ３）と抵抗（Ｒ）の接続点に第１の電界効果トランジスタ（Ｍ１）のゲートを接続して第１の電界効果トランジスタ（Ｍ１）のゲート電位を与えるソースフォロア回路を有し、その接続点から第１の電界効果トランジスタ（Ｍ１）のゲート電位を出力とすることを特徴としている。
【００２２】
また、請求項７記載の発明（図１３（Ａ）参照）は、直列に接続された第３のｎ型チャネル電界効果トランジスタ（Ｍ３）と第１の抵抗（Ｒ１）と第２の抵抗（Ｒ２）からなり、第３のｎ型チャネル電界効果トランジスタ（Ｍ３）と第１の抵抗（Ｒ１）の接続点に第１の電界効果トランジスタ（Ｍ１）のゲートを接続して第１の電界効果トランジスタ（Ｍ１）のゲート電位を与えるソースフォロア回路を有し、第１の抵抗（Ｒ１）と第２の抵抗（Ｒ２）の接続点の電位を出力とすることを特徴としている。
【００２３】
また、請求項８記載の発明（図１４（Ａ）参照）は、直列に接続された第３のｎ型チャネル電界効果トランジスタ（Ｍ３）と第１の抵抗（Ｒ１）と第２の抵抗（Ｒ２）からなり、第１の抵抗（Ｒ１）と第２の抵抗（Ｒ２）の接続点に第１の電界効果トランジスタ（Ｍ１）のゲートが接続され第１の電界効果トランジスタ（Ｍ１）のゲート電位を与えるソースフォロア回路を有し、第３のｎ型チャネルＭＯＳトランジスタ（Ｍ３）と第１の抵抗（Ｒ１）の接続点の電位を出力とすることを特徴としている。
【００２４】
また、請求項９記載の発明は、製造の際の拡散，成膜工程後に、第１の抵抗（Ｒ１）および第２の抵抗（Ｒ２）の値をレーザトリミングなどにより調整できるようにしたことを特徴としている。
【００２５】
また、請求項１０記載の発明（図１２（Ｂ），１３（Ｂ），１４（Ｂ）参照）は、ｎ型チャネル電界効果トランジスタである第１の電界効果トランジスタ（Ｍ１）と第２の電界効果トランジスタ（Ｍ２）を、ｐ型チャネル電界効果トランジスタに変更したことを特徴としている。
【００２６】
請求項１２記載の発明は、少なくとも一部が同一導電型で不純物濃度の異なる半導体ゲートを持つ複数の電界効果トランジスタから構成される正の温度係数を有する電圧源回路と、少なくとも一部が異種導電型の半導体ゲートを持つ複数の電界効果トランジスタから構成される負の温度係数を有する電圧源回路を具備することを特徴としている（図１８〜図２８参照）。
【００２７】
また、請求項１３、１４記載の発明は、前記正の温度係数を有する電圧源回路および負の温度係数を有する電圧源回路を、少なくとも一部の導電型または不純物濃度の異なる半導体ゲートを持つ直列に接続された第１〜第３の電界効果トランジスタ（Ｍ１，Ｍ２，Ｍ３）により構成したことを特徴としている（図１８，図１９参照）。
さらに、請求項１３記載の発明は、高濃度ｎ型のゲートのデプレッション型でゲートとソースを結線したｎ型チャネルの第１の電界効果トランジスタ（Ｍ１）と低濃度ｎ型のゲートを持つｎ型チャネルの第２の電界効果トランジスタ（Ｍ２）とｐ型のゲートのエンハンスメント型でゲートとドレインを結線したｎ型チャネルの第３の電界効果トランジスタ（Ｍ３）とを直列に接続するとともに、第２の電界効果トランジスタ（Ｍ２）のゲート電位を与えるソースフォロア回路を設け、第２の電界効果トランジスタのゲート電圧を基準電圧出力点とすることを特徴としている（図１８参照）。
【００２８】
さらに、請求項１４、１５記載の発明は、ｎ型のゲートのエンハンスメント型でゲートとドレインを結線したｐ型チャネルの第１の電界効果トランジスタ（Ｍ１）と低濃度ｐ型のゲートをもつｐ型チャネルの第２の電界効果トランジスタ（Ｍ２）と高濃度ｐ型のゲートのデプレッション型でゲートとソースを結線したｐ型チャネルの第３の電界効果トランジスタ（Ｍ３）とを直列に接続するとともに、前記第２の電界効果トランジスタ（Ｍ２）のゲート電位を与えるソースフォロア回路を設け、第２の電界効果トランジスタ（Ｍ２）のゲート電圧を基準電圧出力点とすることを特徴としている（図１９参照）。
【００２９】
また、請求項１６、１７，１８，１９、２０，２１記載の発明は、正の温度係数を有する電圧源回路および負の温度係数を有する電圧源回路を、少なくとも一部の導電型または不純物濃度の異なる半導体ゲートをもつ第１〜第４の電界効果トランジスタ（Ｍ１，Ｍ２，Ｍ３，Ｍ４）により構成したことを特徴としている（図２０〜図２５参照）。
【００３０】
さらに、請求項１６記載の発明は、ｎ型のゲートのデプレッション型でゲートとソースを結線したｎ型チャネルの第１の電界効果トランジスタ（Ｍ１）とｐ型のゲートのｎ型チャネルの第２の電界効果トランジスタ（Ｍ２）とを直列に接続するとともに、該第２の電界効果トランジスタ（Ｍ２）のゲート電位を与えるソースフォロア回路を設け、かつ、該ソースフォロア回路によりゲート電位が与えられる高濃度ｎ型のゲートのｎ型チャネルの第３の電界効果トランジスタ（Ｍ３）と低濃度ｎ型のゲートのｎ型チャネルの第４の電界効果トランジスタ（Ｍ４）を入力トランジスタとした差動アンプを構成し、第４の電界効果トランジスタ（Ｍ４）のゲート電位を基準電圧出力点とすることを特徴としている（図２０参照）。
【００３１】
さらに、請求項１７記載の発明は、ｎ型のゲートのｐ型チャネルの第１の電界効果トランジスタ（Ｍ１）とｐ型のゲートのデプレッション型でゲートとソースを結線したｐ型チャネルの第２の電界効果トランジスタ（Ｍ２）とを直列に接続するとともに、前記第２の電界効果トランジスタ（Ｍ２）のゲート電位を与えるソースフォロア回路を設け、かつ、該ソースフォロア回路によりゲート電位が与えられる高濃度ｎ型のゲートのｎ型チャネルの第３の電界効果トランジスタ（Ｍ３）と低濃度ｎ型のゲートのｎ型チャネルの第４の電界効果トランジスタ（Ｍ４）を入力トランジスタとした差動アンプを構成し、第４の電界効果トランジスタ（Ｍ４）のゲート電位を基準電圧出力点とすることを特徴としている（図２１参照）。
【００３２】
また、請求項１８記載の発明は、ｎ型のゲートのデプレッション型でゲートとソースを結線したｎ型チャネルの第１の電界効果トランジスタ（Ｍ１）とｐ型のゲートのｎ型チャネルの第２の電界効果トランジスタ（Ｍ２）とを直列に接続するとともに、該第２の電界効果トランジスタ（Ｍ２）のゲート電位を与えるソースフォロア回路を設け、かつ、該ソースフォロア回路によりゲート電位が与えられる高濃度ｎ型のゲートのｎ型チャネルの第３の電界効果トランジスタ（Ｍ３）と低濃度ｎ型のゲートのデプレッション型でゲートとソースをＧＮＤ電位としたｎ型チャネルの第４の電界効果トランジスタ（Ｍ４）を直列に接続し、前記第３の電界効果トランジスタ（Ｍ３）と第４の電界効果トランジスタ（Ｍ４）の接続点を基準電圧出力点とすることを特徴としている（図２２参照）。
【００３３】
また、請求項１９記載の発明は、ｎ型のゲートのｐ型チャネルの第１の電界効果トランジスタ（Ｍ１）とｐ型のゲートのデプレッション型でゲートとソースを結線したｐ型チャネルの第２の電界効果トランジスタ（Ｍ２）を直列に接続するとともに、前記第１の電界効果トランジスタ（Ｍ１）のゲート電位を与えるソースフォロア回路を設け、かつ、該ソースフォロア回路によりゲート電圧が与えられる低濃度ｎ型のゲートのｐ型チャネルの第３の電界効果トランジスタ（Ｍ３）と高濃度ｎ型のゲートのゲートとドレインを結線したｐ型チャネルの第４の電界効果トランジスタ（Ｍ４）を直列に接続し、第３の電界効果トランジスタ（Ｍ３）と第４の電界効果トランジスタ（Ｍ４）の接続点を基準電圧出力点とすることを特徴としている（図２３参照）。
【００３４】
また、請求項２０記載の発明は、ｎ型のゲートのデプレッション型でゲートとソースを結線したｎ型チャネルの第１の電界効果トランジスタ（Ｍ１）とｐ型のゲートのｎ型チャネルの第２の電界効果トランジスタ（Ｍ２）を直列に接続するとともに、前記第２の電界効果トランジスタ（Ｍ２）のゲート電位を与えるソースフォロア回路を設け、かつ、高濃度ｐ型のゲートのデプレッション型でゲートとソースを結線したｐ型チャネルの第３の電界効果トランジスタ（Ｍ３）と前記ソースフォロア回路によりゲート電圧が与えられる低濃度ｐ型のゲートのｐ型チャネルの第４の電界効果トランジスタ（Ｍ４）を直列に接続し、第３の電界効果トランジスタ（Ｍ３）と第４の電界効果トランジスタ（Ｍ４）の接続点を基準電圧出力点とすることを特徴としている（図２４参照）。
【００３５】
また、請求項２１記載の発明は、ｎ型のゲートのｐ型チャネルの第１の電界効果トランジスタ（Ｍ１）とｐ型のゲートのデプレッション型でゲートとソースを結線したｐ型チャネルの第２の電界効果トランジスタ（Ｍ２）を直列に接続するとともに、前記第１の電界効果トランジスタ（Ｍ１）のゲート電位を与えるソースフォロア回路を設け、かつ、該ソースフォロア回路によりゲート電圧が与えられる高濃度ｎ型のゲートのデプレッション型のｎ型チャネルの第３の電界効果トランジスタ（Ｍ３）と低濃度ｎ型のゲートでゲートとソースを結線したｎ型チャネルの第４の電界効果トランジスタ（Ｍ４）を直列に接続し、第３の電界効果トランジスタ（Ｍ３）と第４の電界効果トランジスタ（Ｍ４）の接続点を基準電圧出力点とすることを特徴としている（図２５参照）。
【００３６】
また、請求項２２、２３，２４記載の発明は、正の温度係数を有する電圧源回路および負の温度係数を有する電圧源回路のうちの、どちらか一方または双方を複数用いて構成したことを特徴としている（図２６〜２８参照）。
【００３７】
さらに、請求項２２記載の発明は、負の温度係数を持つ電圧源回路が、ｎ型のゲートのデプレッション型でゲートとソースを結線したｎ型チャネルの第１の電界効果トランジスタ（Ｍ１）とｐ型のゲートのエンハンスメント型でゲートとドレインを結線したｎ型チャネルの第２の電界効果トランジスタ（Ｍ２）の直列接続構成からなり、正の温度係数を持つ電圧源回路が、前記第２の電界効果トランジスタのドレイン電圧によりゲート電位が与えられる高濃度ｎ型のゲートのｎ型チャネルの第３の電界効果トランジスタ（Ｍ３）と低濃度ｎ型のゲートのデプレッション型でゲートとソースをＧＮＤ電位としたｎ型チャネルの第４の電界効果トランジスタ（Ｍ４）の直列接続構成と、第３の電界効果トランジスタ（Ｍ３）と第４の電界効果トランジスタ（Ｍ４）の接続点の電圧によりゲート電位が与えられる第５の電界効果トランジスタ（Ｍ５）と低濃度ｎ型のゲートのデプレッション型でゲートとソースをＧＮＤ電位としたｎ型チャネルの第６の電界効果トランジスタ（Ｍ６）の直列接続構成からなり、第５の電界効果トランジスタ（Ｍ５）と第６の電界効果トランジスタ（Ｍ６）の接続点を基準電圧出力点とすることを特徴としている（図２６参照）。
【００３８】
また、請求項２３記載の発明は、負の温度係数を持つ電圧源回路が、ｎ型のゲートのデプレッション型でゲートとソースを結線したｎ型チャネルの第１の電界効果トランジスタ（Ｍ１）とｐ型のゲートのエンハンスメント型でゲートとドレインを結線したｎ型チャネルの第２および第３の電界効果トランジスタ（Ｍ２，Ｍ３）の直列接続構成からなり、正の温度係数を持つ電圧源回路が、高濃度ｎ型のゲートのｎ型チャネルの第４の電界効果トランジスタ（Ｍ４）と低濃度ｎ型のゲートのデプレッション型でゲートとソースをＧＮＤ電位としたｎ型チャネルの第５の電界効果トランジスタ（Ｍ５）の直列接続構成と、前記第４の電界効果トランジスタと第５の電界効果トランジスタの接続点の電圧によりゲート電位が与えられる高濃度ｎ型のゲートのｎ型チャネルの第６の電界効果トランジスタ（Ｍ６）と低濃度ｎ型のゲートのデプレッション型でゲートとソースをＧＮＤ電位としたｎ型チャネルの第７の電界効果トランジスタ（Ｍ７）の直列接続構成からなり、第６の電界効果トランジスタ（Ｍ６）と第７の電界効果トランジスタ（Ｍ７）の接続点を基準電圧出力点とすることを特徴としている（図２７参照）。
【００３９】
請求項２４記載の発明は、正の温度係数を有する電圧源回路と負の温度係数を有する電圧源回路を構成する電界効果トランジスタが、少なくとも一部の導電型または不純物濃度の異なるゲートを持ちチャネルドープを使わないことを特徴としている（図２８参照）。
【００４０】
請求項２４に記載の本発明の基準電圧源回路は、さらに、負の温度係数を有する電圧源回路が、ｎ型のゲートのエンハンスメント型でゲートとソースを結線したｎ型チャネルの第１の電界効果トランジスタ（Ｍ１）とｐ型のゲートのエンハンスメント型でゲートとドレインを結線したｎ型チャネルの第２の電界効果トランジスタ（Ｍ２）の直列接続構成からなり、正の温度係数を持つ電圧源回路が、高濃度ｎ型のゲートのｎ型チャネルの第３の電界効果トランジスタ（Ｍ３）と低濃度ｎ型のゲートのエンハンスメント型でゲートとソースＧＮＤ電位としたｎ型チャネルの第４の電界効果トランジスタ（Ｍ４）の直列接続構成と、第３の電界効果トランジスタ（Ｍ３）と第４の電界効果トランジスタ（Ｍ４）の接続点の電圧によりゲート電位が与えられる高濃度ｎ型のゲートのｎ型チャネルの第５の電界効果トランジスタ（Ｍ５）と低濃度ｎ型のゲートのエンハンスメント型でゲートとソースをＧＮＤ電位としたｎ型チャネルの第６の電界効果トランジスタ（Ｍ６）の直列接続構成からなり、第５の電界効果トランジスタ（Ｍ５）と第６の電界効果トランジスタ（Ｍ６）の接続点を基準電圧出力点とすることを特徴としている（図２８参照）。
【００４１】
又、本発明では、前記少なくとも一部の電界効果トランジスタのドレイン電流を等しくした。この結果、以下に説明するようにＶＰＴＡＴ、ＶＰＮが得られる。
【００４２】
又、各ゲートは単結晶シリコンよりなるようにしてもよい。この結果、後述するようにゲートの不純物濃度のみで決まるＶＰＴＡＴが得られる。
【００４３】
或いは、各ゲートは多結晶シリコンよりなり、その多結晶シリコンのダングリングボンドの略９８％以上がターミネートされているようにする。その結果、単結晶シリコンの場合同様、ゲートの不純物濃度のみで決まるＶＰＴＡＴが得られる。
【００４４】
或いは、各ゲートは多結晶SiXGe1-Xよりなり、SiXGe1-Xの構成比が略
0.01 < X < 0.5
の範囲に入っているようにする。この場合にも、単結晶シリコンの場合同様、ゲートの不純物濃度のみで決まるＶＰＴＡＴが得られる。
【００４５】
【発明の実施の形態】
まず本発明の概要を述べる。
【００４６】
本発明は、強反転でも使える電界効果トランジスタを用いたＣＭＯＳプロセスでのProportional-To-Absolute-Temperature（ＰＴＡＴ）電圧源の実現するものである。
【００４７】
ＭＯＳトランジスタによるＰＴＡＴ回路としては弱反転領域を用いたものが知られている。しかし、弱反転領域に保つための２ｎＡ以下の微小電流を流すバイアス回路が必要な上、寄生ダイオードの影響によりリーク電流による特性のずれが生じるため８０℃以上では実用化できない。そこで、本発明は、フェルミレベルの異なるゲートを有し、強反転でも使えるペアＭＯＳトランジスタを用いたＰＴＡＴ回路を提案するものである。
【００４８】
低濃度(Ng1）のn型ゲートと高濃度(Ng2）のn型ゲートを有するペアトランジスタＭ１，Ｍ２のスレッシュホールド電圧(Vt）の差は、キャリア濃度が不純物濃度に等しい場合VPTAT=kt/qln(Ng2/Ng1)となり、絶対温度に比例する電圧源となる。例えば、アナログＣＭＯＳプロセスで用いている低抵抗ゲート（20Ω/sq；リン濃度約１×e20/cm3）、高抵抗ゲート（10KΩ/sq；リン濃度約２×e16/cm3）をＰＴＡＴ回路に用いることにより、VPTAT=0.221V（室温）のＰＴＡＴ電圧源を実現できる。
【００４９】
本発明の実施例を説明する前に、まず、本発明の原理を説明する。本発明は、８０度以上でリークのため安定動作できない弱反転領域の代わりに、強反転領域でも使える電界効果トランジスタ（以下の実施例ではＭＯＳトランジスタで説明）を用いたＰＴＡＴを提案し、それを利用して電圧発生回路を実現したものである。
【００５０】
Ong(ed.)“Modern MOS Technology”McGrawHill 1987（参考文献Ｆ）の第４６頁の記載によれば、ＭＯＳトランジスタを強反転させるためのスレッシュホールド電圧Vｔは、
Vｔ＝Φms−Qf/Cox＋２φf−Qb/Cox
で表わされる。ここで、φMSはゲートの仕事関数φmと基板の仕事関数φsの差、Qfは酸化膜中の固定電荷、φfは基板のフェルミレベル、Qbは反転層と基板間の空乏層内電荷、Coxは酸化膜の単位面積当たりの静電容量である。
【００５１】
図４は、ＭＯＳトランジスタのバンド図である。さらに、
φm＝φS0＋Ｅg／２±φf
φmの第３項φfの符号はゲートがｐ型なら正、ｎ型なら負である。同じ導電型の半導体で低濃度(Ng1)と高濃度(Ng2)のゲートを持つペアトランジスタのスレッシュホールド電圧Ｖtの差は、ゲート材の仕事関数φmの差に等しく、さらに、同じ導電型の半導体同士であるので、フェルミレベルφfの差となり、キャリア濃度が不純物濃度に等しい場合下記数式（２）が成り立つ。
Vt1-Vt2 =φm(Ng1)-φm(Ng2)
= [Eg1/2-φf(Ng1)]-[Eg1/2-φf(Ng2)]
=φf(Ng2)-φf(Ng1)
= -kT/q ln(Ng1/Ni)+kT/q ln(Ng2/Ni)
= kT/q ln(Ng2/Ng1) （２）
ここで、ｋはボルツマン常数、ｑは電子の電荷量、Ｔは絶対温度、Ｅgはシリコンのバンドギャップ、Ｎiは真性半導体のキャリア濃度である。従って、
VPTAT＝(kT/q）ln(Ng2/Ng1)
となり、ゲートの不純物の濃度比のみで定まるVPTATが得られる。 例えば、図５に示すように、リン濃度約１×ｅ20/cm3の高濃度n+ゲート、リン濃度約２×e16/cm3の低濃度n+ゲートを用いると、VPTAT=0.221Ｖ（室温）が得られる。プロセスばらつきにより、高濃度ｎ+ゲートのリン濃度が１割低くなり約９×ｅ19/cm3、低濃度ｎ+ゲートのリン濃度が１割高くなり約２．２×e16/cm3になった場合、VPTAT=0.216Ｖ（室温）が得られ、逆に高濃度ｎ+ゲートのリン濃度が１割高くなり約１．１×ｅ20/cm3、低濃度ｎ+ゲートのリン濃度が１割低くなり約１．８×e16/cm3になった場合、VPTAT=0.227Ｖ（室温）が得られる。このように、プロセスばらつきによって、ペアトランジスタのゲートのリン濃度Ng1、Ng2が１割変動しても、VPTATの変動は数ｍＶ程度である。
【００５２】
このような、リン濃度の異なるゲートを作成する方法としては、ノンドープゲートをデポジットした後、低濃度ゲートにしたい部分を酸化膜でマスキングし、それからリンのデポジットによってマスキングしていない部分を高濃度ドープし、低濃度部分は、マスク酸化膜をエッチングした後イオン注入でリンを低濃度ドープすればよい。こうして、同一導電型でフェルミレベルφfの異なるゲートを持つペアトランジスタが作成できる。ゲートへのドーピング以外は同じ工程で作られるため、同じ絶縁膜厚、チャネルドープ、チャネル長、チャネル幅を有し、不純物濃度だけが異なり、スレッシュホールド電圧Ｖtの差がゲートのフェルミレベルφfの差となる。
【００５３】
次に、フェルミレベルφｆの差を取り出す方法について説明する。
【００５４】
飽和領域（ＶDS＞ＶGS−Ｖt）にあるＭＯＳトランジスタのドレイン電流Ｉdは、
Ｉd＝(β/２)（ＶGS−Ｖt）2
で表わされる。
【００５５】
従って、ゲートの濃度が異なるペアＭＯＳトランジスタＭ１，Ｍ２のドレイン電流Ｉd1，Ｉd2は、
Ｉd1＝(β1/２)(ＶGS1−ＶT1)2
Ｉd2＝(β2/２)(ＶGS2−ＶT2)2
である。
【００５６】
ここで、ＶGS1とＶGS1，ＶT1とＶT2は、それぞれＭＯＳトランジスタＭ１とＭ２のゲート−ソース間電圧，スレッシュホールド電圧である。また、β1，β2は、それぞれＭＯＳトランジスタＭ１，Ｍ２の導電係数であり、
β＝μ(εOX/ＴOX)(Ｗeff/Ｌeff)
の形で表わされる。ここで、μ；キャリア易動度、εOX；酸化膜の誘電率、ＴOX；酸化膜厚、Ｗeff；実効チャネル幅、Ｌeff；実効チャネル長である。
【００５７】
ペアＭＯＳトランジスタは、キャリア移動度μ、酸化膜の誘電率εOX、酸化膜厚ＴOX、実効チャネル幅Ｗeff、実効チャネル長Ｌeffが等しいのでβ1＝β2となって、Ｉd1＝Ｉd2とすることで、(β/２)の項が落ち、
（ＶGS1−ＶT1）2＝（ＶGS2−ＶT2）2
となる。ＶGSを適切にバイアスし、スレッシュホールド電圧Ｖtの差すなわちφfの差を取り出す。
【００５８】
以上、キャリア濃度ｎが不純物濃度Ｎｇに等しい場合を例にＰＴＡＴ電圧源の原理を述べてきたが、現実的には必ずしもこれらは一致しない場合が多い。そこで、そのような場合について以下に説明する。
【００５９】
まずゲートが単結晶の場合について述べる。その場合、キャリア濃度は、
ｎ＝Ａ×Ｎｇ
と表される。ここでＡは活性化率であり、１以下の定数である。Ａは絶対温度の影響を受けないので、上記数式（２）は
Vt1-Vt2=kT/q ln(A2×Ng2)/(A1×Ng1)
となり、ゲートの不純物濃度の濃度比のみで定まるＶＰＴＡＴが得られる。
【００６０】
次にゲートが多結晶シリコン（ポリシリコン）の場合について述べる。この場合、キャリア濃度ｎは
ｎ＝Ａ×Ｎｇ−Ｂ
と表される。ここでＡは活性化率、Ｂは、Ｂ∝（１／Ｔ）のように、絶対温度の逆数に比例する値である。したがって、数式（２）は、
Vt1-Vt2=kT/q ln(A2×Ng2-B2)/(A1×Ng1-B1)
となり、ゲートの不純物濃度比のみで定まるＶＰＴＡＴは得られない。
【００６１】
このＢの値はダングリングボンドの量に左右される値である。そこで、ポリシリコンを使用してＶＰＴＡＴを得るためには、Ｖｔ１−Ｖｔ２の値がダングリングボンドの量に左右されないように、ダングリングボンドを水素などでターミネートする必要がある。そのようにすることによって、実効的に上記数式中のＢ１、Ｂ２の項を無視できる程に充分小さくする。この結果、ＶＰＴＡＴが得られる。
【００６２】
具体的には、水素やフッ素で９８％以上のダングリングボンドがターミネートされていなければならない。図２９に示す実線は水素等によるターミネートがなされていない場合を、破線は９８％以上のダングリングボンドがターミネートされている場合を示す。破線では不純物濃度による急峻な変化が見られないことから、ダングリングボンドがほとんど無い状態であることが見て取れる。
【００６３】
ここでダングリングボンドについて補足すると、ダングリングボンド量はＥＳＲ（Electron Spin Resonance)によって測定することが出来る。通常は強制的な水素等によるターミネートを行わずとも、高濃度の不純物を注入し、高温（２×ｅ１９／ｃｍ３，１０００℃）で処理することによって、９６％程度までダングリングボンドがターミネートされ、温度特性はほとんど無くなる。しかしながら、同じ濃度でも９００℃での処理では、９３％しかターミネートされず、大きな温度特性係数を持つことになる。
【００６４】
したがって、予め水素等で９８％以上ターミネートしておくことによって、温度特性のほとんど無い良好なポリシリコンが得られる。
【００６５】
次にゲートが多結晶ＳｉＸＧｅ１−Ｘの場合の例について述べる。多結晶ＳｉＸＧｅ１−Ｘはポリシリコンの場合と異なり、不純物の活性化率が非常に高いため、ダングリングボンドの影響が少ない。したがってキャリア濃度ｎは
ｎ＝Ａ×Ｎｇ
と表され、単結晶の場合と同じようにＶＰＴＡＴが得られる。
【００６６】
なお、この場合、Ｇｅの含有量が多くなるとバンドギャップが小さくなり、大きなＶＰＴＡＴを得るためには不利となる。プロセスバラツキを考慮して望ましいＶＰＴＡ＞０．２（Ｖ）を得るためには、ＳｉＸＧｅ１−Ｘの構成比の範囲は、
０．０１＜Ｘ＜０．５
に入っていることが望ましい。
【００６７】
なお、以下に説明する各実施例では、ゲートをポリシリコンよるなる旨記載するが、このような構成に限られず、上述の如く、単結晶シリコンでも良いし、ポリシリコンにする場合にはそのダングリングボンドの９８％以上が水素等でターミネートされているものとし、或いは多結晶ＳｉＸＧｅ１−Ｘの場合にはその構成比が０．０１＜Ｘ＜０．５の範囲に入っているものとする。
【００６８】
以下、図面を用いて、本発明に係るＰＴＡＴを用いた電圧発生回路の具体例として、ペアＭＯＳトランジスタのスレッシュホールド電圧Ｖtの差すなわちφfの差を取り出すための具体的な回路構成の実施例を説明する。なお、図中、三角で囲ったＭＯＳトランジスタＭ１のゲートは低濃度(Ng1)のｎ型ポリシリコンである。ＭＯＳトランジスタＭ２は、高濃度(Ng2)のｎ型ポリシリコンゲートを持つＭＯＳトランジスタである。また、以下の各回路構成例において、ＭＯＳトランジスタＭ１とＭ２は、同じ絶縁膜厚、チャネルドープ、チャネル長、チャネル幅を有し、不純物濃度だけが異なるＭＯＳトランジスタであるとする。
【００６９】
まず、ゲート結線したペアＭＯＳトランジスタを用いる回路構成例について述べる。この場合、ＶＰＴＡＴはペアＭＯＳトランジスタのソース電圧の差として取り出される。
【００７０】
最初にＭＯＳトランジスタＭ１とＭ２を並列接続した回路構成例について述べる。
【００７１】
図６は、本回路構成例の基本的なダイアグラムを示す図である(第一実施例）。同図に示すように、本回路は、２つの電源の間すなわち電源ＶＣＣとＧＮＤの間に、低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１と高濃度(Ng2)のｎ型ポリシリコンゲートを持つＭＯＳトランジスタＭ２のゲートを共通接続し、低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１のドレインとゲートを接続して設け、それぞれのＭＯＳトランジスタＭ１，Ｍ２の導電係数βを揃え、ドレイン−ソース間電流を等しくする（Ｉ１＝Ｉ２）。
【００７２】
この構成によって、高濃度(Ng2)のｎ型ポリシリコンゲートを持つＭＯＳトランジスタＭ２のソース電位（すなわち、低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１と高濃度(Ng2)のｎ型ポリシリコンゲートを持つＭＯＳトランジスタＭ２のソース電位の差）がVPTAT=UTln(Ng2/Ng1)として取り出される。
【００７３】
次に、ＭＯＳトランジスタＭ１とＭ２を直列接続した回路構成例について述べる。図７は、本回路構成例の基本的なダイアグラムを示す図である（第２実施例）。同図に示すように、本回路は、２つの電源の間すなわち電源ＶＣＣとＧＮＤの間に、低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１と高濃度(Ng2)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ２を直列接続するとともに、それらのゲートを共通接続してＭＯＳトランジスダＭ２のドレインと接続する。
【００７４】
この構成によって、ＭＯＳトランジスタＭ２のソース電位（すなわち、ＭＯＳトランジスタＭ１のソース電位はＧＮＤであるので、ＭＯＳトランジスタＭ２のソース電位は、低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１と高濃度(Ng2)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ２のソース電位の差に等しい）から出力VPTATとして、フェルミレベルの差であるUTln(Ng2/Ng1)が得られる。
【００７５】
次にソース結線したペアＭＯＳトランジスタを用いる回路構成例について述べる。この場合、ＶＰＴＡＴはペアＭＯＳトランジスタのゲート電圧の差として取り出される。
【００７６】
図８は、本回路構成例の基本的なダイアグラムを示す図である（第３実施例）。同図に示すように、本回路は、２つの電源の間すなわち電源ＶＣＣとＧＮＤの間に設けられた、低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１，高濃度(Ng2)のｎ型ポリシリコンゲートを持つＭＯＳトランジスタＭ２、ｐ型チャネルＭＯＳトランジスタＭ３およびＭ４、ｎ型チャネルＭＯＳトランジスタＭ５から構成されている。低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１と高濃度(Ng2)のｎ型ポリシリコンゲートを持つＭＯＳトランジスタＭ２のソースは共通接続されている。
【００７７】
具体的には、ｐ型チャネルＭＯＳトランジスタＭ３，Ｍ４でカレントミラー回路を構成し、ｐ型チャネルＭＯＳトランジスタＭ３と高濃度(Ng2)のｎ型ポリシリコンゲートを持つｎ型チャネルＭＯＳトランジスタＭ２を直列接続するとともに、該ｎ型チャネルＭＯＳトランジスタＭ２のゲートとソースを結線（定電流結線）し、ｐ型チャネルＭＯＳトランジスタＭ４と低濃度(Ng1)のｎ型ポリシリコンゲートを持つｎ型チャネルＭＯＳトランジスタＭ１を直列接続している。ｐ型チャネルＭＯＳトランジスタＭ３，Ｍ４のカレントミラー機能により、高濃度(Ng2)のｎ型チャネルＭＯＳトランジスタＭ２には定電流結線したデプレッションＭＯＳトランジスタＭ１と同じ電流が流れる。
【００７８】
また、電源ＶＣＣにドレインを、ｎ型チャネルＭＯＳトランジスタＭ１のドレインにゲートを、ｎ型チャネルＭＯＳトランジスタＭ１のゲートにソースを、それぞれ接続したｎ型チャネルＭＯＳトランジスタＭ５を設ける。ソースフォロアのｎ型チャネルＭＯＳトランジスタＭ５はｎ型チャネルＭＯＳトランジスタＭ１のゲートをIdM1＝IdM2となるようバイアスする。この構成により、ｎ型チャネルＭＯＳトランジスタＭ１のゲート電位（ｎ型チャネルＭＯＳトランジスタＭ５のソース電位）がVPTATとなる。このVPTATはフェルミレベルの差UTln(Ng2/Ng1)に等しい。
【００７９】
また、図８の回路構成の変形例として、図９の如き回路構成も可能である（第３実施例の第１変形例）。図９に示す回路構成は、図８の低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１のゲートと電源ＧＮＤの間の抵抗Ｒを、抵抗Ｒ１とＲ２とで構成し、その接続点から、出力電圧VPTATを取り出す。このとき、出力電圧VPTAT=（R2/(R1+R2))UTln(Ng2/Ng1)となる。
【００８０】
さらに、図８の回路構成の変形例として、図１０の如き回路構成も可能である（第３実施例の第２変形例）。図１０に示す回路構成は、図８の低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１のゲートと電源ＧＮＤの間の抵抗ＲをＲ２とするとともに、ＭＯＳトランジスタＭ１のゲートとｎ型チャネルＭＯＳトランジスタＭ５のソースの間に抵抗Ｒ１を挿入し、ｎ型チャネルＭＯＳトランジスタＭ５のソースから、出力電圧VPTATを取り出す。このときの出力電圧VPTATは、((R1+R2)/R2）UTln(Ng2/Ng1)となる。
また、図８の回路構成の変形例として、図１１の如き回路構成も可能である（第３実施例の第３変形例）。図１１に示す回路構成は、図８の低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１のゲート−ソース間の抵抗Ｒに流れる電流パスにｐ型チャネルＭＯＳトランジスタＭ６，Ｍ７からなるカレントミラー回路を追加し、ｐ型チャネルＭＯＳトランジスタＭ７のソースから、出力電圧VPTATを取り出す。このとき、出力電圧VPTAT=MUTln(Ng2/Ng1)となる。ここで、式中の“Ｍ”はカレントミラー機能の比率である。
【００８１】
上述した図９、１０，１１に示したように、図８の回路に変形を加えることにより、図８の出力電圧UTln(Ng2/Ng1)に抵抗比または電流比（カレントミラー機能の比率）を乗算した出力電圧を得ることができるようになり、プロセスファクタである濃度比(Ng2/Ng1)を、これら抵抗比や電流比を変えることによって任意に補正することが可能になる。プロセスに依存しないVPTATを得るためには、上記抵抗値Ｒ１，Ｒ２を調整してプロセスファクタである濃度比を補正すればよい。そのために、拡散，成膜工程後に、レーザ光を選択的に抵抗部に照射しトリミングするトリミング手段（抵抗値調整手段）を用いることができる。
【００８２】
図３０は、このトリミング手段の一例を示す。図中、抵抗素子ｒの直列回路に対して、任意の×印の部分をレーザ光で焼き切ることによって所望の抵抗値（抵抗値ｒの倍数）を得ることが出来る。このような手段を利用することによって上記抵抗Ｒ１，Ｒ２の抵抗値を調整することが可能である。
【００８３】
次に、定電流結線したデプレッショントランジスタＭ２と同じ電流を流すＭＯＳトランジスタＭ１を用いる回路構成例（第４実施例）について説明する。この場合の出力ＶＰＴＡＴはＭＯＳトランジスタＭ１のゲート−ソース間電圧ＶGSとなる。
【００８４】
図１２（Ａ）は、本回路構成例（第４実施例）の基本的なダイアグラムを示す図である。同図に示すように、本回路は、２つの電源の間すなわち電源ＶＣＣとＧＮＤの間に、高濃度(Ng2)のｎ型ポリシリコンゲートを持つデプレッション型ＭＯＳトランジスタＭ２と低濃度(Ng1)のｎ型ポリシリコンをゲートに有するデプレッション型ＭＯＳトランジスタＭ１を直列に接続するとともに、デプレッション型ＭＯＳトランジスタＭ２のゲートとソースを結線する（定電流結線：ＶGS2＝０）。
【００８５】
また、このデプレッション型ＭＯＳトランジスタＭ２のゲートとソースの結線部にゲートを、電源ＶＣＣにドレインを、デプレッション型ＭＯＳトランジスタＭ１のゲートにゲートを、それぞれ接続したｎ型チャネルＭＯＳトランジスタＭ３を設けている。
【００８６】
この構成において、デプレッション型ＭＯＳトランジスタＭ１のゲート（ｎ型チャネルＭＯＳトランジスタＭ３のソース）の電圧がVPTATとなる。このときのVPTATは、デプレッション型ＭＯＳトランジスタＭ１のゲート−ソース間電圧ＶGS1に等しく、フェルミレベルの差UTln(Ng2/Ng1)となる。なお、図１２（Ａ）の回路構成例は、ＭＯＳトランジスタＭ１をデプレッション型で構成した場合を示しているが、ＭＯＳトランジスタＭ１はエンハンスメント型であってもよい。
【００８７】
また、図１２（Ａ）の回路構成の変形例として、図１３（Ａ）の如き回路構成も可能である（第４実施例の第１変形例）。図１３（Ａ）に示す回路構成は、図１２（Ａ）の低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１のゲートと電源ＧＮＤの間の抵抗Ｒを、抵抗Ｒ１とＲ２とで構成し、その接続点から、出力電圧VPTATを取り出す。このときの出力電圧VPTATは、（R2/(R1+R2))UTln(Ng2/Ng1)となる。
【００８８】
さらに、図１２（Ａ）の回路構成の変形例として、図１４（Ａ）の如き回路構成も可能である（第４実施例の第２変形例）。図１４（Ａ）に示す回路構成は、図１２（Ａ）の低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１のゲートと電源ＧＮＤの間の抵抗をＲ２とするとともに、ＭＯＳトランジスタＭ１のゲートとｎ型チャネルＭＯＳトランジスタＭ３のソースの間に抵抗Ｒ１を挿入し、ｎ型チャネルＭＯＳトランジスタＭ３のソースから、出力電圧VPTATを取り出す。このときの出力電圧VPTATは、((R1+R2)/R2）UTln(Ng2/Ng1)となる。
【００８９】
また、図１２（Ａ）の回路構成の変形例として、図１５の如き回路構成も可能である（第４実施例の第３変形例）。図１５に示す回路構成は、図１２（Ａ）の低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１のゲート−ソース間の抵抗Ｒに流れる電流パスにｐ型チャネルＭＯＳトランジスタＭ６，Ｍ７からなるカレントミラー回路を追加し、ｐ型チャネルＭＯＳトランジスタＭ７のソースから、出力電圧VPTATを取り出す。このとき、出力電圧VPTAT=MUTln(Ng2/Ng1)となる。ここで、式中の“Ｍ”はカレントミラー機能の比率である。
【００９０】
上述した図１３（Ａ）， １４（Ａ），１５に示したように、図１２（Ａ）の回路に変形を加えることにより、図１２（Ａ）の出力電圧UTln(Ng2/Ng1)に抵抗比または電流比（カレントミラー機能の比率Ｍ）を乗算した出力電圧を得ることができるようになり、プロセスファクタである濃度比(Ng2/Ng1)を、これら抵抗比や電流比を変えることによって任意に補正することが可能になる。プロセスに依存しないVPTATを得るためには、上記抵抗値Ｒ１，Ｒ２を調整してプロセスファクタである濃度比を補正すればよい。そのために、上記の如く（図３０参照）、拡散，成膜工程後に、レーザ光を選択的に抵抗部に照射しトリミングするトリミング手段（抵抗値調整手段）を用いることができる。
【００９１】
次に、低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１と高濃度(Ng2)のｎ型ポリシリコンゲートを持つＭＯＳトランジスタＭ２にフェルミレベルの差だけ異なるゲート電圧を加え、ゲートコンダクタンスを等しくする回路構成例（第５実施例）について説明する。
【００９２】
図１６は、本回路構成例（第５実施例）の基本的なダイアグラムを示す図である。同図に示すように、本回路は、２つの電源の間すなわち電源ＶＣＣとＧＮＤの間に、ソース結合された低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１と高濃度(Ng2)のｎ型ポリシリコンゲートを持つＭＯＳトランジスタＭ２を並列に設け、ＭＯＳトランジスタＭ１とＭＯＳトランジスタＭ２のドレインの電位を差動アンプＡ１に入力するとともに、差動アンプＡ１の出力を抵抗Ｒ２を介してＭＯＳトランジスタＭ２のゲートにフィードバックし、また、電源ＶＣＣとＭＯＳトランジスタＭ２のゲート間に抵抗Ｒ１を設けている。
【００９３】
本構成において、ＭＯＳトランジスタＭ１のゲートには電圧ＶＣＣが、ＭＯＳトランジスタＭ２のゲートには抵抗Ｒ１によって電圧降下した分だけＶＣＣより低い電圧が加えられ、ゲートコンダクタンスが等しくなる。このＭＯＳトランジスタＭ２のゲートに加えられる電圧は、ＶＣＣを基準としてVPTAT＝UTln(Ng2/Ng1)となり、また、差動アンプＡ１の出力は、ＶＣＣを基準としてVOUT=(R2/R1)UTln(Ng2/Ng1)となる（図１６参照）。
【００９４】
上述した各実施例は、ＭＯＳトランジスタＭ１、Ｍ２としてｎ型チャネルＭＯＳトランジスタを用いた例であるが、ｐ型チャネルＭＯＳトランジスタを用いても同様な回路を実現できる。その場合は、上記各実施例に用いられている各ＭＯＳトランジスタのチャネルタイプ（ｎ型チャネル／ｐ型チャネル）を逆にするとともに、電源電圧を高電圧側と低電圧側を逆にすればよい（図１２（Ｂ），１３（Ｂ），１４（Ｂ）参照）。
【００９５】
次に上記「電界効果トランジスタを用いた電圧発生回路」の技術を利用して実現する基準電圧源について説明する。
【００９６】
従来のＭＯＳによる基準電圧源としては、基板やチャネルドープの濃度を変えることにより作ったデプレッショントランジスタとエンハンスメントトランジスタのスレッシュホールド電圧の差を用いるものが知られている。しかし、基板やチャネルドープの濃度の異なるトランジスタは、導電係数およびその温度特性が異なり所望の温度特性を持つ基準電圧源を実現するのは難しい。
【００９７】
そこで、本発明では、基板やチャネルドープの濃度を各ペア間で等しくし、同一導電型で不純物濃度の異なる半導体ゲートを持つペアＭＯＳトランジスタによる正の温度係数をもつVPTAT電圧源と、異種導電型の半導体ゲートを持つペアＭＯＳトランジスタによる負の温度係数を持つVPN電圧源を組み合わせることにより所望の基準電圧ＶＲＥＦ＝VPN+VPTATを生成するようにしたものである。
【００９８】
本発明によれば、ＰＴＡＴ電圧源は、８０℃以上でリークのため安定動作できない弱反転領域の代わりに共反転領域でも使用可能な電界効果トランジスタを利用し（以下の実施例ではＭＯＳトランジスタの例で説明する）、基準電圧源を実現する。
【００９９】
上記の如く、、キャリア移動度μ、酸化膜の誘電率εOX、酸化膜厚ＴOX、実効チャネル幅Ｗeff、実効チャネル長Ｌeffが等しいペアＭＯＳトランジスタではβ1＝β2となり、Ｉd1＝Ｉd2とすることで、（ＶGS1−ＶT1）2＝（ＶGS2−ＶT2）2となる。したがってＶGSを適切にバイアスし、スレッシュホールド電圧Ｖtの差すなわちフェルミレベルφfの差を取り出すことが出来る。
【０１００】
上述したように、同一導電型で不純物濃度の異なるゲートを持つペアＭＯＳトランジスタのスレッシュホールド電圧の差は、ゲート材のフェルミレベルの差となり、
VPTAT=(kT/q)ln(Ng2/Ni)-(kT/q)ln(Ng1/Ni)=(kT/q)ln(Ng2/Ng1)
ここで、kはボルツマン常数、Tは絶対温度、qは電子の電荷量、Niは真性半導体のキャリア数、Ng2は高濃度ゲートの不純物濃度、Ng1は低濃度ゲートの不純物濃度であり、このペアトランジスタのスレッシュホールド電圧の差を取り出すことにより、正の温度係数を持つ電圧源VPTATを作ることができる。
【０１０１】
また同様に、異導電型で不純物濃度の異なるゲートを持つペアトランジスタのスレッシュホールド電圧の差は、ゲート材のフェルミレベルの和となり、
VPN=(kT/q)ln(Ng2/Ni)+(kT/q)ln(Pg2/Ni)=(kT/q)ln(Ng2*Pg2/Ni2)
であり、このペアトランジスタのスレッシュホールド電圧の差を取り出すことにより、負の温度係数を持つ電圧源VPNを作ることができる。
【０１０２】
参考文献Ｄに記載されているように、同一の形状とチャネルドープを持ち、ポリシリコンゲートが高濃度のｐ型と高濃度のｎ型であるペアＭＯＳトランジスタのVPNは、シリコンのバンドギャップ電圧△ＶＧ（1.2Ｖ at Ｔ＝０、１.１２Ｖ at Ｔ=room temperature)であり、また、これらのペアトランジスタのスレッシュホールド電圧の差で与えられる。ドレイン電流とゲート−ソース電位差曲線のシフトは、スレッシュホールド以下の弱反転や遷移領域でも成り立つ。
【０１０３】
本発明は、上述した如き正の温度係数を持つ電圧源VPTATと負の温度係数を持つ電圧源VPNを組み合わせた簡便な回路によって、所望の温度特性を持つ基準電圧源回路を実現するものである。
【０１０４】
以下、図面を用いて本発明に係る基準電圧源回路の各種回路構成例を説明する。図１７は、ゲートの不純物と濃度とスレッシュホールド電圧の関係を示す図である。図１７において、NHは高濃度ｎ型のゲート（Ng2)、NLは低濃度ｎ型のゲート(Ng1)、PHは高濃度ｐ型のゲート(Pg2)、PLは低濃度ｐ型のゲート(Pg1)である。
【０１０５】
また、以下に実施例を説明するために用いる回路図において、丸で囲ったトランジスタは高濃度ｐ型ゲートを有する電界効果トランジスタを、図中で四角で囲ったトランジスタは低濃度ｐ型ゲートを有する電界効果トランジスタを、図中で三角で囲った電界効果トランジスタは低濃度ｎ型ゲートを有する電界効果トランジスタを、それぞれ示している。
【０１０６】
図１８は、本発明の第６実施例を説明するための図である。同図において、電界効果トランジスタＭ１，Ｍ２，Ｍ３は全てｎ型チャネルであり、基板やチャネルドープの不純物濃度は等しく、ｎ型基板のｐウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と等しくしてある。チャネル幅Ｗとチャネル長Ｌの比Ｓ=Ｗ／Ｌは全て等しい。すなわち、Ｓm1＝Ｓm2＝Ｓm3である。ただし、Ｓmiは、電界効果トランジスタＭｉのチャネル幅Ｗとチャネル長Ｌの比Ｓを表している（以下同様）。
【０１０７】
電界効果トランジスタＭ１は、高濃度ｎ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。電界効果トランジスタＭ２は低濃度ｎ型のゲートを持ち、ｎ型チャネルの電界効果トランジスタＭ４と抵抗Ｒ１からなるソースフォロア回路によりゲート電位が与えられる。電界効果トランジスタＭ３は、ｐ型のゲートのエンハンスメント型でゲートとドレインを結線している。
【０１０８】
ペア電界効果トランジスタＭ１とＭ３は、同一の電流が流れるため、電界効果トランジスタＭ３のゲート−ソース間電圧、すなわちＶ２はVPNとなる。また、ペア電界効果トランジスタＭ１とＭ２は、ソースフォロア回路により同一の電流が流れるようバイアスされ、電界効果トランジスタＭ２のゲート−ソース間電圧はVPTATとなる。
【０１０９】
従って、電界効果トランジスタＭ２のゲート電位Ｖ３は、
Ｖ３＝VPN+VPTAT（＝Ｖref：基準電圧）
となる。所望の温度特性は、高濃度ｎ型のゲート、低濃度ｎ型のゲート、ｐ型のゲートの不純物濃度を変えることにより任意に設定可能である。
【０１１０】
図１９は本発明の第７実施例を説明するための図である。同図において、電界効果トランジスタＭ１，Ｍ２，Ｍ３が全てｐ型チャネルであり、基板やチャネルドープの不純物濃度は等しく、ｐ型基板のｎウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と等しくしてある。チャネル幅Ｗとチャネル長Ｌの比Ｓ＝Ｗ／Ｌは全て等しい。すなわち、Ｓm1＝Ｓm2＝Ｓm3である。
【０１１１】
電界効果トランジスタＭ１は、高濃度ｎ型のゲートのエンハンスメント型でゲートとドレインを結線している。電界効果トランジスタＭ２は低濃度ｐ型のゲートを持ち、ｐ型チャネルの電界効果トランジスタＭ４と抵抗Ｒ１（図の抵抗Ｒ２がなく短絡された場合）からなるソースフォロア回路によりゲート電位が与えられる。電界効果トランジスタＭ３は、ｐ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。
【０１１２】
ペア電界効果トランジスタＭ１とＭ３は、同一の電流が流れるため、電界効果トランジスタＭ１のゲート−ソース間電圧、すなわち（ＶＣＣ−Ｖ１）はVPNとなる。また、ペア電界効果トランジスタＭ１とＭ２は、ソースフォロア回路により同一の電流が流れるようバイアスされ、電界効果トランジスタＭ２のゲート−ソース間電圧，すなわち（Ｖ１−Ｖ３）はVPTATとなる。
【０１１３】
従って、電源電圧ＶＣＣと電界効果トランジスタＭ２のゲート電位Ｖ３の差（ＶＣＣ−Ｖ３）は、
ＶＣＣ−Ｖ３＝VPN+VPTAT（＝Ｖref１：基準電圧１）
となる。
【０１１４】
所望の温度特性は、高濃度ｎ型のゲート、低濃度ｎ型のゲート、ｐ型のゲートの不純物濃度を変えることにより任意に設定できる。さらに、ソースフォロア回路に図１９に示す位置に抵抗Ｒ２を挿入すると、
Ｖ４＝(VPN+VPTAT)*R2/R1（＝Ｖref２：基準電圧２）
となり、設定電圧を抵抗比によっても設定可能なＧＮＤ基準の基準電圧源が実現できる。
【０１１５】
図２０は本発明の第８実施例を説明するための図である。同図において、電界効果トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４が全てｎ型チャネルであり、基板やチャネルドープの不純物濃度は等しく、ｎ型基板のｐウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と等しくしてある。チャネル幅Ｗとチャネル長Ｌの比Ｓ＝Ｗ／Ｌは、Ｓm1＝Ｓm2，Ｓm3＝Sm4である。
【０１１６】
電界効果トランジスタＭ１は、高濃度ｎ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。電界効果トランジスタＭ２は高濃度ｐ型のゲートを持ち、ｎ型チャネルの電界効果トランジスタＭ５と抵抗Ｒ１，Ｒ２からなるソースフォロア回路によりゲート電位が与えられる。電界効果トランジスタＭ３は高濃度ｎ型のゲートの電界効果トランジスタ、電界効果トランジスタＭ４は低濃度ｎ型のゲートの電界効果トランジスタである。
【０１１７】
ペア電界効果トランジスタＭ１とＭ２は、同一の電流が流れるため、電界効果トランジスタＭ２のゲート−ソース間電圧Ｖ２はVPNとなる。また、ペア電界効果トランジスタＭ３とＭ４は、差動増幅器の入力トランジスタでありｐ型チャネルＭＯＳトランジスタＭ６とＭ７のカレントミラー回路により同一の電流が流れる。よって、この差動増幅器はVPTATの入力オフセットを持つ。電界効果トランジスタＭ３のゲートにはソースフォロア回路によりVPN*R2/(R1+R2)が印加され、VPTATのオフセットを持つ差動アンプとｐ型チャネル電界効果トランジスタＭ８，抵抗Ｒ３，Ｒ４からなるフィードバックループにより電界効果トランジスタＭ４のゲート電位Ｖ４は
VPN*R2/(R1+R2)+VPTAT
となる。
【０１１８】
従って、電界効果トランジスタＭ８のドレイン電位Ｖ５として、
Ｖ５＝(VPN*R2/(R1+R2)+VPTAT)*(R3+R4)/R4（＝Ｖref：基準電圧)
を得る。
【０１１９】
所望の温度特性は、高濃度ｎ型のゲート、低濃度ｎ型のゲート、ｐ型のゲートの不純物濃度または抵抗Ｒ１，Ｒ２を変えることにより任意に設定可能である。さらに、抵抗Ｒ３，Ｒ４により設定電圧を抵抗比で設定可能な基準電圧源が実現できる。しかも、電界効果トランジスタＭ８により電流駆動能力も大きくできる。
【０１２０】
図２１は本発明の第9実施例を説明するための図である。同図において、電界効果トランジスタＭ１，Ｍ２はｐ型チャネルであり、基板やチャネルドープの不純物濃度は等しく、ｐ型基板のｎウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と等しくしてある。電界効果トランジスタＭ３，Ｍ４はｎ型チャネルであり、基板やチャネルドープの不純物濃度は等しく、ｐ型基板のｐウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と異なりＧＮＤ電位となる。チャネル幅Ｗとチャネル長Ｌの比Ｓ＝Ｗ／Ｌは、Ｓm1＝Ｓm2，Ｓm3=Ｓm4である。
【０１２１】
電界効果トランジスタＭ２は、高濃度ｐ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。電界効果トランジスタＭ１は高濃度ｎ型のゲートを持ち、ｐ型チャネルの電界効果トランジスタＭ５と抵抗Ｒ１，Ｒ２からなるソースフォロア回路によりゲート電位が与えられる。電界効果トランジスタＭ３は高濃度ｎ型のゲートの電界効果トランジスタ、電界効果トランジスタＭ４は低濃度ｎ型のゲートの電界効果トランジスタである。
【０１２２】
ペア電界効果トランジスタＭ１とＭ２は、同一の電流が流れるため、電界効果トランジスタＭ１のゲート−ソース間電圧はVPNとなる。また、ペア電界効果トランジスタＭ３とＭ４は、差動増幅器の入力トランジスタでありｐ型チャネルＭＯＳトランジスタＭ６とＭ７のカレントミラー回路により同一の電流が流れる。よって、この差動増幅器はVPTATの入力オフセットを持つ。電界効果トランジスタＭ３のゲートはソースフォロア回路により、Ｖ３＝VPN*R2/(R1+R2)が印加され、VPTATのオフセットを持つ差動アンプとｐ型チャネル電界効果トランジスタＭ８，抵抗Ｒ３，Ｒ４からなるフィードバックループにより電界効果トランジスタＭ４のゲート電位Ｖ４は、
Ｖ４＝VPN*R2/(R1+R2)+VPTAT（＝Ｖref１：基準電圧１)
となる。
【０１２３】
従って、電界効果トランジスタＭ８のドレイン電位Ｖ５として、
Ｖ５＝(VPN*R2/(R1+R2)+VPTAT)*(R3+R4)/R4（＝Ｖref２：基準電圧２)
を得る。
【０１２４】
所望の温度特性は、高濃度ｎ型のゲート、低濃度ｎ型のゲート、ｐ型のゲートの不純物濃度または抵抗Ｒ１，Ｒ２を変えることにより任意に設定できる。さらに、抵抗Ｒ３，Ｒ４により設定電圧を抵抗比で設定可能な基準電圧源ができる。しかも電界効果トランジスタＭ８により電流駆動能力も大きくできる。このように、ソース電位と基板電位が異なりバックバイアスがかかるペアトランジスタでもバックバイアスの電圧を等しくすればVPN，VPTATの電圧源に使える。
【０１２５】
図２２は本発明の第１０実施例を説明するための図である。同図において、電界効果トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４が全てｎ型チャネルで、基板やチャネルドープの不純物濃度は等しく、ｎ型基板のｐウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と等しくしてある。チャネル幅Ｗとチャネル長Ｌの比Ｓ＝Ｗ／Ｌは、Ｓm1＝Ｓm2，Ｓm3＝Ｓm4である。
【０１２６】
電界効果トランジスタＭ１は、高濃度ｎ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。電界効果トランジスタＭ２は高濃度ｐ型のゲートを持ち、ｎ型チャネルの電界効果トランジスタＭ５と抵抗Ｒ２（図の抵抗Ｒ１がなく短絡された場合）からなるソースフォロア回路によりゲート電位が与えられる。電界効果トランジスタＭ３は高濃度ｎ型のゲートのデプレッション型、電界効果トランジスタＭ４は低濃度ｎ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。
【０１２７】
ペア電界効果トランジスタＭ１とＭ２は、同一の電流が流れるため、電界効果トランジスタＭ２のゲート−ソース間電圧はVPNとなる。また、ペア電界効果トランジスタＭ３，Ｍ４は、同一の電流が流れるため、電界効果トランジスタＭ３のゲート−ソース間電圧は−VPTATとなる。
【０１２８】
従って、電界効果トランジスタＭ３のソース電位Ｖ３は、
Ｖ３＝VPN−（−VPTAT）＝VPN+VPTAT（＝Ｖref１：基準電圧１)
となる。所望の温度特性は、高濃度ｎ型のゲート、低濃度ｎ型のゲート、ｐ型のゲートの不純物濃度を変えることにより任意に設定できる。
【０１２９】
さらに、図２２に示すようにソースフォロア回路に抵抗Ｒ１を挿入すると、
Ｖ３＝VPN*R2/(R1+R2)+VPTAT（＝Ｖref２：基準電圧２)
と所望の温度特性を抵抗比でも設定可能な基準電圧源ができる。
【０１３０】
図２３は本発明の第１１実施例を説明するための図である。同図において、電界効果トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４が全てｐ型チャネルで、基板やチャネルドープの不純物濃度は等しく、ｐ型基板のｎウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と等しくしてある。チャネル幅Ｗとチャネル長Ｌの比Ｓ＝Ｗ／Ｌは、Ｓm1＝Sm2，Ｓm3＝Ｓm4である。
【０１３１】
電界効果トランジスタＭ１は、高濃度ｎ型のゲートを持ち、ｐ型チャネルの電界効果トランジスタＭ５と抵抗Ｒ１（図の抵抗Ｒ２がなく短絡された場合）からなるソースフォロア回路によりゲート電位が与えられる。電界効果トランジスタＭ２は高濃度ｐ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。電界効果トランジスタＭ３は低濃度ｎ型のゲートの電界効果トランジスタ、電界効果トランジスタＭ４は高濃度ｎ型のゲートの電界効果トランジスタである。
【０１３２】
ペア電界効果トランジスタＭ１とＭ２は、同一の電流が流れるため、電界効果トランジスタＭ１のゲート−ソース間電圧は−VPNとなる。また、ペア電界効果トランジスタＭ３とＭ４は、同一の電流が流れるため、電界効果トランジスタＭ４のゲート−ソース間電圧は（−VPTAT+VGSM3）となる。
【０１３３】
従って、電界効果トランジスタＭ４のソース電位Ｖ３は、
Ｖ３＝VPN+VPTAT（＝Ｖref１：基準電圧１)
となる。所望の温度特性は、高濃度ｎ型のゲート、低濃度ｎ型のゲート、ｐ型のゲートの不純物濃度を変えることにより任意に設定できる。
【０１３４】
さらに、図２３に示すようにソースフォロア回路に抵抗Ｒ２を挿入すると、
Ｖ３＝VPN*R2/(R1+R2)+VPTAT（＝Ｖref２：基準電圧２)
となり、所望の温度特性を抵抗比でも設定可能な基準電圧源が実現できる。
【０１３５】
図２４は本発明の第１２実施例を説明するための図である。同図において、電界効果トランジスタＭ１，Ｍ２はｎ型チャネルの電界効果トランジスタであり、基板やチャネルドープの不純物濃度は等しく、ｎ型基板のｐウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と等しくしてある。電界効果トランジスタＭ３，Ｍ４はｐ型チャネルの電界効果トランジスタであり、基板やチャネルドープの不純物濃度は等しく、ｎ型基板の基板とは分離されたｎウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と等しくしてある。チャネル幅Ｗとチャネル長Ｌの比Ｓ＝Ｗ／Ｌは、Ｓm1＝Ｓm2，Ｓm3＝Ｓm4である。
【０１３６】
電界効果トランジスタＭ１は、高濃度ｎ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。電界効果トランジスタＭ２は高濃度ｐ型のゲートを持ち、ｎ型チャネルの電界効果トランジスタＭ５と抵抗Ｒ２（図の抵抗Ｒ１がなく短絡された場合）からなるソースフォロア回路によりゲート電位が与えられる。電界効果トランジスタＭ３は高濃度ｐ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。電界効果トランジスタＭ４は低濃度ｐ型のゲートの電界効果トランジスタである。
【０１３７】
ペア電界効果トランジスタＭ１とＭ２は、同一の電流が流れるため、電界効果トランジスタＭ２のゲート−ソース間電圧はVPNとなる。また、ペア電界効果トランジスタＭ３とＭ４は、同一の電流が流れるため、電界効果トランジスタＭ４のゲート−ソース間電圧は−VPTATとなる。
【０１３８】
従って、電界効果トランジスタＭ４のソース電位Ｖ３は、
Ｖ３＝VPN+VPTAT（＝Ｖref１：基準電圧１)
となる。
【０１３９】
所望の温度特性は、高濃度ｐ型のゲート、低濃度ｐ型のゲート、ｎ型のゲートの不純物濃度を変えることにより任意に設定できる。さらに、ソースフォロア回路に抵抗Ｒ１を挿入すると、
Ｖ２＝VPN*R2/(R1+R2)+VPTAT（＝Ｖref２：基準電圧２)
となり所望の温度特性を抵抗比でも設定可能な基準電圧源が実現できる。
【０１４０】
図２５は第１３実施例を説明するための図である。同図において、電界効果トランジスタＭ１，Ｍ２はｐ型チャネルの電界効果トランジスタであり、基板やチャネルドープの不純物濃度は等しく、ｎ型基板の基板とは分離されたｎウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と等しくしてある。電界効果トランジスタＭ３とＭ４はｎ型チャネルの電界効果トランジスタであり、基板やチャネルドープの不純物濃度は等しく、ｎ型基板のｐウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と等しくしてある。チャネル幅Ｗとチャネル長Ｌの比Ｓ＝Ｗ／Ｌは、Ｓm1＝Ｓm2，Ｓm3＝Ｓm4である。
【０１４１】
電界効果トランジスタＭ１は、高濃度ｎ型のゲートを持ち、ｐ型チャネルの電界効果トランジスタＭ５と抵抗Ｒ１，Ｒ２からなるソースフォロア回路によりゲート電位が与えられる。電界効果トランジスタＭ２は高濃度ｐ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。電界効果トランジスタＭ３は高濃度ｎ型のゲートのデプレッション型、電界効果トランジスタＭ４は低濃度ｎ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。
【０１４２】
ペア電界効果トランジスタＭ１とＭ２は、同一の電流が流れるため、電界効果トランジスタＭ１のゲート−ソース間電圧は（ＶＣＣ−ＶＰＮ）となる。また、ペア電界効果トランジスタＭ３とＭ４は、同一の電流が流れるため、電界効果トランジスタＭ３のゲート−ソース間電圧は−VPTATとなる。
【０１４３】
従って、電界効果トランジスタＭ３のソース電位Ｖ３は、
Ｖ３＝VPN*R2/R1+VPTAT（＝Ｖref：基準電圧)
となる。所望の温度特性は、高濃度ｎ型のゲート、低濃度ｎ型、ｐ型のゲートのゲートの不純物濃度または抵抗Ｒ１，Ｒ２を変えることにより任意に設定できる。 図２６は第１４実施例を説明するための図である。同図において、電界効果トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６が全てｎ型チャネルであり、基板やチャネルドープの不純物濃度は等しく、ｎ型基板のｐウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と等しくしてある。チャネル幅Ｗとチャネル長Ｌの比Ｓ＝Ｗ／Ｌは、Ｓm1＝Ｓm2，Ｓm3＝Ｓm4，Ｓm5＝Ｓm6である。
【０１４４】
電界効果トランジスタＭ１は、高濃度ｎ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。電界効果トランジスタＭ２は高濃度ｐ型のゲートのエンハンスメント型でゲートとドレインを結線している。電界効果トランジスタＭ３とＭ５は高濃度ｎ型のゲートのデプレッション型、電界効果トランジスタＭ４とＭ６は低濃度ｎ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。
【０１４５】
ペア電界効果トランジスタＭ１とＭ２は、同一の電流が流れるため、電界効果トランジスタＭ２のゲート−ソース間電圧はVPNとなる。また、ペア電界効果トランジスタＭ３とＭ４は、同一の電流が流れるため、電界効果トランジスタＭ３のゲート−ソース間電圧は−VPTATとなる。また、ペア電界効果トランジスタＭ５とＭ６も、同一の電流が流れるため、電界効果トランジスタＭ５のゲート−ソース間電圧は−VPTATとなる。
【０１４６】
従って、電界効果トランジスタＭ５のソース電位Ｖ４は、
Ｖ４＝VPN+VPTAT+VPTAT（＝Ｖref：基準電圧)
となる。
【０１４７】
所望の温度特性は、高濃度ｎ型のゲート、低濃度ｎ型のゲート、ｐ型のゲートの不純物濃度を変えること、または正の温度系数を持つ電圧源であるペアトランジスタ（Ｍ３/Ｍ４，Ｍ５/Ｍ６，・・・）の段数を変えることにより任意に設定できる。
【０１４８】
図２７は第１５実施例を説明するための図である。同図において、電界効果トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７が全てｎ型チャネルであり、基板やチャネルドープの不純物濃度は等しく、ｎ型基板のｐウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と等しくしてある。チャネル幅Ｗとチャネル長Ｌの比Ｓ＝Ｗ／Ｌは、Ｓm1＝Ｓm2＝Ｓm3、Ｓm4＝Ｓm5である。
【０１４９】
電界効果トランジスタＭ１は、高濃度ｎ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。電界効果トランジスタＭ２、Ｍ３は高濃度ｐ型のゲートのエンハンスメント型でゲートとドレインを結線している。電界効果トランジスタＭ４，Ｍ６は高濃度ｎ型のゲートのデプレッション型、電界効果トランジスタＭ５とＭ７は低濃度ｎ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。
【０１５０】
ペア電界効果トランジスタＭ１とＭ２およびペア電界効果トランジスタＭ１とＭ３は、同一の電流が流れるため、電界効果トランジスタＭ２，Ｍ３のゲート−ソース間電圧はVPNとなる。ペア電界効果トランジスタＭ４とＭ５は、同一の電流が流れるため、電界効果トランジスタＭ４のゲート−ソース間電圧は−VPTATとなる。ペア電界効果トランジスタＭ６とＭ７も、同一の電流が流れるため、電界効果トランジスタＭ６のゲート−ソース間電圧は−VPTATとなる。
【０１５１】
従って、電界効果トランジスタＭ６のソース電位Ｖ４は、
Ｖ４＝VPN+VPN+VPTAT+VPTAT（＝Ｖref：基準電圧)
となる。
【０１５２】
所望の温度特性は、高濃度ｎ型のゲート、低濃度ｎ型のゲート、ｐ型のゲートの不純物濃度を変えること、または負の温度系数を持つ電圧源であるペアトランジスタ（Ｍ１／Ｍ２，Ｍ１／Ｍ３，・・・）の段数を変えること、または正の温度系数を持つ電圧源であるペアトランジスタ（Ｍ４/Ｍ５，Ｍ６/Ｍ７，・・・）の段数を変えることにより任意に設定できる。
【０１５３】
図２８は本発明の第１６実施例を説明するための図である。同図において、電界効果トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６が全てエンハンスメント型ｎ型チャネル電界効果トランジスタであり、基板の濃度は等しく、ｎ型基板のｐウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と等しくしてある。チャネル幅Ｗとチャネル長Ｌの比Ｓ＝Ｗ／Ｌは、Ｓm1＝Ｓm2，Ｓm3＝Ｓm4，Ｓm5＝Ｓm6で、チャネルドープはなしである。
【０１５４】
電界効果トランジスタＭ１は、高濃度ｎ型のゲートのエンハンスメント型でゲートとソースを結線して弱反転もしくは遷移領域で動作する定電流源となる。電界効果トランジスタＭ２は高濃度ｐ型のゲートのエンハンスメント型でゲートとドレインを結線している。電界効果トランジスタＭ３とＭ５は高濃度ｎ型のゲートのエンハンスメント型、電界効果トランジスタＭ４とＭ６は低濃度ｎ型のゲートのエンハンスメント型でゲートとソースを結線して弱反転もしくは遷移領域で動作する定電流源となる。
【０１５５】
ペア電界効果トランジスタＭ１とＭ２は、同一の電流が流れるため、電界効果トランジスタＭ２のゲート−ソース間電圧はVPNとなる。また、ペア電界効果トランジスタＭ３とＭ４は、同一の電流が流れるため、電界効果トランジスタＭ３のゲート−ソース間電圧は−VPTATとなる。また、ペア電界効果トランジスタＭ５とＭ６も、同一の電流が流れるため、電界効果トランジスタＭ５のゲート−ソース間電圧は−VPTATとなる。
【０１５６】
従って、電界効果トランジスタＭ５のソース電位Ｖ４は
Ｖ４＝VPN+VPTAT+VPTAT（＝Ｖref：基準電圧)
となる。所望の温度特性は、高濃度ｎ型のゲート、低濃度ｎ型のゲート、ｐ型のゲートの不純物濃度を変えることにより任意に設定可能である。
【０１５７】
具体的な数値例をあげると、ドレイン電流１ｎＡを流すゲート−ソース間電圧をスレッシュホールド電圧として、高濃度ｎ型の電界効果トランジスタＭ１，Ｍ３，Ｍ５のスレッシュホールド電圧は０.２Ｖ、低濃度ｎ型の電界効果トランジスタＭ４とＭ６のスレッシュホールド電圧は０.３Ｖ、ドレイン電流を１桁変えるのに必要なゲート−ソース間電圧の変位幅であるＳ値を１００ｍＶとすると、ゲートとソースを結線した電界効果トランジスタＭ１のドレイン電流は１０ｎＡ、ゲートとソースを結線した電界効果トランジスタＭ４とＭ６のドレイン電流は１ｎＡとなる。
【０１５８】
このようにチャネルドープなしの同一基板濃度のペア電界効果トランジスタを用いることにより、ペア特性の向上と低消費電流化が実現できる。
【０１５９】
【発明の効果】
本発明によれば、８０℃以上の高温でも安定動作し、強反転でも使用可能な電界効果トランジスタを用いた電圧発生回路を実現することが可能となる。さらに詳しくは、請求項１〜５に記載の発明では、８０℃以上の高温でも安定動作し、弱反転だけではなく強反転でも使用可能な電界効果トランジスタを用いた各種の回路構成を有する電圧発生回路が実現でき、請求項６〜８に記載の発明では、抵抗により不純物濃度を調整することが可能な電圧発生回路を実現でき、請求項９に記載の発明では、作成後にその抵抗値を調整することにより濃度の調整が可能となり、また請求項１０に記載の発明では、異なる導電型の電界効果トランジスタで電圧発生回路を構成することができる。
【０１６０】
又、本願発明によれば、微少電流バイアス回路や導伝係数の温度特性を補正するための電流バイアス回路を用いずに、所望の温度特性の電圧源回路を実現することが可能となる。特に、各請求項１２〜２４記載した如き様々な回路構成を採用することが可能となるため適用範囲を大幅に拡大することができる。
【図面の簡単な説明】
【図１】従来の回路構成例を示す図である（その１）。
【図２】従来の回路構成例を示す図である（その２）。
【図３】従来の回路構成例を示す図である（その３）。
【図４】ＭＯＳトランジスタののバンド図である。
【図５】ペアトランジスタのポリシリコンゲートのリン濃度Ng1、Ng2の変動とVTATの変動の関連を説明するための図である。
【図６】本発明の第１実施例の基本回路構成を示す図である。
【図７】本発明の第２実施例の基本回路構成を示す図である。
【図８】本発明の第３実施例の基本回路構成を示す図である。
【図９】本発明の第３実施例の第１変形例の基本回路構成を示す図である。
【図１０】本発明の第３実施例の第２変形例の基本回路構成を示す図である。
【図１１】本発明の第３実施例の第３変形例の基本回路構成を示す図である。
【図１２】本発明の第４実施例の基本回路構成を示す図（Ａ）及びその変形例の基本回路構成を示す図（Ｂ）である。
【図１３】本発明の第４実施例の第１変形例の基本回路構成を示す図（Ａ）及びその更なる変形例の基本回路構成を示す図（Ｂ）である。
【図１４】本発明の第４実施例の第２変形例の基本回路構成を示す図（Ａ）及びその更なる変形例の基本回路構成を示す図（Ｂ）である。
【図１５】本発明の第４実施例の第３変形例の基本回路構成を示す図である。
【図１６】本発明の第５実施例の基本回路構成を示す図である。
【図１７】ゲートの不純物と濃度とスレッシュホールド電圧の関係を示す図である。
【図１８】本発明の第６実施例の基本回路構成を示す図である。
【図１９】本発明の第７実施例の基本回路構成を示す図である。
【図２０】本発明の第８実施例の基本回路構成を示す図である。
【図２１】本発明の第９実施例の基本回路構成を示す図である。
【図２２】本発明の第１０実施例の基本回路構成を示す図である。
【図２３】本発明の第１１実施例の基本回路構成を示す図である。
【図２４】本発明の第１２実施例の基本回路構成を示す図である。
【図２５】本発明の第１３実施例の基本回路構成を示す図である。
【図２６】本発明の第１４実施例の基本回路構成を示す図である。
【図２７】本発明の第１５実施例の基本回路構成を示す図である。
【図２８】本発明の第１６実施例の基本回路構成を示す図である。
【図２９】ダングリングボンドをターミネートする場合の効果を説明するための、半導体の不純物濃度とその比抵抗との関係を示す図である。
【図３０】抵抗トリミング手段の構成例を示す図である。
【符号の説明】
Ｍ１：低濃度(Ng1）のｎ型ポリシリコンのゲートを持つＭＯＳトランジスタ
Ｍ２：高濃度(Ng2）のｎ型ポリシリコンのゲートを持つＭＯＳトランジスタ
Ｍ３〜Ｍ７，Ｔ１，Ｔ２，Ｔａ，Ｔｂ：ＭＯＳトランジスタ
Ｒ，Ｒ１〜Ｒ４：抵抗
Ａ１：差動アンプ
【発明の属する技術分野】
本発明は、基準電圧、電圧比較器の温度補償回路、温度センサー、リニアな温度特性を持つ抵抗と組み合わせた電流源などに利用可能な電圧発生回路に関し、特に、８０℃以上でも安定動作し、絶対温度に比例する電圧（ＰＴＡＴ：Proportional-To-Absolute-Temperature）を発生する電界効果トランジスタ（以下、ＭＯＳ型の電界効果トランジスタを用いた例で説明する）を用いた電圧発生回路に関する。
【０００２】
又、更に、本発明は、アナログ回路などに用いられる基準電圧源回路に係り、特に、８０℃以上でも安定動作し、絶対温度に比例する電圧（ＰＴＡＴ：Proportional-To-Absolute-Temperature）を発生する電界効果トランジスタ（以下、ＭＯＳ型の電界効果トランジスタを用いた例で説明する）を用いて所望の温度特性を持たせるようにした電界効果トランジスタを用いた基準電圧源回路に関する。
【従来の技術】
従来、バイポーラトランジスタを用いた電圧発生回路としてＰＴＡＴ回路が知られており、この技術をＭＯＳトランジスタの弱反転領域を利用して実現したＣＭＯＳトランジスタを用いたＰＴＡＴ回路も提案されている。また、ＣＭＯＳによる基準電圧源として、電界効果トランジスタを弱反転領域で動作させて正の温度係数の電圧源をつくり、これを用いて温度変化の少ない基準電圧源を実現するものが知られている。以下、これらの従来技術を説明する。
【０００３】
ＭＯＳトランジスタの弱反転領域を利用したＣＭＯＳトランジスタによるＰＴＡＴ回路として、例えば、E.Vittoz and J.Fellrath,“CMOS Analog Integrated Circuits Based on Weak Inversion Operation”Vol..SC-12,No.3,pp.224-231,June.1977.（参考文献Ｂ）に開示されたものがある。これによると、弱反転領域におけるドレイン電流Ｉdは下記数１で与えられる。
ID = SIDOexp(VG/nUT){exp(-VS/UT) - exp(-VD/UT)}
ここで、ＶＧ，ＶＳ，ＶＤは、それぞれ、基板とゲート，基板とソース，基板とドレインの間の電位差を表わし、Ｓは実効的なチャネル幅Ｗとチャネル長Ｌの比（Ｗeff/Ｌeff）、ＩD0はプロセステクロジーで定まる特性電流、ｎはスロープファクター（弱反転における立ち上がり特性）、ＵTは（kT/q）を表わしている。ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑはキャリア（電子）の電荷である。
【０００４】
また、Tsividis and Ulmer,“A CMOS Voltage Reference”IEEE Journal of Solid-State Circuits,Vol.SC-13,No.6、pp.774-778,Dec.1978.（参考文献Ａ）では、本願図１に示すようにソース結合したｎ型チャネルＭＯＳトランジスタＴ１、Ｔ２にそれぞれI1、I2の電流を流し、ゲート電圧の差（Ｖ１−Ｖ２）として、
VPTAT＝Ｖ１−Ｖ２＝ｎUTln((Ｓ2Ｉ1)/(Ｓ1Ｉ2))
を得ている（参考文献ＡのFig.４参照）。
【０００５】
また、同図において、バイポーラトランジスタのベースエミッタの電圧降下をＶｂｅ、出力Ｖoとすれば、
Ｖｂｅ＋Ｖ１＝Ｖ２＋Ｖo
であるから、出力Ｖoは、
Ｖo＝Ｖｂｅ＋（Ｖ１−Ｖ２）＝Ｖｂｅ＋VPTAT
となる。第１項のバイポーラトランジスタのベースエミッタ電圧Ｖｂｅは絶対温度に対して負の温度特性を有し、第２項のVPTATは正の温度特性を有するので、それらを加算した出力電圧Ｖｏはフラットの温度特性を有する。
【０００６】
また、E.Vittoz and O.Neyroud,“A low-voltage CMOS bandgap reference”IEEE Journal of Solid-State Circuits,Vol.SC-14,No.3,pp.573-577，June.1979.（参考文献Ｃ）では、本願図２に示すように、ゲート結合したｎ型チャネルＭＯＳトランジスタＴa、Ｔbに同一の電流Ｉを流し、それらのソース電圧の差（Ｖo）として、
Ｖｏ＝VPTAT＝UTln(１＋Ｓb/Ｓa)
を得ている（参考文献ＣのFig.７参照）。参考文献ＡおよびＣのいずれのVPTAT出力も、UT＝（kT/q）に比例した出力となる。
【０００７】
また、Oguey et al.,“MOS Voltage Reference Based on Polysilicon Gate Work Function Difference”IEEE Journal of Solid--State Circuits,Vol.SC-15,No.3,Jun.1980.（参考文献Ｄ）では、本願図３に示すように丸で囲ったｐ+ポリシリコンゲートを持つトランジスタＴ1とｎ+ポリシリコンゲートを持つトランジスタＴ2を差動アンプの入力トランジスタとして用い、それぞれのトランジスタＴ1，Ｔ2を弱反転領域にバイアスし、ゲート電圧の差
ＶＲ＝ＶＧ１−ＶＧ２＝△ＶＧ＋UTln(ＩD1Ｓ2/ＩD2Ｓ1)
とシリコンのバンドギャップ△ＶＧとＶＰＴＡＴのUTln(ＩD1Ｓ2/ＩD2Ｓ1)を得る。
【０００８】
さらに
△ＶＧ＝△ＶＧ0−αmＴ
であることから、
αmＴ＝UTln(ＩD1Ｓ2/ＩD2Ｓ1)
として、温度に依存しない電圧
ＶＲ＝△ＶG0＝１．２０Ｖ
を得ている（参考文献ＤのFig.９参照）。
【０００９】
【発明が解決しようとする課題】
上述したように、上記従来技術においては、バイポーラトランジスタの代わりにＭＯＳトランジスタのゲートの弱反転領域を利用することによってＰＴＡＴを実現している。しかしながら弱反転領域を利用する場合、次のような問題点がある。
【００１０】
ａ）ＭＯＳトランジスタのゲートを弱反転領域にするためには、弱反転用の微小電流バイアス回路が必要となる、という問題点。上記参考文献Ｂ（該文献中の式（１２）参照）によれば、ＭＯＳトランジスタを弱反転領域に保つにはドレイン電流は、
Ｉ≦((n-1)/ｅ2)ＳμCoxＵT 2
を満たさなければならない。ここで、ｎはスロープファクタ、Ｓは実効的なチャネル幅Ｗとチャネル長Ｌの比（Ｗeff/Ｌeff）、μはチャネル内のキャリアの易動度、Coxは単位面積当たりの酸化膜の静電容量である。
【００１１】
具体的には、米国特許明細書；USP4327320.4/1982“REFERENCE VOLTAGE SOURCE”Oguey（参考文献Ｅ）に記載されているように、ｎ＝１.７；S＝１；μ＝７５０cm2/Vs；Cox＝４５nF/cm2；UT＝２６mVとした場合、室温でのドレイン電流は２ｎＡ以下の微小なドレイン電流にしなければならない。
【００１２】
ｂ）寄生ダイオードの影響による問題点。しかしながら、上述したように２ｎＡ以下の微小なドレイン電流で動作させる場合は、ドレイン−基板間の寄生ダイオードのリーク電流の影響を受けやすい。例えば、参考文献Ｄの第２６８頁には、８０℃以上の温度ではリーク電流によるずれが発生することが記載されている。
【００１３】
ｃ）導伝係数の温特を補正するための電流バイアス回路を必要とする、という点。特公平４−６５５４６号公報（参考文献Ｇ）に記載されているように、基板濃度やチャネルドープを変えて作られるデプレッショントランジスタとエンハンスメントトランジスタにおけるスレッシュホールド電圧の差を用い、導伝係数をほぼ等しくすることで基準電圧を作るものものあるが、基板濃度やチャネルドープを変えて作るペアＭＯＳトランジスタは導電係数やその温度特性が異なるため、R.A.Blauschild et al,“A New NMOS Temperature-Stable Voltage Reference”Vol.SC-13,No.6,pp.767-773，Dec.1978.（参考文献Ｆ）に記載されているように、導伝係数の温度特性を補正するための電流バイアス回路が必要となる。
【００１４】
本発明の目的は、上記問題点を解消し、８０℃以上の高温でも安定動作し、強反転でも使える電界効果トランジスタを用いた電圧発生回路を実現することである。
【００１５】
又、本発明の他の目的は、微少電流バイアス回路や導伝係数の温度特性を補正するための電流バイアス回路を用いずに、所望の温度特性の電界効果トランジスタを用いた基準電圧源回路を提供することである。
【００１６】
さらに詳しくは、請求項１〜５に記載の発明は、８０℃以上の高温でも安定動作し、弱反転だけではなく強反転でも使用可能な電界効果トランジスタを用いた各種の回路構成を有する電圧発生回路を提供することを、請求項６〜８に記載の発明は、抵抗を組み込むことにより、不純物濃度を調整することが可能な電圧発生回路を提供することを、請求項９に記載の発明はその抵抗値を調整可能な手段を設けた電圧発生回路を提供することを、請求項１０に記載の発明は、構成要素となる電界効果トランジスタを上記とは異なる導電型の電界効果トランジスタで構成した電圧発生回路を提供することを、それぞれ目的としている。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明（図６参照）は、一部が同一の導電型で不純物の濃度差の異なるゲートを有する複数の電界効果トランジスタを用いたことを、請求項４記載の発明は、不純物の濃度差を１桁以上としたことを、それぞれ特徴としている。
【００１８】
また、請求項２記載の発明（図６〜図７参照）は、第１の電界効果トランジスタ（Ｍ１）と第２の電界効果トランジスタ（Ｍ２）のゲートを結線するとともに、第１の電界効果トランジスタ（Ｍ１）と第２の電界効果トランジスタ（Ｍ２）のソース電圧の差を出力することを特徴としている。
【００１９】
また、請求項３記載の発明（図８〜図１１参照）は、第１の電界効果トランジスタ（Ｍ１）と第２の電界効果トランジスタ（Ｍ２）のソースを結線するとともに、第１の電界効果トランジスタ（Ｍ１）と第２の電界効果トランジスタ（Ｍ２）のゲート電圧の差を出力することを特徴としている。
【００２０】
また、請求項５記載の発明（図８〜図１６参照）は、第１の電界効果トランジスタ（Ｍ１）と第２の電界効果トランジスタ（Ｍ２）のいずれか一方の電界効果トランジスタのゲート−ソース間電圧を０ボルトにするとともに、他方の電界効果トランジスタのゲート−ソース間電圧を出力することを特徴としている。
【００２１】
また、請求項６記載の発明（図１２（Ａ）参照）は、第２の電界効果トランジスタ（Ｍ２）が、ゲートとソースが結線されたデプレッション型の高濃度ｎ型のゲートを有するｎ型チャネル電界効果トランジスタであり、第１の電界効果トランジスタ（Ｍ１）が、第２の電界効果トランジスタ（Ｍ２）のソースにドレインが接続された低濃度ｎ型のゲートを有するｎ型チャネル電界効果トランジスタであり、かつ、直列に接続された第３のｎ型チャネル電界効果トランジスタ（Ｍ３）と抵抗（Ｒ）からなり、第３のｎ型チャネル電界効果トランジスタ（Ｍ３）と抵抗（Ｒ）の接続点に第１の電界効果トランジスタ（Ｍ１）のゲートを接続して第１の電界効果トランジスタ（Ｍ１）のゲート電位を与えるソースフォロア回路を有し、その接続点から第１の電界効果トランジスタ（Ｍ１）のゲート電位を出力とすることを特徴としている。
【００２２】
また、請求項７記載の発明（図１３（Ａ）参照）は、直列に接続された第３のｎ型チャネル電界効果トランジスタ（Ｍ３）と第１の抵抗（Ｒ１）と第２の抵抗（Ｒ２）からなり、第３のｎ型チャネル電界効果トランジスタ（Ｍ３）と第１の抵抗（Ｒ１）の接続点に第１の電界効果トランジスタ（Ｍ１）のゲートを接続して第１の電界効果トランジスタ（Ｍ１）のゲート電位を与えるソースフォロア回路を有し、第１の抵抗（Ｒ１）と第２の抵抗（Ｒ２）の接続点の電位を出力とすることを特徴としている。
【００２３】
また、請求項８記載の発明（図１４（Ａ）参照）は、直列に接続された第３のｎ型チャネル電界効果トランジスタ（Ｍ３）と第１の抵抗（Ｒ１）と第２の抵抗（Ｒ２）からなり、第１の抵抗（Ｒ１）と第２の抵抗（Ｒ２）の接続点に第１の電界効果トランジスタ（Ｍ１）のゲートが接続され第１の電界効果トランジスタ（Ｍ１）のゲート電位を与えるソースフォロア回路を有し、第３のｎ型チャネルＭＯＳトランジスタ（Ｍ３）と第１の抵抗（Ｒ１）の接続点の電位を出力とすることを特徴としている。
【００２４】
また、請求項９記載の発明は、製造の際の拡散，成膜工程後に、第１の抵抗（Ｒ１）および第２の抵抗（Ｒ２）の値をレーザトリミングなどにより調整できるようにしたことを特徴としている。
【００２５】
また、請求項１０記載の発明（図１２（Ｂ），１３（Ｂ），１４（Ｂ）参照）は、ｎ型チャネル電界効果トランジスタである第１の電界効果トランジスタ（Ｍ１）と第２の電界効果トランジスタ（Ｍ２）を、ｐ型チャネル電界効果トランジスタに変更したことを特徴としている。
【００２６】
請求項１２記載の発明は、少なくとも一部が同一導電型で不純物濃度の異なる半導体ゲートを持つ複数の電界効果トランジスタから構成される正の温度係数を有する電圧源回路と、少なくとも一部が異種導電型の半導体ゲートを持つ複数の電界効果トランジスタから構成される負の温度係数を有する電圧源回路を具備することを特徴としている（図１８〜図２８参照）。
【００２７】
また、請求項１３、１４記載の発明は、前記正の温度係数を有する電圧源回路および負の温度係数を有する電圧源回路を、少なくとも一部の導電型または不純物濃度の異なる半導体ゲートを持つ直列に接続された第１〜第３の電界効果トランジスタ（Ｍ１，Ｍ２，Ｍ３）により構成したことを特徴としている（図１８，図１９参照）。
さらに、請求項１３記載の発明は、高濃度ｎ型のゲートのデプレッション型でゲートとソースを結線したｎ型チャネルの第１の電界効果トランジスタ（Ｍ１）と低濃度ｎ型のゲートを持つｎ型チャネルの第２の電界効果トランジスタ（Ｍ２）とｐ型のゲートのエンハンスメント型でゲートとドレインを結線したｎ型チャネルの第３の電界効果トランジスタ（Ｍ３）とを直列に接続するとともに、第２の電界効果トランジスタ（Ｍ２）のゲート電位を与えるソースフォロア回路を設け、第２の電界効果トランジスタのゲート電圧を基準電圧出力点とすることを特徴としている（図１８参照）。
【００２８】
さらに、請求項１４、１５記載の発明は、ｎ型のゲートのエンハンスメント型でゲートとドレインを結線したｐ型チャネルの第１の電界効果トランジスタ（Ｍ１）と低濃度ｐ型のゲートをもつｐ型チャネルの第２の電界効果トランジスタ（Ｍ２）と高濃度ｐ型のゲートのデプレッション型でゲートとソースを結線したｐ型チャネルの第３の電界効果トランジスタ（Ｍ３）とを直列に接続するとともに、前記第２の電界効果トランジスタ（Ｍ２）のゲート電位を与えるソースフォロア回路を設け、第２の電界効果トランジスタ（Ｍ２）のゲート電圧を基準電圧出力点とすることを特徴としている（図１９参照）。
【００２９】
また、請求項１６、１７，１８，１９、２０，２１記載の発明は、正の温度係数を有する電圧源回路および負の温度係数を有する電圧源回路を、少なくとも一部の導電型または不純物濃度の異なる半導体ゲートをもつ第１〜第４の電界効果トランジスタ（Ｍ１，Ｍ２，Ｍ３，Ｍ４）により構成したことを特徴としている（図２０〜図２５参照）。
【００３０】
さらに、請求項１６記載の発明は、ｎ型のゲートのデプレッション型でゲートとソースを結線したｎ型チャネルの第１の電界効果トランジスタ（Ｍ１）とｐ型のゲートのｎ型チャネルの第２の電界効果トランジスタ（Ｍ２）とを直列に接続するとともに、該第２の電界効果トランジスタ（Ｍ２）のゲート電位を与えるソースフォロア回路を設け、かつ、該ソースフォロア回路によりゲート電位が与えられる高濃度ｎ型のゲートのｎ型チャネルの第３の電界効果トランジスタ（Ｍ３）と低濃度ｎ型のゲートのｎ型チャネルの第４の電界効果トランジスタ（Ｍ４）を入力トランジスタとした差動アンプを構成し、第４の電界効果トランジスタ（Ｍ４）のゲート電位を基準電圧出力点とすることを特徴としている（図２０参照）。
【００３１】
さらに、請求項１７記載の発明は、ｎ型のゲートのｐ型チャネルの第１の電界効果トランジスタ（Ｍ１）とｐ型のゲートのデプレッション型でゲートとソースを結線したｐ型チャネルの第２の電界効果トランジスタ（Ｍ２）とを直列に接続するとともに、前記第２の電界効果トランジスタ（Ｍ２）のゲート電位を与えるソースフォロア回路を設け、かつ、該ソースフォロア回路によりゲート電位が与えられる高濃度ｎ型のゲートのｎ型チャネルの第３の電界効果トランジスタ（Ｍ３）と低濃度ｎ型のゲートのｎ型チャネルの第４の電界効果トランジスタ（Ｍ４）を入力トランジスタとした差動アンプを構成し、第４の電界効果トランジスタ（Ｍ４）のゲート電位を基準電圧出力点とすることを特徴としている（図２１参照）。
【００３２】
また、請求項１８記載の発明は、ｎ型のゲートのデプレッション型でゲートとソースを結線したｎ型チャネルの第１の電界効果トランジスタ（Ｍ１）とｐ型のゲートのｎ型チャネルの第２の電界効果トランジスタ（Ｍ２）とを直列に接続するとともに、該第２の電界効果トランジスタ（Ｍ２）のゲート電位を与えるソースフォロア回路を設け、かつ、該ソースフォロア回路によりゲート電位が与えられる高濃度ｎ型のゲートのｎ型チャネルの第３の電界効果トランジスタ（Ｍ３）と低濃度ｎ型のゲートのデプレッション型でゲートとソースをＧＮＤ電位としたｎ型チャネルの第４の電界効果トランジスタ（Ｍ４）を直列に接続し、前記第３の電界効果トランジスタ（Ｍ３）と第４の電界効果トランジスタ（Ｍ４）の接続点を基準電圧出力点とすることを特徴としている（図２２参照）。
【００３３】
また、請求項１９記載の発明は、ｎ型のゲートのｐ型チャネルの第１の電界効果トランジスタ（Ｍ１）とｐ型のゲートのデプレッション型でゲートとソースを結線したｐ型チャネルの第２の電界効果トランジスタ（Ｍ２）を直列に接続するとともに、前記第１の電界効果トランジスタ（Ｍ１）のゲート電位を与えるソースフォロア回路を設け、かつ、該ソースフォロア回路によりゲート電圧が与えられる低濃度ｎ型のゲートのｐ型チャネルの第３の電界効果トランジスタ（Ｍ３）と高濃度ｎ型のゲートのゲートとドレインを結線したｐ型チャネルの第４の電界効果トランジスタ（Ｍ４）を直列に接続し、第３の電界効果トランジスタ（Ｍ３）と第４の電界効果トランジスタ（Ｍ４）の接続点を基準電圧出力点とすることを特徴としている（図２３参照）。
【００３４】
また、請求項２０記載の発明は、ｎ型のゲートのデプレッション型でゲートとソースを結線したｎ型チャネルの第１の電界効果トランジスタ（Ｍ１）とｐ型のゲートのｎ型チャネルの第２の電界効果トランジスタ（Ｍ２）を直列に接続するとともに、前記第２の電界効果トランジスタ（Ｍ２）のゲート電位を与えるソースフォロア回路を設け、かつ、高濃度ｐ型のゲートのデプレッション型でゲートとソースを結線したｐ型チャネルの第３の電界効果トランジスタ（Ｍ３）と前記ソースフォロア回路によりゲート電圧が与えられる低濃度ｐ型のゲートのｐ型チャネルの第４の電界効果トランジスタ（Ｍ４）を直列に接続し、第３の電界効果トランジスタ（Ｍ３）と第４の電界効果トランジスタ（Ｍ４）の接続点を基準電圧出力点とすることを特徴としている（図２４参照）。
【００３５】
また、請求項２１記載の発明は、ｎ型のゲートのｐ型チャネルの第１の電界効果トランジスタ（Ｍ１）とｐ型のゲートのデプレッション型でゲートとソースを結線したｐ型チャネルの第２の電界効果トランジスタ（Ｍ２）を直列に接続するとともに、前記第１の電界効果トランジスタ（Ｍ１）のゲート電位を与えるソースフォロア回路を設け、かつ、該ソースフォロア回路によりゲート電圧が与えられる高濃度ｎ型のゲートのデプレッション型のｎ型チャネルの第３の電界効果トランジスタ（Ｍ３）と低濃度ｎ型のゲートでゲートとソースを結線したｎ型チャネルの第４の電界効果トランジスタ（Ｍ４）を直列に接続し、第３の電界効果トランジスタ（Ｍ３）と第４の電界効果トランジスタ（Ｍ４）の接続点を基準電圧出力点とすることを特徴としている（図２５参照）。
【００３６】
また、請求項２２、２３，２４記載の発明は、正の温度係数を有する電圧源回路および負の温度係数を有する電圧源回路のうちの、どちらか一方または双方を複数用いて構成したことを特徴としている（図２６〜２８参照）。
【００３７】
さらに、請求項２２記載の発明は、負の温度係数を持つ電圧源回路が、ｎ型のゲートのデプレッション型でゲートとソースを結線したｎ型チャネルの第１の電界効果トランジスタ（Ｍ１）とｐ型のゲートのエンハンスメント型でゲートとドレインを結線したｎ型チャネルの第２の電界効果トランジスタ（Ｍ２）の直列接続構成からなり、正の温度係数を持つ電圧源回路が、前記第２の電界効果トランジスタのドレイン電圧によりゲート電位が与えられる高濃度ｎ型のゲートのｎ型チャネルの第３の電界効果トランジスタ（Ｍ３）と低濃度ｎ型のゲートのデプレッション型でゲートとソースをＧＮＤ電位としたｎ型チャネルの第４の電界効果トランジスタ（Ｍ４）の直列接続構成と、第３の電界効果トランジスタ（Ｍ３）と第４の電界効果トランジスタ（Ｍ４）の接続点の電圧によりゲート電位が与えられる第５の電界効果トランジスタ（Ｍ５）と低濃度ｎ型のゲートのデプレッション型でゲートとソースをＧＮＤ電位としたｎ型チャネルの第６の電界効果トランジスタ（Ｍ６）の直列接続構成からなり、第５の電界効果トランジスタ（Ｍ５）と第６の電界効果トランジスタ（Ｍ６）の接続点を基準電圧出力点とすることを特徴としている（図２６参照）。
【００３８】
また、請求項２３記載の発明は、負の温度係数を持つ電圧源回路が、ｎ型のゲートのデプレッション型でゲートとソースを結線したｎ型チャネルの第１の電界効果トランジスタ（Ｍ１）とｐ型のゲートのエンハンスメント型でゲートとドレインを結線したｎ型チャネルの第２および第３の電界効果トランジスタ（Ｍ２，Ｍ３）の直列接続構成からなり、正の温度係数を持つ電圧源回路が、高濃度ｎ型のゲートのｎ型チャネルの第４の電界効果トランジスタ（Ｍ４）と低濃度ｎ型のゲートのデプレッション型でゲートとソースをＧＮＤ電位としたｎ型チャネルの第５の電界効果トランジスタ（Ｍ５）の直列接続構成と、前記第４の電界効果トランジスタと第５の電界効果トランジスタの接続点の電圧によりゲート電位が与えられる高濃度ｎ型のゲートのｎ型チャネルの第６の電界効果トランジスタ（Ｍ６）と低濃度ｎ型のゲートのデプレッション型でゲートとソースをＧＮＤ電位としたｎ型チャネルの第７の電界効果トランジスタ（Ｍ７）の直列接続構成からなり、第６の電界効果トランジスタ（Ｍ６）と第７の電界効果トランジスタ（Ｍ７）の接続点を基準電圧出力点とすることを特徴としている（図２７参照）。
【００３９】
請求項２４記載の発明は、正の温度係数を有する電圧源回路と負の温度係数を有する電圧源回路を構成する電界効果トランジスタが、少なくとも一部の導電型または不純物濃度の異なるゲートを持ちチャネルドープを使わないことを特徴としている（図２８参照）。
【００４０】
請求項２４に記載の本発明の基準電圧源回路は、さらに、負の温度係数を有する電圧源回路が、ｎ型のゲートのエンハンスメント型でゲートとソースを結線したｎ型チャネルの第１の電界効果トランジスタ（Ｍ１）とｐ型のゲートのエンハンスメント型でゲートとドレインを結線したｎ型チャネルの第２の電界効果トランジスタ（Ｍ２）の直列接続構成からなり、正の温度係数を持つ電圧源回路が、高濃度ｎ型のゲートのｎ型チャネルの第３の電界効果トランジスタ（Ｍ３）と低濃度ｎ型のゲートのエンハンスメント型でゲートとソースＧＮＤ電位としたｎ型チャネルの第４の電界効果トランジスタ（Ｍ４）の直列接続構成と、第３の電界効果トランジスタ（Ｍ３）と第４の電界効果トランジスタ（Ｍ４）の接続点の電圧によりゲート電位が与えられる高濃度ｎ型のゲートのｎ型チャネルの第５の電界効果トランジスタ（Ｍ５）と低濃度ｎ型のゲートのエンハンスメント型でゲートとソースをＧＮＤ電位としたｎ型チャネルの第６の電界効果トランジスタ（Ｍ６）の直列接続構成からなり、第５の電界効果トランジスタ（Ｍ５）と第６の電界効果トランジスタ（Ｍ６）の接続点を基準電圧出力点とすることを特徴としている（図２８参照）。
【００４１】
又、本発明では、前記少なくとも一部の電界効果トランジスタのドレイン電流を等しくした。この結果、以下に説明するようにＶＰＴＡＴ、ＶＰＮが得られる。
【００４２】
又、各ゲートは単結晶シリコンよりなるようにしてもよい。この結果、後述するようにゲートの不純物濃度のみで決まるＶＰＴＡＴが得られる。
【００４３】
或いは、各ゲートは多結晶シリコンよりなり、その多結晶シリコンのダングリングボンドの略９８％以上がターミネートされているようにする。その結果、単結晶シリコンの場合同様、ゲートの不純物濃度のみで決まるＶＰＴＡＴが得られる。
【００４４】
或いは、各ゲートは多結晶SiXGe1-Xよりなり、SiXGe1-Xの構成比が略
0.01 < X < 0.5
の範囲に入っているようにする。この場合にも、単結晶シリコンの場合同様、ゲートの不純物濃度のみで決まるＶＰＴＡＴが得られる。
【００４５】
【発明の実施の形態】
まず本発明の概要を述べる。
【００４６】
本発明は、強反転でも使える電界効果トランジスタを用いたＣＭＯＳプロセスでのProportional-To-Absolute-Temperature（ＰＴＡＴ）電圧源の実現するものである。
【００４７】
ＭＯＳトランジスタによるＰＴＡＴ回路としては弱反転領域を用いたものが知られている。しかし、弱反転領域に保つための２ｎＡ以下の微小電流を流すバイアス回路が必要な上、寄生ダイオードの影響によりリーク電流による特性のずれが生じるため８０℃以上では実用化できない。そこで、本発明は、フェルミレベルの異なるゲートを有し、強反転でも使えるペアＭＯＳトランジスタを用いたＰＴＡＴ回路を提案するものである。
【００４８】
低濃度(Ng1）のn型ゲートと高濃度(Ng2）のn型ゲートを有するペアトランジスタＭ１，Ｍ２のスレッシュホールド電圧(Vt）の差は、キャリア濃度が不純物濃度に等しい場合VPTAT=kt/qln(Ng2/Ng1)となり、絶対温度に比例する電圧源となる。例えば、アナログＣＭＯＳプロセスで用いている低抵抗ゲート（20Ω/sq；リン濃度約１×e20/cm3）、高抵抗ゲート（10KΩ/sq；リン濃度約２×e16/cm3）をＰＴＡＴ回路に用いることにより、VPTAT=0.221V（室温）のＰＴＡＴ電圧源を実現できる。
【００４９】
本発明の実施例を説明する前に、まず、本発明の原理を説明する。本発明は、８０度以上でリークのため安定動作できない弱反転領域の代わりに、強反転領域でも使える電界効果トランジスタ（以下の実施例ではＭＯＳトランジスタで説明）を用いたＰＴＡＴを提案し、それを利用して電圧発生回路を実現したものである。
【００５０】
Ong(ed.)“Modern MOS Technology”McGrawHill 1987（参考文献Ｆ）の第４６頁の記載によれば、ＭＯＳトランジスタを強反転させるためのスレッシュホールド電圧Vｔは、
Vｔ＝Φms−Qf/Cox＋２φf−Qb/Cox
で表わされる。ここで、φMSはゲートの仕事関数φmと基板の仕事関数φsの差、Qfは酸化膜中の固定電荷、φfは基板のフェルミレベル、Qbは反転層と基板間の空乏層内電荷、Coxは酸化膜の単位面積当たりの静電容量である。
【００５１】
図４は、ＭＯＳトランジスタのバンド図である。さらに、
φm＝φS0＋Ｅg／２±φf
φmの第３項φfの符号はゲートがｐ型なら正、ｎ型なら負である。同じ導電型の半導体で低濃度(Ng1)と高濃度(Ng2)のゲートを持つペアトランジスタのスレッシュホールド電圧Ｖtの差は、ゲート材の仕事関数φmの差に等しく、さらに、同じ導電型の半導体同士であるので、フェルミレベルφfの差となり、キャリア濃度が不純物濃度に等しい場合下記数式（２）が成り立つ。
Vt1-Vt2 =φm(Ng1)-φm(Ng2)
= [Eg1/2-φf(Ng1)]-[Eg1/2-φf(Ng2)]
=φf(Ng2)-φf(Ng1)
= -kT/q ln(Ng1/Ni)+kT/q ln(Ng2/Ni)
= kT/q ln(Ng2/Ng1) （２）
ここで、ｋはボルツマン常数、ｑは電子の電荷量、Ｔは絶対温度、Ｅgはシリコンのバンドギャップ、Ｎiは真性半導体のキャリア濃度である。従って、
VPTAT＝(kT/q）ln(Ng2/Ng1)
となり、ゲートの不純物の濃度比のみで定まるVPTATが得られる。 例えば、図５に示すように、リン濃度約１×ｅ20/cm3の高濃度n+ゲート、リン濃度約２×e16/cm3の低濃度n+ゲートを用いると、VPTAT=0.221Ｖ（室温）が得られる。プロセスばらつきにより、高濃度ｎ+ゲートのリン濃度が１割低くなり約９×ｅ19/cm3、低濃度ｎ+ゲートのリン濃度が１割高くなり約２．２×e16/cm3になった場合、VPTAT=0.216Ｖ（室温）が得られ、逆に高濃度ｎ+ゲートのリン濃度が１割高くなり約１．１×ｅ20/cm3、低濃度ｎ+ゲートのリン濃度が１割低くなり約１．８×e16/cm3になった場合、VPTAT=0.227Ｖ（室温）が得られる。このように、プロセスばらつきによって、ペアトランジスタのゲートのリン濃度Ng1、Ng2が１割変動しても、VPTATの変動は数ｍＶ程度である。
【００５２】
このような、リン濃度の異なるゲートを作成する方法としては、ノンドープゲートをデポジットした後、低濃度ゲートにしたい部分を酸化膜でマスキングし、それからリンのデポジットによってマスキングしていない部分を高濃度ドープし、低濃度部分は、マスク酸化膜をエッチングした後イオン注入でリンを低濃度ドープすればよい。こうして、同一導電型でフェルミレベルφfの異なるゲートを持つペアトランジスタが作成できる。ゲートへのドーピング以外は同じ工程で作られるため、同じ絶縁膜厚、チャネルドープ、チャネル長、チャネル幅を有し、不純物濃度だけが異なり、スレッシュホールド電圧Ｖtの差がゲートのフェルミレベルφfの差となる。
【００５３】
次に、フェルミレベルφｆの差を取り出す方法について説明する。
【００５４】
飽和領域（ＶDS＞ＶGS−Ｖt）にあるＭＯＳトランジスタのドレイン電流Ｉdは、
Ｉd＝(β/２)（ＶGS−Ｖt）2
で表わされる。
【００５５】
従って、ゲートの濃度が異なるペアＭＯＳトランジスタＭ１，Ｍ２のドレイン電流Ｉd1，Ｉd2は、
Ｉd1＝(β1/２)(ＶGS1−ＶT1)2
Ｉd2＝(β2/２)(ＶGS2−ＶT2)2
である。
【００５６】
ここで、ＶGS1とＶGS1，ＶT1とＶT2は、それぞれＭＯＳトランジスタＭ１とＭ２のゲート−ソース間電圧，スレッシュホールド電圧である。また、β1，β2は、それぞれＭＯＳトランジスタＭ１，Ｍ２の導電係数であり、
β＝μ(εOX/ＴOX)(Ｗeff/Ｌeff)
の形で表わされる。ここで、μ；キャリア易動度、εOX；酸化膜の誘電率、ＴOX；酸化膜厚、Ｗeff；実効チャネル幅、Ｌeff；実効チャネル長である。
【００５７】
ペアＭＯＳトランジスタは、キャリア移動度μ、酸化膜の誘電率εOX、酸化膜厚ＴOX、実効チャネル幅Ｗeff、実効チャネル長Ｌeffが等しいのでβ1＝β2となって、Ｉd1＝Ｉd2とすることで、(β/２)の項が落ち、
（ＶGS1−ＶT1）2＝（ＶGS2−ＶT2）2
となる。ＶGSを適切にバイアスし、スレッシュホールド電圧Ｖtの差すなわちφfの差を取り出す。
【００５８】
以上、キャリア濃度ｎが不純物濃度Ｎｇに等しい場合を例にＰＴＡＴ電圧源の原理を述べてきたが、現実的には必ずしもこれらは一致しない場合が多い。そこで、そのような場合について以下に説明する。
【００５９】
まずゲートが単結晶の場合について述べる。その場合、キャリア濃度は、
ｎ＝Ａ×Ｎｇ
と表される。ここでＡは活性化率であり、１以下の定数である。Ａは絶対温度の影響を受けないので、上記数式（２）は
Vt1-Vt2=kT/q ln(A2×Ng2)/(A1×Ng1)
となり、ゲートの不純物濃度の濃度比のみで定まるＶＰＴＡＴが得られる。
【００６０】
次にゲートが多結晶シリコン（ポリシリコン）の場合について述べる。この場合、キャリア濃度ｎは
ｎ＝Ａ×Ｎｇ−Ｂ
と表される。ここでＡは活性化率、Ｂは、Ｂ∝（１／Ｔ）のように、絶対温度の逆数に比例する値である。したがって、数式（２）は、
Vt1-Vt2=kT/q ln(A2×Ng2-B2)/(A1×Ng1-B1)
となり、ゲートの不純物濃度比のみで定まるＶＰＴＡＴは得られない。
【００６１】
このＢの値はダングリングボンドの量に左右される値である。そこで、ポリシリコンを使用してＶＰＴＡＴを得るためには、Ｖｔ１−Ｖｔ２の値がダングリングボンドの量に左右されないように、ダングリングボンドを水素などでターミネートする必要がある。そのようにすることによって、実効的に上記数式中のＢ１、Ｂ２の項を無視できる程に充分小さくする。この結果、ＶＰＴＡＴが得られる。
【００６２】
具体的には、水素やフッ素で９８％以上のダングリングボンドがターミネートされていなければならない。図２９に示す実線は水素等によるターミネートがなされていない場合を、破線は９８％以上のダングリングボンドがターミネートされている場合を示す。破線では不純物濃度による急峻な変化が見られないことから、ダングリングボンドがほとんど無い状態であることが見て取れる。
【００６３】
ここでダングリングボンドについて補足すると、ダングリングボンド量はＥＳＲ（Electron Spin Resonance)によって測定することが出来る。通常は強制的な水素等によるターミネートを行わずとも、高濃度の不純物を注入し、高温（２×ｅ１９／ｃｍ３，１０００℃）で処理することによって、９６％程度までダングリングボンドがターミネートされ、温度特性はほとんど無くなる。しかしながら、同じ濃度でも９００℃での処理では、９３％しかターミネートされず、大きな温度特性係数を持つことになる。
【００６４】
したがって、予め水素等で９８％以上ターミネートしておくことによって、温度特性のほとんど無い良好なポリシリコンが得られる。
【００６５】
次にゲートが多結晶ＳｉＸＧｅ１−Ｘの場合の例について述べる。多結晶ＳｉＸＧｅ１−Ｘはポリシリコンの場合と異なり、不純物の活性化率が非常に高いため、ダングリングボンドの影響が少ない。したがってキャリア濃度ｎは
ｎ＝Ａ×Ｎｇ
と表され、単結晶の場合と同じようにＶＰＴＡＴが得られる。
【００６６】
なお、この場合、Ｇｅの含有量が多くなるとバンドギャップが小さくなり、大きなＶＰＴＡＴを得るためには不利となる。プロセスバラツキを考慮して望ましいＶＰＴＡ＞０．２（Ｖ）を得るためには、ＳｉＸＧｅ１−Ｘの構成比の範囲は、
０．０１＜Ｘ＜０．５
に入っていることが望ましい。
【００６７】
なお、以下に説明する各実施例では、ゲートをポリシリコンよるなる旨記載するが、このような構成に限られず、上述の如く、単結晶シリコンでも良いし、ポリシリコンにする場合にはそのダングリングボンドの９８％以上が水素等でターミネートされているものとし、或いは多結晶ＳｉＸＧｅ１−Ｘの場合にはその構成比が０．０１＜Ｘ＜０．５の範囲に入っているものとする。
【００６８】
以下、図面を用いて、本発明に係るＰＴＡＴを用いた電圧発生回路の具体例として、ペアＭＯＳトランジスタのスレッシュホールド電圧Ｖtの差すなわちφfの差を取り出すための具体的な回路構成の実施例を説明する。なお、図中、三角で囲ったＭＯＳトランジスタＭ１のゲートは低濃度(Ng1)のｎ型ポリシリコンである。ＭＯＳトランジスタＭ２は、高濃度(Ng2)のｎ型ポリシリコンゲートを持つＭＯＳトランジスタである。また、以下の各回路構成例において、ＭＯＳトランジスタＭ１とＭ２は、同じ絶縁膜厚、チャネルドープ、チャネル長、チャネル幅を有し、不純物濃度だけが異なるＭＯＳトランジスタであるとする。
【００６９】
まず、ゲート結線したペアＭＯＳトランジスタを用いる回路構成例について述べる。この場合、ＶＰＴＡＴはペアＭＯＳトランジスタのソース電圧の差として取り出される。
【００７０】
最初にＭＯＳトランジスタＭ１とＭ２を並列接続した回路構成例について述べる。
【００７１】
図６は、本回路構成例の基本的なダイアグラムを示す図である(第一実施例）。同図に示すように、本回路は、２つの電源の間すなわち電源ＶＣＣとＧＮＤの間に、低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１と高濃度(Ng2)のｎ型ポリシリコンゲートを持つＭＯＳトランジスタＭ２のゲートを共通接続し、低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１のドレインとゲートを接続して設け、それぞれのＭＯＳトランジスタＭ１，Ｍ２の導電係数βを揃え、ドレイン−ソース間電流を等しくする（Ｉ１＝Ｉ２）。
【００７２】
この構成によって、高濃度(Ng2)のｎ型ポリシリコンゲートを持つＭＯＳトランジスタＭ２のソース電位（すなわち、低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１と高濃度(Ng2)のｎ型ポリシリコンゲートを持つＭＯＳトランジスタＭ２のソース電位の差）がVPTAT=UTln(Ng2/Ng1)として取り出される。
【００７３】
次に、ＭＯＳトランジスタＭ１とＭ２を直列接続した回路構成例について述べる。図７は、本回路構成例の基本的なダイアグラムを示す図である（第２実施例）。同図に示すように、本回路は、２つの電源の間すなわち電源ＶＣＣとＧＮＤの間に、低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１と高濃度(Ng2)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ２を直列接続するとともに、それらのゲートを共通接続してＭＯＳトランジスダＭ２のドレインと接続する。
【００７４】
この構成によって、ＭＯＳトランジスタＭ２のソース電位（すなわち、ＭＯＳトランジスタＭ１のソース電位はＧＮＤであるので、ＭＯＳトランジスタＭ２のソース電位は、低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１と高濃度(Ng2)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ２のソース電位の差に等しい）から出力VPTATとして、フェルミレベルの差であるUTln(Ng2/Ng1)が得られる。
【００７５】
次にソース結線したペアＭＯＳトランジスタを用いる回路構成例について述べる。この場合、ＶＰＴＡＴはペアＭＯＳトランジスタのゲート電圧の差として取り出される。
【００７６】
図８は、本回路構成例の基本的なダイアグラムを示す図である（第３実施例）。同図に示すように、本回路は、２つの電源の間すなわち電源ＶＣＣとＧＮＤの間に設けられた、低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１，高濃度(Ng2)のｎ型ポリシリコンゲートを持つＭＯＳトランジスタＭ２、ｐ型チャネルＭＯＳトランジスタＭ３およびＭ４、ｎ型チャネルＭＯＳトランジスタＭ５から構成されている。低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１と高濃度(Ng2)のｎ型ポリシリコンゲートを持つＭＯＳトランジスタＭ２のソースは共通接続されている。
【００７７】
具体的には、ｐ型チャネルＭＯＳトランジスタＭ３，Ｍ４でカレントミラー回路を構成し、ｐ型チャネルＭＯＳトランジスタＭ３と高濃度(Ng2)のｎ型ポリシリコンゲートを持つｎ型チャネルＭＯＳトランジスタＭ２を直列接続するとともに、該ｎ型チャネルＭＯＳトランジスタＭ２のゲートとソースを結線（定電流結線）し、ｐ型チャネルＭＯＳトランジスタＭ４と低濃度(Ng1)のｎ型ポリシリコンゲートを持つｎ型チャネルＭＯＳトランジスタＭ１を直列接続している。ｐ型チャネルＭＯＳトランジスタＭ３，Ｍ４のカレントミラー機能により、高濃度(Ng2)のｎ型チャネルＭＯＳトランジスタＭ２には定電流結線したデプレッションＭＯＳトランジスタＭ１と同じ電流が流れる。
【００７８】
また、電源ＶＣＣにドレインを、ｎ型チャネルＭＯＳトランジスタＭ１のドレインにゲートを、ｎ型チャネルＭＯＳトランジスタＭ１のゲートにソースを、それぞれ接続したｎ型チャネルＭＯＳトランジスタＭ５を設ける。ソースフォロアのｎ型チャネルＭＯＳトランジスタＭ５はｎ型チャネルＭＯＳトランジスタＭ１のゲートをIdM1＝IdM2となるようバイアスする。この構成により、ｎ型チャネルＭＯＳトランジスタＭ１のゲート電位（ｎ型チャネルＭＯＳトランジスタＭ５のソース電位）がVPTATとなる。このVPTATはフェルミレベルの差UTln(Ng2/Ng1)に等しい。
【００７９】
また、図８の回路構成の変形例として、図９の如き回路構成も可能である（第３実施例の第１変形例）。図９に示す回路構成は、図８の低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１のゲートと電源ＧＮＤの間の抵抗Ｒを、抵抗Ｒ１とＲ２とで構成し、その接続点から、出力電圧VPTATを取り出す。このとき、出力電圧VPTAT=（R2/(R1+R2))UTln(Ng2/Ng1)となる。
【００８０】
さらに、図８の回路構成の変形例として、図１０の如き回路構成も可能である（第３実施例の第２変形例）。図１０に示す回路構成は、図８の低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１のゲートと電源ＧＮＤの間の抵抗ＲをＲ２とするとともに、ＭＯＳトランジスタＭ１のゲートとｎ型チャネルＭＯＳトランジスタＭ５のソースの間に抵抗Ｒ１を挿入し、ｎ型チャネルＭＯＳトランジスタＭ５のソースから、出力電圧VPTATを取り出す。このときの出力電圧VPTATは、((R1+R2)/R2）UTln(Ng2/Ng1)となる。
また、図８の回路構成の変形例として、図１１の如き回路構成も可能である（第３実施例の第３変形例）。図１１に示す回路構成は、図８の低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１のゲート−ソース間の抵抗Ｒに流れる電流パスにｐ型チャネルＭＯＳトランジスタＭ６，Ｍ７からなるカレントミラー回路を追加し、ｐ型チャネルＭＯＳトランジスタＭ７のソースから、出力電圧VPTATを取り出す。このとき、出力電圧VPTAT=MUTln(Ng2/Ng1)となる。ここで、式中の“Ｍ”はカレントミラー機能の比率である。
【００８１】
上述した図９、１０，１１に示したように、図８の回路に変形を加えることにより、図８の出力電圧UTln(Ng2/Ng1)に抵抗比または電流比（カレントミラー機能の比率）を乗算した出力電圧を得ることができるようになり、プロセスファクタである濃度比(Ng2/Ng1)を、これら抵抗比や電流比を変えることによって任意に補正することが可能になる。プロセスに依存しないVPTATを得るためには、上記抵抗値Ｒ１，Ｒ２を調整してプロセスファクタである濃度比を補正すればよい。そのために、拡散，成膜工程後に、レーザ光を選択的に抵抗部に照射しトリミングするトリミング手段（抵抗値調整手段）を用いることができる。
【００８２】
図３０は、このトリミング手段の一例を示す。図中、抵抗素子ｒの直列回路に対して、任意の×印の部分をレーザ光で焼き切ることによって所望の抵抗値（抵抗値ｒの倍数）を得ることが出来る。このような手段を利用することによって上記抵抗Ｒ１，Ｒ２の抵抗値を調整することが可能である。
【００８３】
次に、定電流結線したデプレッショントランジスタＭ２と同じ電流を流すＭＯＳトランジスタＭ１を用いる回路構成例（第４実施例）について説明する。この場合の出力ＶＰＴＡＴはＭＯＳトランジスタＭ１のゲート−ソース間電圧ＶGSとなる。
【００８４】
図１２（Ａ）は、本回路構成例（第４実施例）の基本的なダイアグラムを示す図である。同図に示すように、本回路は、２つの電源の間すなわち電源ＶＣＣとＧＮＤの間に、高濃度(Ng2)のｎ型ポリシリコンゲートを持つデプレッション型ＭＯＳトランジスタＭ２と低濃度(Ng1)のｎ型ポリシリコンをゲートに有するデプレッション型ＭＯＳトランジスタＭ１を直列に接続するとともに、デプレッション型ＭＯＳトランジスタＭ２のゲートとソースを結線する（定電流結線：ＶGS2＝０）。
【００８５】
また、このデプレッション型ＭＯＳトランジスタＭ２のゲートとソースの結線部にゲートを、電源ＶＣＣにドレインを、デプレッション型ＭＯＳトランジスタＭ１のゲートにゲートを、それぞれ接続したｎ型チャネルＭＯＳトランジスタＭ３を設けている。
【００８６】
この構成において、デプレッション型ＭＯＳトランジスタＭ１のゲート（ｎ型チャネルＭＯＳトランジスタＭ３のソース）の電圧がVPTATとなる。このときのVPTATは、デプレッション型ＭＯＳトランジスタＭ１のゲート−ソース間電圧ＶGS1に等しく、フェルミレベルの差UTln(Ng2/Ng1)となる。なお、図１２（Ａ）の回路構成例は、ＭＯＳトランジスタＭ１をデプレッション型で構成した場合を示しているが、ＭＯＳトランジスタＭ１はエンハンスメント型であってもよい。
【００８７】
また、図１２（Ａ）の回路構成の変形例として、図１３（Ａ）の如き回路構成も可能である（第４実施例の第１変形例）。図１３（Ａ）に示す回路構成は、図１２（Ａ）の低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１のゲートと電源ＧＮＤの間の抵抗Ｒを、抵抗Ｒ１とＲ２とで構成し、その接続点から、出力電圧VPTATを取り出す。このときの出力電圧VPTATは、（R2/(R1+R2))UTln(Ng2/Ng1)となる。
【００８８】
さらに、図１２（Ａ）の回路構成の変形例として、図１４（Ａ）の如き回路構成も可能である（第４実施例の第２変形例）。図１４（Ａ）に示す回路構成は、図１２（Ａ）の低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１のゲートと電源ＧＮＤの間の抵抗をＲ２とするとともに、ＭＯＳトランジスタＭ１のゲートとｎ型チャネルＭＯＳトランジスタＭ３のソースの間に抵抗Ｒ１を挿入し、ｎ型チャネルＭＯＳトランジスタＭ３のソースから、出力電圧VPTATを取り出す。このときの出力電圧VPTATは、((R1+R2)/R2）UTln(Ng2/Ng1)となる。
【００８９】
また、図１２（Ａ）の回路構成の変形例として、図１５の如き回路構成も可能である（第４実施例の第３変形例）。図１５に示す回路構成は、図１２（Ａ）の低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１のゲート−ソース間の抵抗Ｒに流れる電流パスにｐ型チャネルＭＯＳトランジスタＭ６，Ｍ７からなるカレントミラー回路を追加し、ｐ型チャネルＭＯＳトランジスタＭ７のソースから、出力電圧VPTATを取り出す。このとき、出力電圧VPTAT=MUTln(Ng2/Ng1)となる。ここで、式中の“Ｍ”はカレントミラー機能の比率である。
【００９０】
上述した図１３（Ａ）， １４（Ａ），１５に示したように、図１２（Ａ）の回路に変形を加えることにより、図１２（Ａ）の出力電圧UTln(Ng2/Ng1)に抵抗比または電流比（カレントミラー機能の比率Ｍ）を乗算した出力電圧を得ることができるようになり、プロセスファクタである濃度比(Ng2/Ng1)を、これら抵抗比や電流比を変えることによって任意に補正することが可能になる。プロセスに依存しないVPTATを得るためには、上記抵抗値Ｒ１，Ｒ２を調整してプロセスファクタである濃度比を補正すればよい。そのために、上記の如く（図３０参照）、拡散，成膜工程後に、レーザ光を選択的に抵抗部に照射しトリミングするトリミング手段（抵抗値調整手段）を用いることができる。
【００９１】
次に、低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１と高濃度(Ng2)のｎ型ポリシリコンゲートを持つＭＯＳトランジスタＭ２にフェルミレベルの差だけ異なるゲート電圧を加え、ゲートコンダクタンスを等しくする回路構成例（第５実施例）について説明する。
【００９２】
図１６は、本回路構成例（第５実施例）の基本的なダイアグラムを示す図である。同図に示すように、本回路は、２つの電源の間すなわち電源ＶＣＣとＧＮＤの間に、ソース結合された低濃度(Ng1)のｎ型ポリシリコンをゲートに有するＭＯＳトランジスタＭ１と高濃度(Ng2)のｎ型ポリシリコンゲートを持つＭＯＳトランジスタＭ２を並列に設け、ＭＯＳトランジスタＭ１とＭＯＳトランジスタＭ２のドレインの電位を差動アンプＡ１に入力するとともに、差動アンプＡ１の出力を抵抗Ｒ２を介してＭＯＳトランジスタＭ２のゲートにフィードバックし、また、電源ＶＣＣとＭＯＳトランジスタＭ２のゲート間に抵抗Ｒ１を設けている。
【００９３】
本構成において、ＭＯＳトランジスタＭ１のゲートには電圧ＶＣＣが、ＭＯＳトランジスタＭ２のゲートには抵抗Ｒ１によって電圧降下した分だけＶＣＣより低い電圧が加えられ、ゲートコンダクタンスが等しくなる。このＭＯＳトランジスタＭ２のゲートに加えられる電圧は、ＶＣＣを基準としてVPTAT＝UTln(Ng2/Ng1)となり、また、差動アンプＡ１の出力は、ＶＣＣを基準としてVOUT=(R2/R1)UTln(Ng2/Ng1)となる（図１６参照）。
【００９４】
上述した各実施例は、ＭＯＳトランジスタＭ１、Ｍ２としてｎ型チャネルＭＯＳトランジスタを用いた例であるが、ｐ型チャネルＭＯＳトランジスタを用いても同様な回路を実現できる。その場合は、上記各実施例に用いられている各ＭＯＳトランジスタのチャネルタイプ（ｎ型チャネル／ｐ型チャネル）を逆にするとともに、電源電圧を高電圧側と低電圧側を逆にすればよい（図１２（Ｂ），１３（Ｂ），１４（Ｂ）参照）。
【００９５】
次に上記「電界効果トランジスタを用いた電圧発生回路」の技術を利用して実現する基準電圧源について説明する。
【００９６】
従来のＭＯＳによる基準電圧源としては、基板やチャネルドープの濃度を変えることにより作ったデプレッショントランジスタとエンハンスメントトランジスタのスレッシュホールド電圧の差を用いるものが知られている。しかし、基板やチャネルドープの濃度の異なるトランジスタは、導電係数およびその温度特性が異なり所望の温度特性を持つ基準電圧源を実現するのは難しい。
【００９７】
そこで、本発明では、基板やチャネルドープの濃度を各ペア間で等しくし、同一導電型で不純物濃度の異なる半導体ゲートを持つペアＭＯＳトランジスタによる正の温度係数をもつVPTAT電圧源と、異種導電型の半導体ゲートを持つペアＭＯＳトランジスタによる負の温度係数を持つVPN電圧源を組み合わせることにより所望の基準電圧ＶＲＥＦ＝VPN+VPTATを生成するようにしたものである。
【００９８】
本発明によれば、ＰＴＡＴ電圧源は、８０℃以上でリークのため安定動作できない弱反転領域の代わりに共反転領域でも使用可能な電界効果トランジスタを利用し（以下の実施例ではＭＯＳトランジスタの例で説明する）、基準電圧源を実現する。
【００９９】
上記の如く、、キャリア移動度μ、酸化膜の誘電率εOX、酸化膜厚ＴOX、実効チャネル幅Ｗeff、実効チャネル長Ｌeffが等しいペアＭＯＳトランジスタではβ1＝β2となり、Ｉd1＝Ｉd2とすることで、（ＶGS1−ＶT1）2＝（ＶGS2−ＶT2）2となる。したがってＶGSを適切にバイアスし、スレッシュホールド電圧Ｖtの差すなわちフェルミレベルφfの差を取り出すことが出来る。
【０１００】
上述したように、同一導電型で不純物濃度の異なるゲートを持つペアＭＯＳトランジスタのスレッシュホールド電圧の差は、ゲート材のフェルミレベルの差となり、
VPTAT=(kT/q)ln(Ng2/Ni)-(kT/q)ln(Ng1/Ni)=(kT/q)ln(Ng2/Ng1)
ここで、kはボルツマン常数、Tは絶対温度、qは電子の電荷量、Niは真性半導体のキャリア数、Ng2は高濃度ゲートの不純物濃度、Ng1は低濃度ゲートの不純物濃度であり、このペアトランジスタのスレッシュホールド電圧の差を取り出すことにより、正の温度係数を持つ電圧源VPTATを作ることができる。
【０１０１】
また同様に、異導電型で不純物濃度の異なるゲートを持つペアトランジスタのスレッシュホールド電圧の差は、ゲート材のフェルミレベルの和となり、
VPN=(kT/q)ln(Ng2/Ni)+(kT/q)ln(Pg2/Ni)=(kT/q)ln(Ng2*Pg2/Ni2)
であり、このペアトランジスタのスレッシュホールド電圧の差を取り出すことにより、負の温度係数を持つ電圧源VPNを作ることができる。
【０１０２】
参考文献Ｄに記載されているように、同一の形状とチャネルドープを持ち、ポリシリコンゲートが高濃度のｐ型と高濃度のｎ型であるペアＭＯＳトランジスタのVPNは、シリコンのバンドギャップ電圧△ＶＧ（1.2Ｖ at Ｔ＝０、１.１２Ｖ at Ｔ=room temperature)であり、また、これらのペアトランジスタのスレッシュホールド電圧の差で与えられる。ドレイン電流とゲート−ソース電位差曲線のシフトは、スレッシュホールド以下の弱反転や遷移領域でも成り立つ。
【０１０３】
本発明は、上述した如き正の温度係数を持つ電圧源VPTATと負の温度係数を持つ電圧源VPNを組み合わせた簡便な回路によって、所望の温度特性を持つ基準電圧源回路を実現するものである。
【０１０４】
以下、図面を用いて本発明に係る基準電圧源回路の各種回路構成例を説明する。図１７は、ゲートの不純物と濃度とスレッシュホールド電圧の関係を示す図である。図１７において、NHは高濃度ｎ型のゲート（Ng2)、NLは低濃度ｎ型のゲート(Ng1)、PHは高濃度ｐ型のゲート(Pg2)、PLは低濃度ｐ型のゲート(Pg1)である。
【０１０５】
また、以下に実施例を説明するために用いる回路図において、丸で囲ったトランジスタは高濃度ｐ型ゲートを有する電界効果トランジスタを、図中で四角で囲ったトランジスタは低濃度ｐ型ゲートを有する電界効果トランジスタを、図中で三角で囲った電界効果トランジスタは低濃度ｎ型ゲートを有する電界効果トランジスタを、それぞれ示している。
【０１０６】
図１８は、本発明の第６実施例を説明するための図である。同図において、電界効果トランジスタＭ１，Ｍ２，Ｍ３は全てｎ型チャネルであり、基板やチャネルドープの不純物濃度は等しく、ｎ型基板のｐウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と等しくしてある。チャネル幅Ｗとチャネル長Ｌの比Ｓ=Ｗ／Ｌは全て等しい。すなわち、Ｓm1＝Ｓm2＝Ｓm3である。ただし、Ｓmiは、電界効果トランジスタＭｉのチャネル幅Ｗとチャネル長Ｌの比Ｓを表している（以下同様）。
【０１０７】
電界効果トランジスタＭ１は、高濃度ｎ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。電界効果トランジスタＭ２は低濃度ｎ型のゲートを持ち、ｎ型チャネルの電界効果トランジスタＭ４と抵抗Ｒ１からなるソースフォロア回路によりゲート電位が与えられる。電界効果トランジスタＭ３は、ｐ型のゲートのエンハンスメント型でゲートとドレインを結線している。
【０１０８】
ペア電界効果トランジスタＭ１とＭ３は、同一の電流が流れるため、電界効果トランジスタＭ３のゲート−ソース間電圧、すなわちＶ２はVPNとなる。また、ペア電界効果トランジスタＭ１とＭ２は、ソースフォロア回路により同一の電流が流れるようバイアスされ、電界効果トランジスタＭ２のゲート−ソース間電圧はVPTATとなる。
【０１０９】
従って、電界効果トランジスタＭ２のゲート電位Ｖ３は、
Ｖ３＝VPN+VPTAT（＝Ｖref：基準電圧）
となる。所望の温度特性は、高濃度ｎ型のゲート、低濃度ｎ型のゲート、ｐ型のゲートの不純物濃度を変えることにより任意に設定可能である。
【０１１０】
図１９は本発明の第７実施例を説明するための図である。同図において、電界効果トランジスタＭ１，Ｍ２，Ｍ３が全てｐ型チャネルであり、基板やチャネルドープの不純物濃度は等しく、ｐ型基板のｎウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と等しくしてある。チャネル幅Ｗとチャネル長Ｌの比Ｓ＝Ｗ／Ｌは全て等しい。すなわち、Ｓm1＝Ｓm2＝Ｓm3である。
【０１１１】
電界効果トランジスタＭ１は、高濃度ｎ型のゲートのエンハンスメント型でゲートとドレインを結線している。電界効果トランジスタＭ２は低濃度ｐ型のゲートを持ち、ｐ型チャネルの電界効果トランジスタＭ４と抵抗Ｒ１（図の抵抗Ｒ２がなく短絡された場合）からなるソースフォロア回路によりゲート電位が与えられる。電界効果トランジスタＭ３は、ｐ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。
【０１１２】
ペア電界効果トランジスタＭ１とＭ３は、同一の電流が流れるため、電界効果トランジスタＭ１のゲート−ソース間電圧、すなわち（ＶＣＣ−Ｖ１）はVPNとなる。また、ペア電界効果トランジスタＭ１とＭ２は、ソースフォロア回路により同一の電流が流れるようバイアスされ、電界効果トランジスタＭ２のゲート−ソース間電圧，すなわち（Ｖ１−Ｖ３）はVPTATとなる。
【０１１３】
従って、電源電圧ＶＣＣと電界効果トランジスタＭ２のゲート電位Ｖ３の差（ＶＣＣ−Ｖ３）は、
ＶＣＣ−Ｖ３＝VPN+VPTAT（＝Ｖref１：基準電圧１）
となる。
【０１１４】
所望の温度特性は、高濃度ｎ型のゲート、低濃度ｎ型のゲート、ｐ型のゲートの不純物濃度を変えることにより任意に設定できる。さらに、ソースフォロア回路に図１９に示す位置に抵抗Ｒ２を挿入すると、
Ｖ４＝(VPN+VPTAT)*R2/R1（＝Ｖref２：基準電圧２）
となり、設定電圧を抵抗比によっても設定可能なＧＮＤ基準の基準電圧源が実現できる。
【０１１５】
図２０は本発明の第８実施例を説明するための図である。同図において、電界効果トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４が全てｎ型チャネルであり、基板やチャネルドープの不純物濃度は等しく、ｎ型基板のｐウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と等しくしてある。チャネル幅Ｗとチャネル長Ｌの比Ｓ＝Ｗ／Ｌは、Ｓm1＝Ｓm2，Ｓm3＝Sm4である。
【０１１６】
電界効果トランジスタＭ１は、高濃度ｎ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。電界効果トランジスタＭ２は高濃度ｐ型のゲートを持ち、ｎ型チャネルの電界効果トランジスタＭ５と抵抗Ｒ１，Ｒ２からなるソースフォロア回路によりゲート電位が与えられる。電界効果トランジスタＭ３は高濃度ｎ型のゲートの電界効果トランジスタ、電界効果トランジスタＭ４は低濃度ｎ型のゲートの電界効果トランジスタである。
【０１１７】
ペア電界効果トランジスタＭ１とＭ２は、同一の電流が流れるため、電界効果トランジスタＭ２のゲート−ソース間電圧Ｖ２はVPNとなる。また、ペア電界効果トランジスタＭ３とＭ４は、差動増幅器の入力トランジスタでありｐ型チャネルＭＯＳトランジスタＭ６とＭ７のカレントミラー回路により同一の電流が流れる。よって、この差動増幅器はVPTATの入力オフセットを持つ。電界効果トランジスタＭ３のゲートにはソースフォロア回路によりVPN*R2/(R1+R2)が印加され、VPTATのオフセットを持つ差動アンプとｐ型チャネル電界効果トランジスタＭ８，抵抗Ｒ３，Ｒ４からなるフィードバックループにより電界効果トランジスタＭ４のゲート電位Ｖ４は
VPN*R2/(R1+R2)+VPTAT
となる。
【０１１８】
従って、電界効果トランジスタＭ８のドレイン電位Ｖ５として、
Ｖ５＝(VPN*R2/(R1+R2)+VPTAT)*(R3+R4)/R4（＝Ｖref：基準電圧)
を得る。
【０１１９】
所望の温度特性は、高濃度ｎ型のゲート、低濃度ｎ型のゲート、ｐ型のゲートの不純物濃度または抵抗Ｒ１，Ｒ２を変えることにより任意に設定可能である。さらに、抵抗Ｒ３，Ｒ４により設定電圧を抵抗比で設定可能な基準電圧源が実現できる。しかも、電界効果トランジスタＭ８により電流駆動能力も大きくできる。
【０１２０】
図２１は本発明の第9実施例を説明するための図である。同図において、電界効果トランジスタＭ１，Ｍ２はｐ型チャネルであり、基板やチャネルドープの不純物濃度は等しく、ｐ型基板のｎウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と等しくしてある。電界効果トランジスタＭ３，Ｍ４はｎ型チャネルであり、基板やチャネルドープの不純物濃度は等しく、ｐ型基板のｐウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と異なりＧＮＤ電位となる。チャネル幅Ｗとチャネル長Ｌの比Ｓ＝Ｗ／Ｌは、Ｓm1＝Ｓm2，Ｓm3=Ｓm4である。
【０１２１】
電界効果トランジスタＭ２は、高濃度ｐ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。電界効果トランジスタＭ１は高濃度ｎ型のゲートを持ち、ｐ型チャネルの電界効果トランジスタＭ５と抵抗Ｒ１，Ｒ２からなるソースフォロア回路によりゲート電位が与えられる。電界効果トランジスタＭ３は高濃度ｎ型のゲートの電界効果トランジスタ、電界効果トランジスタＭ４は低濃度ｎ型のゲートの電界効果トランジスタである。
【０１２２】
ペア電界効果トランジスタＭ１とＭ２は、同一の電流が流れるため、電界効果トランジスタＭ１のゲート−ソース間電圧はVPNとなる。また、ペア電界効果トランジスタＭ３とＭ４は、差動増幅器の入力トランジスタでありｐ型チャネルＭＯＳトランジスタＭ６とＭ７のカレントミラー回路により同一の電流が流れる。よって、この差動増幅器はVPTATの入力オフセットを持つ。電界効果トランジスタＭ３のゲートはソースフォロア回路により、Ｖ３＝VPN*R2/(R1+R2)が印加され、VPTATのオフセットを持つ差動アンプとｐ型チャネル電界効果トランジスタＭ８，抵抗Ｒ３，Ｒ４からなるフィードバックループにより電界効果トランジスタＭ４のゲート電位Ｖ４は、
Ｖ４＝VPN*R2/(R1+R2)+VPTAT（＝Ｖref１：基準電圧１)
となる。
【０１２３】
従って、電界効果トランジスタＭ８のドレイン電位Ｖ５として、
Ｖ５＝(VPN*R2/(R1+R2)+VPTAT)*(R3+R4)/R4（＝Ｖref２：基準電圧２)
を得る。
【０１２４】
所望の温度特性は、高濃度ｎ型のゲート、低濃度ｎ型のゲート、ｐ型のゲートの不純物濃度または抵抗Ｒ１，Ｒ２を変えることにより任意に設定できる。さらに、抵抗Ｒ３，Ｒ４により設定電圧を抵抗比で設定可能な基準電圧源ができる。しかも電界効果トランジスタＭ８により電流駆動能力も大きくできる。このように、ソース電位と基板電位が異なりバックバイアスがかかるペアトランジスタでもバックバイアスの電圧を等しくすればVPN，VPTATの電圧源に使える。
【０１２５】
図２２は本発明の第１０実施例を説明するための図である。同図において、電界効果トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４が全てｎ型チャネルで、基板やチャネルドープの不純物濃度は等しく、ｎ型基板のｐウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と等しくしてある。チャネル幅Ｗとチャネル長Ｌの比Ｓ＝Ｗ／Ｌは、Ｓm1＝Ｓm2，Ｓm3＝Ｓm4である。
【０１２６】
電界効果トランジスタＭ１は、高濃度ｎ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。電界効果トランジスタＭ２は高濃度ｐ型のゲートを持ち、ｎ型チャネルの電界効果トランジスタＭ５と抵抗Ｒ２（図の抵抗Ｒ１がなく短絡された場合）からなるソースフォロア回路によりゲート電位が与えられる。電界効果トランジスタＭ３は高濃度ｎ型のゲートのデプレッション型、電界効果トランジスタＭ４は低濃度ｎ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。
【０１２７】
ペア電界効果トランジスタＭ１とＭ２は、同一の電流が流れるため、電界効果トランジスタＭ２のゲート−ソース間電圧はVPNとなる。また、ペア電界効果トランジスタＭ３，Ｍ４は、同一の電流が流れるため、電界効果トランジスタＭ３のゲート−ソース間電圧は−VPTATとなる。
【０１２８】
従って、電界効果トランジスタＭ３のソース電位Ｖ３は、
Ｖ３＝VPN−（−VPTAT）＝VPN+VPTAT（＝Ｖref１：基準電圧１)
となる。所望の温度特性は、高濃度ｎ型のゲート、低濃度ｎ型のゲート、ｐ型のゲートの不純物濃度を変えることにより任意に設定できる。
【０１２９】
さらに、図２２に示すようにソースフォロア回路に抵抗Ｒ１を挿入すると、
Ｖ３＝VPN*R2/(R1+R2)+VPTAT（＝Ｖref２：基準電圧２)
と所望の温度特性を抵抗比でも設定可能な基準電圧源ができる。
【０１３０】
図２３は本発明の第１１実施例を説明するための図である。同図において、電界効果トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４が全てｐ型チャネルで、基板やチャネルドープの不純物濃度は等しく、ｐ型基板のｎウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と等しくしてある。チャネル幅Ｗとチャネル長Ｌの比Ｓ＝Ｗ／Ｌは、Ｓm1＝Sm2，Ｓm3＝Ｓm4である。
【０１３１】
電界効果トランジスタＭ１は、高濃度ｎ型のゲートを持ち、ｐ型チャネルの電界効果トランジスタＭ５と抵抗Ｒ１（図の抵抗Ｒ２がなく短絡された場合）からなるソースフォロア回路によりゲート電位が与えられる。電界効果トランジスタＭ２は高濃度ｐ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。電界効果トランジスタＭ３は低濃度ｎ型のゲートの電界効果トランジスタ、電界効果トランジスタＭ４は高濃度ｎ型のゲートの電界効果トランジスタである。
【０１３２】
ペア電界効果トランジスタＭ１とＭ２は、同一の電流が流れるため、電界効果トランジスタＭ１のゲート−ソース間電圧は−VPNとなる。また、ペア電界効果トランジスタＭ３とＭ４は、同一の電流が流れるため、電界効果トランジスタＭ４のゲート−ソース間電圧は（−VPTAT+VGSM3）となる。
【０１３３】
従って、電界効果トランジスタＭ４のソース電位Ｖ３は、
Ｖ３＝VPN+VPTAT（＝Ｖref１：基準電圧１)
となる。所望の温度特性は、高濃度ｎ型のゲート、低濃度ｎ型のゲート、ｐ型のゲートの不純物濃度を変えることにより任意に設定できる。
【０１３４】
さらに、図２３に示すようにソースフォロア回路に抵抗Ｒ２を挿入すると、
Ｖ３＝VPN*R2/(R1+R2)+VPTAT（＝Ｖref２：基準電圧２)
となり、所望の温度特性を抵抗比でも設定可能な基準電圧源が実現できる。
【０１３５】
図２４は本発明の第１２実施例を説明するための図である。同図において、電界効果トランジスタＭ１，Ｍ２はｎ型チャネルの電界効果トランジスタであり、基板やチャネルドープの不純物濃度は等しく、ｎ型基板のｐウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と等しくしてある。電界効果トランジスタＭ３，Ｍ４はｐ型チャネルの電界効果トランジスタであり、基板やチャネルドープの不純物濃度は等しく、ｎ型基板の基板とは分離されたｎウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と等しくしてある。チャネル幅Ｗとチャネル長Ｌの比Ｓ＝Ｗ／Ｌは、Ｓm1＝Ｓm2，Ｓm3＝Ｓm4である。
【０１３６】
電界効果トランジスタＭ１は、高濃度ｎ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。電界効果トランジスタＭ２は高濃度ｐ型のゲートを持ち、ｎ型チャネルの電界効果トランジスタＭ５と抵抗Ｒ２（図の抵抗Ｒ１がなく短絡された場合）からなるソースフォロア回路によりゲート電位が与えられる。電界効果トランジスタＭ３は高濃度ｐ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。電界効果トランジスタＭ４は低濃度ｐ型のゲートの電界効果トランジスタである。
【０１３７】
ペア電界効果トランジスタＭ１とＭ２は、同一の電流が流れるため、電界効果トランジスタＭ２のゲート−ソース間電圧はVPNとなる。また、ペア電界効果トランジスタＭ３とＭ４は、同一の電流が流れるため、電界効果トランジスタＭ４のゲート−ソース間電圧は−VPTATとなる。
【０１３８】
従って、電界効果トランジスタＭ４のソース電位Ｖ３は、
Ｖ３＝VPN+VPTAT（＝Ｖref１：基準電圧１)
となる。
【０１３９】
所望の温度特性は、高濃度ｐ型のゲート、低濃度ｐ型のゲート、ｎ型のゲートの不純物濃度を変えることにより任意に設定できる。さらに、ソースフォロア回路に抵抗Ｒ１を挿入すると、
Ｖ２＝VPN*R2/(R1+R2)+VPTAT（＝Ｖref２：基準電圧２)
となり所望の温度特性を抵抗比でも設定可能な基準電圧源が実現できる。
【０１４０】
図２５は第１３実施例を説明するための図である。同図において、電界効果トランジスタＭ１，Ｍ２はｐ型チャネルの電界効果トランジスタであり、基板やチャネルドープの不純物濃度は等しく、ｎ型基板の基板とは分離されたｎウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と等しくしてある。電界効果トランジスタＭ３とＭ４はｎ型チャネルの電界効果トランジスタであり、基板やチャネルドープの不純物濃度は等しく、ｎ型基板のｐウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と等しくしてある。チャネル幅Ｗとチャネル長Ｌの比Ｓ＝Ｗ／Ｌは、Ｓm1＝Ｓm2，Ｓm3＝Ｓm4である。
【０１４１】
電界効果トランジスタＭ１は、高濃度ｎ型のゲートを持ち、ｐ型チャネルの電界効果トランジスタＭ５と抵抗Ｒ１，Ｒ２からなるソースフォロア回路によりゲート電位が与えられる。電界効果トランジスタＭ２は高濃度ｐ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。電界効果トランジスタＭ３は高濃度ｎ型のゲートのデプレッション型、電界効果トランジスタＭ４は低濃度ｎ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。
【０１４２】
ペア電界効果トランジスタＭ１とＭ２は、同一の電流が流れるため、電界効果トランジスタＭ１のゲート−ソース間電圧は（ＶＣＣ−ＶＰＮ）となる。また、ペア電界効果トランジスタＭ３とＭ４は、同一の電流が流れるため、電界効果トランジスタＭ３のゲート−ソース間電圧は−VPTATとなる。
【０１４３】
従って、電界効果トランジスタＭ３のソース電位Ｖ３は、
Ｖ３＝VPN*R2/R1+VPTAT（＝Ｖref：基準電圧)
となる。所望の温度特性は、高濃度ｎ型のゲート、低濃度ｎ型、ｐ型のゲートのゲートの不純物濃度または抵抗Ｒ１，Ｒ２を変えることにより任意に設定できる。 図２６は第１４実施例を説明するための図である。同図において、電界効果トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６が全てｎ型チャネルであり、基板やチャネルドープの不純物濃度は等しく、ｎ型基板のｐウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と等しくしてある。チャネル幅Ｗとチャネル長Ｌの比Ｓ＝Ｗ／Ｌは、Ｓm1＝Ｓm2，Ｓm3＝Ｓm4，Ｓm5＝Ｓm6である。
【０１４４】
電界効果トランジスタＭ１は、高濃度ｎ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。電界効果トランジスタＭ２は高濃度ｐ型のゲートのエンハンスメント型でゲートとドレインを結線している。電界効果トランジスタＭ３とＭ５は高濃度ｎ型のゲートのデプレッション型、電界効果トランジスタＭ４とＭ６は低濃度ｎ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。
【０１４５】
ペア電界効果トランジスタＭ１とＭ２は、同一の電流が流れるため、電界効果トランジスタＭ２のゲート−ソース間電圧はVPNとなる。また、ペア電界効果トランジスタＭ３とＭ４は、同一の電流が流れるため、電界効果トランジスタＭ３のゲート−ソース間電圧は−VPTATとなる。また、ペア電界効果トランジスタＭ５とＭ６も、同一の電流が流れるため、電界効果トランジスタＭ５のゲート−ソース間電圧は−VPTATとなる。
【０１４６】
従って、電界効果トランジスタＭ５のソース電位Ｖ４は、
Ｖ４＝VPN+VPTAT+VPTAT（＝Ｖref：基準電圧)
となる。
【０１４７】
所望の温度特性は、高濃度ｎ型のゲート、低濃度ｎ型のゲート、ｐ型のゲートの不純物濃度を変えること、または正の温度系数を持つ電圧源であるペアトランジスタ（Ｍ３/Ｍ４，Ｍ５/Ｍ６，・・・）の段数を変えることにより任意に設定できる。
【０１４８】
図２７は第１５実施例を説明するための図である。同図において、電界効果トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７が全てｎ型チャネルであり、基板やチャネルドープの不純物濃度は等しく、ｎ型基板のｐウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と等しくしてある。チャネル幅Ｗとチャネル長Ｌの比Ｓ＝Ｗ／Ｌは、Ｓm1＝Ｓm2＝Ｓm3、Ｓm4＝Ｓm5である。
【０１４９】
電界効果トランジスタＭ１は、高濃度ｎ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。電界効果トランジスタＭ２、Ｍ３は高濃度ｐ型のゲートのエンハンスメント型でゲートとドレインを結線している。電界効果トランジスタＭ４，Ｍ６は高濃度ｎ型のゲートのデプレッション型、電界効果トランジスタＭ５とＭ７は低濃度ｎ型のゲートのデプレッション型でゲートとソースを結線して定電流源となる。
【０１５０】
ペア電界効果トランジスタＭ１とＭ２およびペア電界効果トランジスタＭ１とＭ３は、同一の電流が流れるため、電界効果トランジスタＭ２，Ｍ３のゲート−ソース間電圧はVPNとなる。ペア電界効果トランジスタＭ４とＭ５は、同一の電流が流れるため、電界効果トランジスタＭ４のゲート−ソース間電圧は−VPTATとなる。ペア電界効果トランジスタＭ６とＭ７も、同一の電流が流れるため、電界効果トランジスタＭ６のゲート−ソース間電圧は−VPTATとなる。
【０１５１】
従って、電界効果トランジスタＭ６のソース電位Ｖ４は、
Ｖ４＝VPN+VPN+VPTAT+VPTAT（＝Ｖref：基準電圧)
となる。
【０１５２】
所望の温度特性は、高濃度ｎ型のゲート、低濃度ｎ型のゲート、ｐ型のゲートの不純物濃度を変えること、または負の温度系数を持つ電圧源であるペアトランジスタ（Ｍ１／Ｍ２，Ｍ１／Ｍ３，・・・）の段数を変えること、または正の温度系数を持つ電圧源であるペアトランジスタ（Ｍ４/Ｍ５，Ｍ６/Ｍ７，・・・）の段数を変えることにより任意に設定できる。
【０１５３】
図２８は本発明の第１６実施例を説明するための図である。同図において、電界効果トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６が全てエンハンスメント型ｎ型チャネル電界効果トランジスタであり、基板の濃度は等しく、ｎ型基板のｐウェル内に形成され、各電界効果トランジスタの基板電位はソース電位と等しくしてある。チャネル幅Ｗとチャネル長Ｌの比Ｓ＝Ｗ／Ｌは、Ｓm1＝Ｓm2，Ｓm3＝Ｓm4，Ｓm5＝Ｓm6で、チャネルドープはなしである。
【０１５４】
電界効果トランジスタＭ１は、高濃度ｎ型のゲートのエンハンスメント型でゲートとソースを結線して弱反転もしくは遷移領域で動作する定電流源となる。電界効果トランジスタＭ２は高濃度ｐ型のゲートのエンハンスメント型でゲートとドレインを結線している。電界効果トランジスタＭ３とＭ５は高濃度ｎ型のゲートのエンハンスメント型、電界効果トランジスタＭ４とＭ６は低濃度ｎ型のゲートのエンハンスメント型でゲートとソースを結線して弱反転もしくは遷移領域で動作する定電流源となる。
【０１５５】
ペア電界効果トランジスタＭ１とＭ２は、同一の電流が流れるため、電界効果トランジスタＭ２のゲート−ソース間電圧はVPNとなる。また、ペア電界効果トランジスタＭ３とＭ４は、同一の電流が流れるため、電界効果トランジスタＭ３のゲート−ソース間電圧は−VPTATとなる。また、ペア電界効果トランジスタＭ５とＭ６も、同一の電流が流れるため、電界効果トランジスタＭ５のゲート−ソース間電圧は−VPTATとなる。
【０１５６】
従って、電界効果トランジスタＭ５のソース電位Ｖ４は
Ｖ４＝VPN+VPTAT+VPTAT（＝Ｖref：基準電圧)
となる。所望の温度特性は、高濃度ｎ型のゲート、低濃度ｎ型のゲート、ｐ型のゲートの不純物濃度を変えることにより任意に設定可能である。
【０１５７】
具体的な数値例をあげると、ドレイン電流１ｎＡを流すゲート−ソース間電圧をスレッシュホールド電圧として、高濃度ｎ型の電界効果トランジスタＭ１，Ｍ３，Ｍ５のスレッシュホールド電圧は０.２Ｖ、低濃度ｎ型の電界効果トランジスタＭ４とＭ６のスレッシュホールド電圧は０.３Ｖ、ドレイン電流を１桁変えるのに必要なゲート−ソース間電圧の変位幅であるＳ値を１００ｍＶとすると、ゲートとソースを結線した電界効果トランジスタＭ１のドレイン電流は１０ｎＡ、ゲートとソースを結線した電界効果トランジスタＭ４とＭ６のドレイン電流は１ｎＡとなる。
【０１５８】
このようにチャネルドープなしの同一基板濃度のペア電界効果トランジスタを用いることにより、ペア特性の向上と低消費電流化が実現できる。
【０１５９】
【発明の効果】
本発明によれば、８０℃以上の高温でも安定動作し、強反転でも使用可能な電界効果トランジスタを用いた電圧発生回路を実現することが可能となる。さらに詳しくは、請求項１〜５に記載の発明では、８０℃以上の高温でも安定動作し、弱反転だけではなく強反転でも使用可能な電界効果トランジスタを用いた各種の回路構成を有する電圧発生回路が実現でき、請求項６〜８に記載の発明では、抵抗により不純物濃度を調整することが可能な電圧発生回路を実現でき、請求項９に記載の発明では、作成後にその抵抗値を調整することにより濃度の調整が可能となり、また請求項１０に記載の発明では、異なる導電型の電界効果トランジスタで電圧発生回路を構成することができる。
【０１６０】
又、本願発明によれば、微少電流バイアス回路や導伝係数の温度特性を補正するための電流バイアス回路を用いずに、所望の温度特性の電圧源回路を実現することが可能となる。特に、各請求項１２〜２４記載した如き様々な回路構成を採用することが可能となるため適用範囲を大幅に拡大することができる。
【図面の簡単な説明】
【図１】従来の回路構成例を示す図である（その１）。
【図２】従来の回路構成例を示す図である（その２）。
【図３】従来の回路構成例を示す図である（その３）。
【図４】ＭＯＳトランジスタののバンド図である。
【図５】ペアトランジスタのポリシリコンゲートのリン濃度Ng1、Ng2の変動とVTATの変動の関連を説明するための図である。
【図６】本発明の第１実施例の基本回路構成を示す図である。
【図７】本発明の第２実施例の基本回路構成を示す図である。
【図８】本発明の第３実施例の基本回路構成を示す図である。
【図９】本発明の第３実施例の第１変形例の基本回路構成を示す図である。
【図１０】本発明の第３実施例の第２変形例の基本回路構成を示す図である。
【図１１】本発明の第３実施例の第３変形例の基本回路構成を示す図である。
【図１２】本発明の第４実施例の基本回路構成を示す図（Ａ）及びその変形例の基本回路構成を示す図（Ｂ）である。
【図１３】本発明の第４実施例の第１変形例の基本回路構成を示す図（Ａ）及びその更なる変形例の基本回路構成を示す図（Ｂ）である。
【図１４】本発明の第４実施例の第２変形例の基本回路構成を示す図（Ａ）及びその更なる変形例の基本回路構成を示す図（Ｂ）である。
【図１５】本発明の第４実施例の第３変形例の基本回路構成を示す図である。
【図１６】本発明の第５実施例の基本回路構成を示す図である。
【図１７】ゲートの不純物と濃度とスレッシュホールド電圧の関係を示す図である。
【図１８】本発明の第６実施例の基本回路構成を示す図である。
【図１９】本発明の第７実施例の基本回路構成を示す図である。
【図２０】本発明の第８実施例の基本回路構成を示す図である。
【図２１】本発明の第９実施例の基本回路構成を示す図である。
【図２２】本発明の第１０実施例の基本回路構成を示す図である。
【図２３】本発明の第１１実施例の基本回路構成を示す図である。
【図２４】本発明の第１２実施例の基本回路構成を示す図である。
【図２５】本発明の第１３実施例の基本回路構成を示す図である。
【図２６】本発明の第１４実施例の基本回路構成を示す図である。
【図２７】本発明の第１５実施例の基本回路構成を示す図である。
【図２８】本発明の第１６実施例の基本回路構成を示す図である。
【図２９】ダングリングボンドをターミネートする場合の効果を説明するための、半導体の不純物濃度とその比抵抗との関係を示す図である。
【図３０】抵抗トリミング手段の構成例を示す図である。
【符号の説明】
Ｍ１：低濃度(Ng1）のｎ型ポリシリコンのゲートを持つＭＯＳトランジスタ
Ｍ２：高濃度(Ng2）のｎ型ポリシリコンのゲートを持つＭＯＳトランジスタ
Ｍ３〜Ｍ７，Ｔ１，Ｔ２，Ｔａ，Ｔｂ：ＭＯＳトランジスタ
Ｒ，Ｒ１〜Ｒ４：抵抗
Ａ１：差動アンプ
Claims (24)
- ゲートの不純物濃度のみが異なる一の導電型シリコンのゲートを有する第１及び第２の電界効果トランジスタを用いた電圧発生回路であって、
電源と接地との間に、不純物濃度が一の濃度の前記一の導電型シリコンをゲートに有する第１の電界効果トランジスタと、不純物濃度が前記一の濃度より高濃度の前記一の導電型シリコンをゲートに有する第２の電界効果トランジスタとよりなり、
前記第１及び第２の電界効果トランジスタはそのゲート同士が接続され、
前記第１の電界効果トランジスタのドレインとゲートとが接続され、
前記第１及び第２の電界効果トランジスタの導電係数が同一とされ、
前記第１及び第２の電界効果トランジスタのドレイン−ソース間電流が互いに等しくされ、
前記第１及び第２の電界効果トランジスタのソース電位の差が出力として取り出される構成とされ、
前記一の導電型シリコンが単結晶シリコンよりなるか、前記一の導電型シリコンのダングリングボンドの所定の割合以上がターミネートされているか或いは前記一の導電型シリコンが多結晶SiXGe1-Xよりなり、
前記所定の割合が９８％とされ、
前記 Si X Ge 1-X の構成比が
0.01 < X < 0.5
の範囲に入っていることを特徴とする電圧発生回路。 - ゲートの不純物濃度のみが異なる一の導電型シリコンのゲートを有する第１及び第２の電界効果トランジスタを用いた電圧発生回路であって、
電源と接地との間に、不純物濃度が一の濃度の前記一の導電型シリコンをゲートに有する第１の電界効果トランジスタと、不純物濃度が前記一の濃度より高濃度の前記一の導電型シリコンをゲートに有する第２の電界効果トランジスタとを直列接続するとともに、
前記第１及び第２の電界効果トランジスタのゲート同士を接続し、
前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタのソース電圧の差を出力するものとされ、
前記一の導電型シリコンが単結晶シリコンよりなるか、前記一の導電型シリコンのダングリングボンドの所定の割合以上がターミネートされているか或いは前記一の導電型シリコンが多結晶SiXGe1-Xよりなり、
前記所定の割合が９８％とされ、
前記 Si X Ge 1-X の構成比が
0.01 < X < 0.5
の範囲に入っていることを特徴とする電圧発生回路。 - ゲートの不純物濃度のみが異なる一の導電型シリコンのゲートを有する第１及び第２の電界効果トランジスタを用いた電圧発生回路であって、
電源と接地との間に、不純物濃度が一の濃度の前記一の導電型シリコンをゲートに有する第１の電界効果トランジスタと、不純物濃度が前記一の濃度より高濃度の前記一の導電型シリコンをゲートに有する第２の電界効果トランジスタとよりなり、
前記第１及び第２の電界効果トランジスタのソース同士が接続され、
前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタのゲート電圧の差を出力するものとされ、
前記一の導電型シリコンが単結晶シリコンよりなるか、前記一の導電型シリコンのダングリングボンドの所定の割合以上がターミネートされているか或いは前記一の導電型シリコンが多結晶SiXGe1-Xよりなり、
前記所定の割合が９８％とされ、
前記 Si X Ge 1-X の構成比が
0.01 < X < 0.5
の範囲に入っていることを特徴とする電圧発生回路。 - 請求項１〜３のうちのいずれか一項に記載の電界効果トランジスタを用いた電圧発生回路において、前記不純物の濃度を１桁以上異ならせたことを特徴とする電界効果トランジスタを用いた電圧発生回路。
- 請求項４記載の電界効果トランジスタを用いた電圧発生回路において、
前記第１の電界効果トランジスタと前記第２の電界効果トランジスタのいずれか一方の電界効果トランジスタのゲート−ソース間電圧を０ボルトにするとともに、他方の電界効果トランジスタのゲート−ソース間電圧を出力することを特徴とする電界効果トランジスタを用いた電圧発生回路。 - ゲートの不純物濃度のみが異なる一の導電型シリコンのゲートを有する第１及び第２の電界効果トランジスタを用いた電圧発生回路であって、
電源と接地との間に、不純物濃度が一の濃度の前記一の導電型シリコンをゲートに有する第１の電界効果トランジスタと、不純物濃度が前記一の濃度より高濃度の前記一の導電型シリコンをゲートに有する第２の電界効果トランジスタとが接続され、
前記第２の電界効果トランジスタが、ゲートとソースが結線されたデプレッション型の高濃度ｎ型のゲートを有するｎ型チャネル電界効果トランジスタであり、
前記第１の電界効果トランジスタが、前記第２の電界効果トランジスタのソースにドレインが接続された低濃度ｎ型のゲートを有するｎ型チャネル電界効果トランジスタであり、
かつ、直列に接続された第３のｎ型チャネル電界効果トランジスタと抵抗からなり、
該第３のｎ型チャネル電界効果トランジスタと抵抗の接続点に前記第１の電界効果トランジスタのゲートを接続して該第１の電界効果トランジスタのゲート電位を与えるソースフォロア回路を有し、
前記接続点から前記第１の電界効果トランジスタのゲート電位を出力とすることを特徴とするものとされ、
前記一の導電型シリコンが単結晶シリコンよりなるか、前記一の導電型シリコンのダングリングボンドの所定の割合以上がターミネートされているか或いは前記一の導電型シリコンが多結晶SiXGe1-Xよりなり、
前記所定の割合が９８％とされ、
前記 Si X Ge 1-X の構成比が
0.01 < X < 0.5
の範囲に入っていることを特徴とする電圧発生回路。 - ゲートの不純物濃度のみが異なる一の導電型シリコンのゲートを有する第１及び第２の電界効果トランジスタを用いた電圧発生回路であって、
電源と接地との間に、不純物濃度が一の濃度の前記一の導電型シリコンをゲートに有する第１の電界効果トランジスタと、不純物濃度が前記一の濃度より高濃度の前記一の導電型シリコンをゲートに有する第２の電界効果トランジスタとが直列に接続され、
前記第２の電界効果トランジスタが、ゲートとソースが結線されたデプレッション型の高濃度ｎ型のゲートを有するｎ型チャネル電界効果トランジスタであり、
前記第１の電界効果トランジスタが、前記第２の電界効果トランジスタのソースにドレインが接続された低濃度ｎ型のゲートを有するｎ型チャネル電界効果トランジスタであり、かつ、
直列に接続された第３のｎ型チャネル電界効果トランジスタと第１の抵抗と第２の抵抗からなり、
該第３のｎ型チャネル電界効果トランジスタと第１の抵抗の接続点に前記第１の電界効果トランジスタのゲートを接続して該第１の電界効果トランジスタのゲート電位を与えるソースフォロア回路を有し、
前記第１の抵抗と第２の抵抗の接続点の電位を出力とするものとされ、
前記一の導電型シリコンが単結晶シリコンよりなるか、前記一の導電型シリコンのダングリングボンドの所定の割合以上がターミネートされているか或いは前記一の導電型シリコンが多結晶SiXGe1-Xよりなり、
前記所定の割合が９８％とされ、
前記 Si X Ge 1-X の構成比が
0.01 < X < 0.5
の範囲に入っていることを特徴とする電圧発生回路。 - ゲートの不純物濃度のみが異なる一の導電型シリコンのゲートを有する第１及び第２の電界効果トランジスタを用いた電圧発生回路であって、
電源と接地との間に、不純物濃度が一の濃度の前記一の導電型シリコンをゲートに有する第１の電界効果トランジスタと、不純物濃度が前記一の濃度より高濃度の前記一の導電型シリコンをゲートに有する第２の電界効果トランジスタとが直列に接続され、
前記第２の電界効果トランジスタが、ゲートとソースが結線されたデプレッション型の高濃度ｎ型のゲートを有するｎ型チャネル電界効果トランジスタであり、
前記第１の電界効果トランジスタが、前記第２の電界効果トランジスタのソースにドレインが接続された低濃度ｎ型のゲートを有するｎ型チャネル電界効果トランジスタであり、かつ、
直列に接続された第３のｎ型チャネル電界効果トランジスタと第１の抵抗と第２の抵抗からなり、
該第１の抵抗と第２の抵抗の接続点に前記第１の電界効果トランジスタのゲートが接続され該第１の電界効果トランジスタのゲート電位を与えるソースフォロア回路を有し、
前記第３のｎ型チャネルＭＯＳトランジスタと第１の抵抗の接続点の電位を出力とするものとされ、
前記一の導電型シリコンが単結晶シリコンよりなるか、前記一の導電型シリコンのダングリングボンドの所定の割合以上がターミネートされているか或いは前記一の導電型シリコンが多結晶SiXGe1-Xよりなり、
前記所定の割合が９８％とされ、
前記 Si X Ge 1-X の構成比が
0.01 < X < 0.5
の範囲に入っていることを特徴とする電圧発生回路。 - 請求項７または８記載の電界効果トランジスタを用いた電圧発生回路において、
製造の際の拡散，成膜工程後に、前記第１の抵抗および前記第２の抵抗の値を調整可能な手段を有することを特徴とする電圧発生回路。 - 請求項６乃至９のいずれかに記載の電界効果トランジスタを用いた電圧発生回路において、前記第１の電界効果トランジスタおよび前記第２の電界効果トランジスタを、ｐ型チャネル電界効果トランジスタにしたことを特徴とする電界効果トランジスタを用いた電圧発生回路。
- 請求項２乃至１０のいずれかに記載の電界効果トランジスタを用いた電圧発生回路において、
前記第１及び第２の電界効果トランジスタのドレイン電流が等しくされたことを特徴とする電圧発生回路。 - 不純物濃度のみが異なる一の導電型シリコンのゲートを有する第１及び第２の電界効果トランジスタから構成される第１の電圧源回路と、
不純物濃度及び導電型のみが異なるゲートを有する第１及び第３の電界効果トランジスタから構成される第２の電圧源回路とを有する基準電圧源回路であって、
電源と接地との間に、不純物濃度が一の濃度の前記一の導電型シリコンをゲートに有する第１の電界効果トランジスタと、不純物濃度が前記一の濃度より低濃度の前記一の導電型シリコンをゲートに有する第２の電界効果トランジスタと、他の導電型シリコンをゲートに有する第３の電界効果トランジスタとが直列に接続されてなり、
前記第１の電界効果トランジスタはゲートとソースとが接続されて定電流源を構成し、
前記第３の電界効果トランジスタはゲートとドレインとが接続され、
前記第１及び第２の電界効果トランジスタに同一の電流が流れるようにバイアスするための手段が設けられ、
前記各ゲートが単結晶シリコンよりなるか、多結晶シリコンよりなりそのダングリングボンドの所定の割合以上がターミネートされているか或いは多結晶SiXGe1-Xよりなることにより、前記第１の電圧源回路が正の温度係数を有し、前記第２の電圧源回路が負の温度係数を有してなり、
前記所定の割合が９８％とされ、
前記 Si X Ge 1-X の構成比が
0.01 < X < 0.5
の範囲に入っていることを特徴とする基準電圧源回路。 - 請求項１２記載の基準電圧源回路において、
前記第１の電界効果トランジスタはｎ型のゲートのデプレッション型電界効果トランジスタとされ、
前記第２の電界効果トランジスタはｎ型のゲートを持つｎ型チャネルの電界効果トランジスタとされ、
前記第３の電界効果トランジスタはｐ型のゲートのエンハンスメント型でｎ型チャネルの電界効果トランジスタとされ、
前記前記第１及び第２の電界効果トランジスタに同一の電流が流れるようにバイアスするための手段は前記第２の電界効果トランジスタのゲート電位を与えるソースフォロア回路とされ、
前記第２の電界効果トランジスタのゲート電圧を基準電圧出力点とすることを特徴とする電界効果トランジスタを用いた基準電圧源回路。 - 不純物濃度のみが異なる一の導電型シリコンのゲートを有する第２及び第３の電界効果トランジスタから構成される第１の電圧源回路と、
不純物濃度及び導電型のみが異なるゲートを有する第１及び第３の電界効果トランジスタから構成される第２の電圧源回路とを有する基準電圧源回路であって、
電源と接地との間に、前記一の導電型シリコンをゲートに有する第１の電界効果トランジスタと、不純物濃度が一の濃度の他の導電型シリコンをゲートに有する第２の電界効果トランジスタと、前記一の濃度より高い不純物濃度の前記他の導電型シリコンをゲートに有する第３の電界効果トランジスタとが直列に接続されてなり、
前記第１の電界効果トランジスタはゲートとドレインとが接続され、
前記第３の電界効果トランジスタはゲートとソースとが接続されて定電流源を構成し、
前記第２及び第３の電界効果トランジスタに同一の電流が流れるようにバイアスするための手段が設けられ、
前記各ゲートが単結晶シリコンよりなるか、多結晶シリコンよりなりそのダングリングボンドの所定の割合以上がターミネートされているか或いは多結晶SiXGe1-Xよりなることにより、前記第１の電圧源回路が正の温度係数を有し、前記第２の電圧源回路が負の温度係数を有してなり、
前記所定の割合が９８％とされ、
前記 Si X Ge 1-X の構成比が
0.01 < X < 0.5
の範囲に入っていることを特徴とする基準電圧源回路。 - 請求項１４記載の電界効果トランジスタを用いた基準電圧源回路において、
前記第１の電界効果トランジスタはｎ型のゲートのエンハンスメント型でｐ型チャネルの電界効果トランジスタとされ、
前記第２の電界効果トランジスタはｐ型のゲートをもつｐ型チャネルの電界効果トランジスタとされ、
前記第３の電界効果トランジスタはｐ型のゲートのデプレッション型でｐ型チャネルの第３の電界効果トランジスタとされ、
前記第２及び第３の電界効果トランジスタに同一の電流が流れるようにバイアスするための手段は前記前記第２の電界効果トランジスタのゲート電位を与えるソースフォロア回路とされ、
前記第２の電界効果トランジスタのゲート電圧を基準電圧出力点とすることを特徴とする電界効果トランジスタを用いた基準電圧源回路。 - 不純物濃度のみが異なる一の導電型シリコンのゲートを有する第３及び第４の電界効果トランジスタから構成される第１の電圧源回路と、
不純物濃度及び導電型のみが異なるゲートを有する第１及び第２の電界効果トランジスタから構成される第２の電圧源回路とを有する基準電圧源回路であって、
電源と接地との間に、前記一の導電型シリコンをゲートに有する第１の電界効果トランジスタと、前記他の導電型シリコンをゲートに有する第２の電界効果トランジスタとが直列に接続されてなり、
前記第１の電界効果トランジスタはゲートとソースとが接続されて定電流源を構成し、
前記各ゲートが単結晶シリコンよりなるか、多結晶シリコンよりなりそのダングリングボンドの所定の割合以上がターミネートされているか或いは多結晶SiXGe1-Xよりなることにより、前記第１の電圧源回路が正の温度係数を有し、前記第２の電圧源回路が負の温度係数を有してなり、
前記所定の割合が９８％とされ、
前記 Si X Ge 1-X の構成比が
0.01 < X < 0.5
の範囲に入っており、
前記第１の電界効果トランジスタはｎ型のゲートのデプレッション型でｎ型チャネルの電界効果トランジスタとされ、
前記第２の電界効果トランジスタはｐ型のゲートのｎ型チャネルの電界効果トランジスタとされ、
該第２の電界効果トランジスタのゲート電位を与え前記第１及び第２の電界効果トランジスタの電流を等しくするためのソースフォロア回路を設け、
前記第２の電界効果トランジスタのゲート−ソース間電圧が、前記第２の電圧源回路の出力としての負の温度係数を有する電圧を供給し、
前記第３の電界効果トランジスタは、該ソースフォロア回路によりそのゲート電位が与えられる高濃度ｎ型のゲートのｎ型チャネルの電界効果トランジスタとされ、
前記第４の電界効果トランジスタは、低濃度ｎ型のゲートのｎ型チャネルの電界効果トランジスタとされ、
前記第３及び第４の電界効果トランジスタを入力トランジスタとした差動アンプが構成され、
前記第３及び第４の電界効果トランジスタに同一の電流が流れるようにカレントミラー回路が設けられ、
前記第３及び第４の電界効果トランジスタのゲート間電圧が、前記第１の電圧源回路の出力としての正の温度係数を有する電圧を供給し、
前記第４の電界効果トランジスタのゲート電位を基準電圧出力点とすることを特徴とする電界効果トランジスタを用いた基準電圧源回路。 - 不純物濃度のみが異なる一の導電型シリコンのゲートを有する第３及び第４の電界効果トランジスタから構成される第１の電圧源回路と、
不純物濃度及び導電型のみが異なるゲートを有する第１及び第２の電界効果トランジスタから構成される第２の電圧源回路とを有する基準電圧源回路であって、
電源と接地との間に、前記一の導電型シリコンをゲートに有する第１の電界効果トランジスタと、前記他の導電型シリコンをゲートに有する第２の電界効果トランジスタとが直列に接続されてなり、
前記第２の電界効果トランジスタはゲートとソースとが接続されて定電流源を構成し、
前記各ゲートが単結晶シリコンよりなるか、多結晶シリコンよりなりそのダングリングボンドの所定の割合以上がターミネートされているか或いは多結晶SiXGe1-Xよりなることにより、前記第１の電圧源回路が正の温度係数を有し、前記第２の電圧源回路が負の温度係数を有してなり、
前記所定の割合が９８％とされ、
前記 Si X Ge 1-X の構成比が
0.01 < X < 0.5
の範囲に入っており、
前記第１の電界効果トランジスタはｎ型のゲートのｐ型チャネルの電界効果トランジスタとされ、
前記第２の電界効果トランジスタはｐ型のゲートのデプレッション型でゲートとソースを結線したｐ型チャネルの電界効果トランジスタとされ、
前記第２の電界効果トランジスタのゲート電位を与え前記第１及び第２の電界効果トランジスタの電流を等しくするためのソースフォロア回路を設け、
前記第１の電界効果トランジスタのゲート−ソース間電圧が、前記第２の電圧源回路の出力としての負の温度係数を有する電圧を供給し、
前記第３の電界効果トランジスタは、該ソースフォロア回路によりそのゲート電位が与えられる高濃度ｎ型のゲートのｎ型チャネルの電界効果トランジスタとされ、
前記第４の電界効果トランジスタは低濃度ｎ型のゲートのｎ型チャネルの電界効果トランジスタとされ、
前記第３及び第４の電界効果トランジスタを入力トランジスタとした差動アンプが構成され、
前記第３及び第４の電界効果トランジスタに同一の電流が流れるようにカレントミラー回路が設けられ、
前記第３及び第４の電界効果トランジスタのゲート間電圧が、前記第１の電圧源回路の出力としての正の温度係数を有する電圧を供給し、
前記第４の電界効果トランジスタのゲート電位を基準電圧出力点とすることを特徴とする電界効果トランジスタを用いた基準電圧源回路。 - 不純物濃度のみが異なる一の導電型シリコンのゲートを有する第３及び第４の電界効果トランジスタから構成される第１の電圧源回路と、
不純物濃度及び導電型のみが異なるゲートを有する第１及び第２の電界効果トランジスタから構成される第２の電圧源回路とを有する基準電圧源回路であって、
電源と接地との間に、前記一の導電型シリコンをゲートに有する第１の電界効果トランジスタと、前記他の導電型シリコンをゲートに有する第２の電界効果トランジスタとが直列に接続されてなり、
前記第１の電界効果トランジスタはゲートとソースとが接続されて定電流源を構成し、
前記各ゲートが単結晶シリコンよりなるか、多結晶シリコンよりなりそのダングリングボンドの所定の割合以上がターミネートされているか或いは多結晶SiXGe1-Xよりなることにより、前記第１の電圧源回路が正の温度係数を有し、前記第２の電圧源回路が負の温度係数を有してなり、
前記所定の割合が９８％とされ、
前記 Si X Ge 1-X の構成比が
0.01 < X < 0.5
の範囲に入っており、
前記第１の電界効果トランジスタはｎ型のゲートのデプレッション型でゲートとソースを結線したｎ型チャネルの電界効果トランジスタとされ、
前記第２の電界効果トランジスタはｐ型のゲートのｎ型チャネルの電界効果トランジスタとされ、
該第２の電界効果トランジスタのゲート電位を与え前記第１及び第２の電界効果トランジスタの電流を等しくするためのソースフォロア回路を設け、
前記第２の電界効果トランジスタのゲート−ソース間電圧が、前記第２の電圧源回路の出力としての負の温度係数を有する電圧を供給し、
前記第３の電界効果トランジスタは、該ソースフォロア回路によりそのゲート電位が与えられる高濃度ｎ型のゲートのｎ型チャネルの電界効果トランジスタとされ、
前記第４の電界効果トランジスタは低濃度ｎ型のゲートのデプレッション型でゲートとソースをＧＮＤ電位としたｎ型チャネルの電界効果トランジスタとされ、
前記第３及び第４の電界効果トランジスタを直列に接続し、
前記第３の電界効果トランジスタのゲート−ソース間電圧が、前記第１の電圧源回路の出力としての正の温度係数を有する電圧を供給し、
前記第３の電界効果トランジスタと前記第４の電界効果トランジスタの接続点を基準電圧出力点とすることを特徴とする電界効果トランジスタを用いた基準電圧源回路。 - 不純物濃度のみが異なる一の導電型シリコンのゲートを有する第３及び第４の電界効果トランジスタから構成される第１の電圧源回路と、
不純物濃度及び導電型のみが異なるゲートを有する第１及び第２の電界効果トランジスタから構成される第２の電圧源回路とを有する基準電圧源回路であって、
電源と接地との間に、前記一の導電型シリコンをゲートに有する第１の電界効果トランジスタと、前記他の導電型シリコンをゲートに有する第２の電界効果トランジスタとが直列に接続されてなり、
前記第２の電界効果トランジスタはゲートとソースとが接続されて定電流源を構成し、
前記各ゲートが単結晶シリコンよりなるか、多結晶シリコンよりなりそのダングリングボンドの所定の割合以上がターミネートされているか或いは多結晶SiXGe1-Xよりなることにより、前記第１の電圧源回路が正の温度係数を有し、前記第２の電圧源回路が負の温度係数を有してなり、
前記所定の割合が９８％とされ、
前記 Si X Ge 1-X の構成比が
0.01 < X < 0.5
の範囲に入っており、
前記第１の電界効果トランジスタはｎ型のゲートのｐ型チャネルの電界効果トランジスタとされ、
前記第２の電界効果トランジスタはｐ型のゲートのデプレッション型でゲートとソースを結線したｐ型チャネルの電界効果トランジスタとされ、
前記第１の電界効果トランジスタのゲート電位を与え前記第１及び第２の電界効果トランジスタの電流を等しくするためのソースフォロア回路を設け、
前記第１の電界効果トランジスタのゲート−ソース間電圧が、前記第２の電圧源回路の出力としての負の温度係数を有する電圧を供給し、
前記第３の電界効果トランジスタは該ソースフォロア回路によりゲート電圧が与えられる低濃度ｎ型のゲートのｐ型チャネルの電界効果トランジスタとされ、
前記第４の電界効果トランジスタは高濃度ｎ型のゲートのゲートとドレインを結線したｐ型チャネルの電界効果トランジスタとされ、
前記第３及び第４の電界効果トランジスタを直列に接続し、
前記第４の電界効果トランジスタのゲート−ソース間電圧が、前記第１の電圧源回路の出力としての正の温度係数を有する電圧を供給し、
前記第３の電界効果トランジスタと前記第４の電界効果トランジスタの接続点を基準電圧出力点とすることを特徴とする電界効果トランジスタを用いた基準電圧源回路。 - 不純物濃度のみが異なる一の導電型シリコンのゲートを有する第３及び第４の電界効果トランジスタから構成される第１の電圧源回路と、
不純物濃度及び導電型のみが異なるゲートを有する第１及び第２の電界効果トランジスタから構成される第２の電圧源回路とを有する基準電圧源回路であって、
電源と接地との間に、前記一の導電型シリコンをゲートに有する第１の電界効果トランジスタと、前記他の導電型シリコンをゲートに有する第２の電界効果トランジスタとが直列に接続されてなり、
前記第１の電界効果トランジスタはゲートとソースとが接続されて定電流源を構成し、
前記各ゲートが単結晶シリコンよりなるか、多結晶シリコンよりなりそのダングリングボンドの所定の割合以上がターミネートされているか或いは多結晶SiXGe1-Xよりなることにより、前記第１の電圧源回路が正の温度係数を有し、前記第２の電圧源回路が負の温度係数を有してなり、
前記所定の割合が９８％とされ、
前記 Si X Ge 1-X の構成比が
0.01 < X < 0.5
の範囲に入っており、
前記第１の電界効果トランジスタはｎ型のゲートのデプレッション型でｎ型チャネルの電界効果トランジスタとされ、
前記第２の電界効果トランジスタはｐ型のゲートのｎ型チャネルの電界効果トランジスタとされ、
前記第２の電界効果トランジスタのゲート電位を与え前記第１及び第２の電界効果トランジスタの電流を等しくするためのソースフォロア回路を設け、
前記第２の電界効果トランジスタのゲート−ソース間電圧が、前記第２の電圧源回路の出力としての負の温度係数を有する電圧を供給し、
かつ、
前記第３の電界効果トランジスタは高濃度ｐ型のゲートのデプレッション型でゲートとソースを結線したｐ型チャネルの電界効果トランジスタとされ、
前記第４の電界効果トランジスタは前記ソースフォロア回路によりゲート電圧が与えられる低濃度ｐ型のゲートのｐ型チャネルの電界効果トランジスタとされ、
前記第３及び第４の電界効果トランジスタを直列に接続し、
前記第４の電界効果トランジスタのゲート−ソース間電圧が、前記第１の電圧源回路の出力としての正の温度係数を有する電圧を供給し、
前記第３の電界効果トランジスタと前記第４の電界効果トランジスタの接続点を基準電圧出力点とすることを特徴とする電界効果トランジスタを用いた基準電圧源回路。 - 不純物濃度のみが異なる一の導電型シリコンのゲートを有する第３及び第４の電界効果トランジスタから構成される第１の電圧源回路と、
不純物濃度及び導電型のみが異なるゲートを有する第１及び第２の電界効果トランジスタから構成される第２の電圧源回路とを有する基準電圧源回路であって、
電源と接地との間に、前記一の導電型シリコンをゲートに有する第１の電界効果トランジスタと、前記他の導電型シリコンをゲートに有する第２の電界効果トランジスタとが直列に接続されてなり、
前記第２の電界効果トランジスタはゲートとソースとが接続されて定電流源を構成し、
前記各ゲートが単結晶シリコンよりなるか、多結晶シリコンよりなりそのダングリングボンドの所定の割合以上がターミネートされているか或いは多結晶SiXGe1-Xよりなることにより、前記第１の電圧源回路が正の温度係数を有し、前記第２の電圧源回路が負の温度係数を有してなり、
前記所定の割合が９８％とされ、
前記 Si X Ge 1-X の構成比が
0.01 < X < 0.5
の範囲に入っており、
前記第１の電界効果トランジスタはｎ型のゲートのｐ型チャネルの電界効果トランジスタとされ、
前記第２の電界効果トランジスタはｐ型のゲートのデプレッション型でｐ型チャネルの電界効果トランジスタとされ、
前記第１の電界効果トランジスタのゲート電位を与え前記第１及び第２の電界効果トランジスタの電流を等しくするためのソースフォロア回路を設け、
前記第１の電界効果トランジスタのゲート−ソース間電圧が、前記第２の電圧源回路の出力としての負の温度係数を有する電圧を供給し、
前記第３の電界効果トランジスタは該ソースフォロア回路によりゲート電圧が与えられる高濃度ｎ型のゲートのデプレッション型のｎ型チャネルの電界効果トランジスタとされ、
前記第４の電界効果トランジスタは低濃度ｎ型のゲートでゲートとソースを結線したｎ型チャネルの電界効果トランジスタとされ、
前記第３及び第４の電界効果トランジスタを直列に接続し、
前記第３の電界効果トランジスタのゲート−ソース間電圧が、前記第１の電圧源回路の出力としての正の温度係数を有する電圧を供給し、
前記第３の電界効果トランジスタと前記第４の電界効果トランジスタの接続点を基準電圧出力点とすることを特徴とする電界効果トランジスタを用いた基準電圧源回路。 - 不純物濃度のみが異なる一の導電型シリコンのゲートを有する第３及び第４の電界効果トランジスタから構成される一の第１の電圧源回路と、不純物濃度のみが異なる一の導電型シリコンのゲートを有する第５及び第６の電界効果トランジスタから構成される他の第１の電圧源回路と、
不純物濃度及び導電型のみが異なるゲートを有する第１及び第２の電界効果トランジスタから構成される第２の電圧源回路とを有する基準電圧源回路であって、
電源と接地との間に、前記一の導電型シリコンをゲートに有する第１の電界効果トランジスタと、前記他の導電型シリコンをゲートに有する第２の電界効果トランジスタとが直列に接続されてなり、
前記各ゲートが単結晶シリコンよりなるか、多結晶シリコンよりなりそのダングリングボンドの所定の割合以上がターミネートされているか或いは多結晶SiXGe1-Xよりなることにより、前記第１の電圧源回路が正の温度係数を有し、前記第２の電圧源回路が負の温度係数を有してなり、
前記所定の割合が９８％とされ、
前記 Si X Ge 1-X の構成比が
0.01 < X < 0.5
の範囲に入っており、
前記第２の電圧源回路が、ｎ型のゲートのデプレッション型でゲートとソースを結線したｎ型チャネルの第１の電界効果トランジスタと、ｐ型のゲートのエンハンスメント型でゲートとドレインを結線したｎ型チャネルの第２の電界効果トランジスタの直列接続構成からなり、
前記一の第１の電圧源回路が、前記第２の電界効果トランジスタのドレイン電圧によりゲート電位が与えられる高濃度ｎ型のゲートのｎ型チャネルの第３の電界効果トランジスタと、低濃度ｎ型のゲートのデプレッション型でゲートとソースをＧＮＤ電位としたｎ型チャネルの第４の電界効果トランジスタの直列接続構成と、
前記他の第１の電圧源回路が、前記第３の電界効果トランジスタと第４の電界効果トランジスタの接続点の電圧によりゲート電位が与えられる高濃度ｎ型のゲートのｎ型チャネルの第５の電界効果トランジスタと、低濃度ｎ型のゲートのデプレッション型でゲートとソースをＧＮＤ電位としたｎ型チャネルの第６の電界効果トランジスタの直列接続構成からなり、
前記第２の電界効果トランジスタのゲート−ソース間電圧が、前記第２の電圧源回路の出力としての負の温度係数を有する電圧を供給し、
前記第３の電界効果トランジスタのゲート−ソース間電圧が、前記一の第１の電圧源回路の出力としての正の温度係数を有する電圧を供給し、
前記第５の電界効果トランジスタのゲート−ソース間電圧が、前記他の第１の電圧源回路の出力としての正の温度係数を有する電圧を供給し、
前記第５の電界効果トランジスタと前記第６の電界効果トランジスタの接続点を基準電圧出力点とすることを特徴とする電界効果トランジスタを用いた基準電圧源回路。 - 不純物濃度のみが異なる一の導電型シリコンのゲートを有する第４及び第５の電界効果トランジスタから構成される一の第１の電圧源回路と、不純物濃度のみが異なる一の導電型シリコンのゲートを有する第６及び第７の電界効果トランジスタから構成される他の第１の電圧源回路と、
不純物濃度及び導電型のみが異なるゲートを有する第１、第２及び第３の電界効果トランジスタから構成される第２の電圧源回路とを有する基準電圧源回路であって、
電源と接地との間に、前記一の導電型シリコンをゲートに有する第１の電界効果トランジスタと、前記他の導電型シリコンをゲートに有する第２及び第３の電界効果トランジスタとが直列に接続されてなり、
前記各ゲートが単結晶シリコンよりなるか、多結晶シリコンよりなりそのダングリングボンドの所定の割合以上がターミネートされているか或いは多結晶SiXGe1-Xよりなることにより、前記第１の電圧源回路が正の温度係数を有し、前記第２の電圧源回路が負の温度係数を有してなり、
前記所定の割合が９８％とされ、
前記 Si X Ge 1-X の構成比が
0.01 < X < 0.5
の範囲に入っており、
前記第２の電圧源回路が、ｎ型のゲートのデプレッション型でゲートとソースを結線したｎ型チャネルの第１の電界効果トランジスタと、ｐ型のゲートのエンハンスメント型でゲートとドレインを結線したｎ型チャネルの第２および第３の電界効果トランジスタの直列接続構成からなり、
前記一の第１の電圧源回路が、前記第２の電界効果トランジスタのドレイン電圧によりゲート電位が与えられる高濃度ｎ型のゲートのｎ型チャネルの第４の電界効果トランジスタと、低濃度ｎ型のゲートのデプレッション型でゲートとソースをＧＮＤ電位としたｎ型チャネルの第５の電界効果トランジスタの直列接続構成と、
前記他の第１の電圧源回路が、前記第４の電界効果トランジスタと第５の電界効果トランジスタの接続点の電圧によりゲート電位が与えられる高濃度ｎ型のゲートのｎ型チャネルの第６の電界効果トランジスタと、低濃度ｎ型のゲートのデプレッション型でゲートとソースをＧＮＤ電位としたｎ型チャネルの第７の電界効果トランジスタの直列接続構成からなり、
前記第２及び第３の電界効果トランジスタのゲート−ソース間電圧が、前記第２の電圧源回路の出力としての負の温度係数を有する電圧を供給し、
前記第４の電界効果トランジスタのゲート−ソース間電圧が、前記一の第１の電圧源回路の出力としての正の温度係数を有する電圧を供給し、
前記第６の電界効果トランジスタのゲート−ソース間電圧が、前記他の第１の電圧源回路の出力としての正の温度係数を有する電圧を供給し、
前記第６の電界効果トランジスタと前記第７の電界効果トランジスタの接続点を基準電圧出力点とすることを特徴とする電界効果トランジスタを用いた基準電圧源回路。 - 不純物濃度のみが異なる一の導電型シリコンのゲートを有する第３及び第４の電界効果トランジスタから構成される一の第１の電圧源回路と、不純物濃度のみが異なる一の導電型シリコンのゲートを有する第５及び第６の電界効果トランジスタから構成される他の第１の電圧源回路と、
不純物濃度及び導電型のみが異なるゲートを有する第１及び２の電界効果トランジスタから構成される第２の電圧源回路とを有する基準電圧源回路であって、
電源と接地との間に、前記一の導電型シリコンをゲートに有する第１の電界効果トランジスタと、前記他の導電型シリコンをゲートに有する第２の電界効果トランジスタとが直列に接続されてなり、
前記各ゲートが単結晶シリコンよりなるか、多結晶シリコンよりなりそのダングリングボンドの所定の割合以上がターミネートされているか或いは多結晶SiXGe1-Xよりなることにより、前記第１の電圧源回路が正の温度係数を有し、前記第２の電圧源回路が負の温度係数を有してなり、
前記所定の割合が９８％とされ、
前記 Si X Ge 1-X の構成比が
0.01 < X < 0.5
の範囲に入っており、
前記第２の電圧源回路が、ｎ型のゲートのエンハンスメント型でゲートとソースを結線して弱反転もしくは遷移領域で動作する定電流源を構成するｎ型チャネルの第１の電界効果トランジスタと、ｐ型のゲートのエンハンスメント型でゲートとドレインを結線したｎ型チャネルの第２の電界効果トランジスタの直列接続構成からなり、
前記一の第１の電圧源回路が、前記第２の電界効果トランジスタのドレイン電圧によりゲート電位が与えられる高濃度ｎ型のゲートのｎ型チャネルの第３の電界効果トランジスタと、低濃度ｎ型のゲートのエンハンスメント型でゲートとソースＧＮＤ電位として弱反転もしくは遷移領域で動作する定電流源を構成するｎ型チャネルの第４の電界効果トランジスタの直列接続構成と、
前記他の第１の電圧源回路は前記第３の電界効果トランジスタと第４の電界効果トランジスタの接続点の電圧によりゲート電位が与えられる高濃度ｎ型のゲートのｎ型チャネルの第５の電界効果トランジスタと、低濃度ｎ型のゲートのエンハンスメント型でゲートとソースをＧＮＤ電位として弱反転もしくは遷移領域で動作する定電流源を構成するｎ型チャネルの第６の電界効果トランジスタの直列接続構成からなり、
前記第２の電界効果トランジスタのゲート−ソース間電圧が、前記第２の電圧源回路の出力としての負の温度係数を有する電圧を供給し、
前記第３の電界効果トランジスタのゲート−ソース間電圧が、前記一の第１の電圧源回路の出力としての正の温度係数を有する電圧を供給し、
前記第５の電界効果トランジスタのゲート−ソース間電圧が、前記他の第１の電圧源回路の出力としての正の温度係数を有する電圧を供給し、
前記第５の電界効果トランジスタと前記第６の電界効果トランジスタの接続点を基準電圧出力点とすることを特徴とする電界効果トランジスタを用いた基準電圧源回路。
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