JP2005191821A - コンパレータ回路及び電源回路 - Google Patents

Abstract

【課題】 高い精度で電源の電圧の低下を検出できるコンパレータ回路及び電源回路を提供する。
【解決手段】 コンパレータ回路１０は、第１及び第２の電源線の間に、カレントミラー回路ＣＭ１、差動対２０、第１の電流源ＣＳ１を含む。差動対２０は、入力信号Ｖｉｎがそのゲート電極に供給されるエンハンスメント型のｎ型の第１のＭＯＳトランジスタＭ１と、そのソースが第１のＭＯＳトランジスタＭ１のソースに接続されその閾値電圧が第１のＭＯＳトランジスタＭ１の閾値電圧より小さいデプレッション型のｎ型の第２のＭＯＳトランジスタＭ２とを含む。第１のＭＯＳトランジスタＭ１のゲート電極がｐ型の不純物を含んだ多結晶シリコンで形成され、第２のＭＯＳトランジスタＭ２のゲート電極がｎ型の不純物を含んだ多結晶シリコンで形成されると共に、第１の電源線に接続され、第２のＭＯＳトランジスタＭ２のドレイン電圧に基づいて出力信号Ｖｏｕｔを出力する。
【選択図】 図１

Description

本発明は、コンパレータ回路及びこれを用いた電源回路に関する。

例えば液晶表示（Liquid Crystal Display：ＬＣＤ）パネルを搭載する携帯電話機等の電子機器の中には、着脱可能なバッテリを電源として動作するものがある。このバッテリを取り外した際に昇圧用のコンデンサに電荷が残っていると、一瞬、表示異常になる（一瞬表示がパッとつく。瞬時点灯）場合があるため、電子機器の電源オフ時には、所定のシーケンスに従って液晶への印加電圧が制御される表示オフ動作が行われる。

このため、電源オン状態で電子機器が通常動作しているときに、ユーザ等が突然バッテリを取り外した場合にも、表示オフ動作を行う必要がある。この場合、電子機器では電源の電圧レベルを監視し、バッテリが取り外されたと判断された場合には、電源の電圧レベルの監視結果をトリガとして表示オフ動作を行う。
特開２０００−３４９６０９号公報

しかしながら、電源の電圧レベルを監視する場合、バッテリが取り外されたと判断するための閾値の精度が重要となる。この閾値が高く、電源オン時の電源の電圧に近い場合、ノイズ等に起因して表示オフ動作を開始してしまう。一方、この閾値が低すぎると、バッテリが取り外されたと判断するタイミングが遅れてしまい、表示オフ動作が完了できなくなる。

このように、電源の電圧レベルを監視する場合、バッテリが取り外されたと判断するための閾値の精度が高いことが望ましい。

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、高い精度で電源の電圧の低下を検出できるコンパレータ回路及び電源回路を提供することにある。

上記課題を解決するために本発明は、入力信号がそのゲート電極に供給されるエンハンスメント型のｎ型の第１のＭＯＳ（Metal Oxide Semiconductor）トランジスタと、そのソースが該第１のＭＯＳトランジスタのソースに接続されその閾値電圧が該第１のＭＯＳトランジスタの閾値電圧より小さいデプレッション型のｎ型の第２のＭＯＳトランジスタとを含んで構成された差動対と、第１の電源電圧が供給される第１の電源線と前記差動対との間に挿入された第１の電流源と、第２の電源電圧が供給される第２の電源線と前記差動対との間に挿入され、前記第１のＭＯＳトランジスタのドレイン電流に対応して前記第２のＭＯＳトランジスタのドレイン電流を発生させるカレントミラー回路とを含み、前記第１のＭＯＳトランジスタのゲート電極が、ｐ型の不純物を含んだ多結晶シリコンで形成され、前記第２のＭＯＳトランジスタのゲート電極が、ｎ型の不純物を含んだ多結晶シリコンで形成されると共に、前記第１の電源線に接続され、前記第２のＭＯＳトランジスタのドレイン電圧に基づいて出力信号を出力するコンパレータ回路に関係する。

また本発明に係るコンパレータ回路では、そのソースに前記第２の電源電圧が供給され、そのゲート電極に前記第２のＭＯＳトランジスタのドレイン電圧が印加されるｐ型の第３のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタのドレインと前記第１の電源線との間に挿入された第２の電流源とを含む出力回路を有し、前記出力信号が、前記第３のＭＯＳトランジスタのドレイン電圧であってもよい。

本発明によれば、第１の電源電圧を基準とした入力信号の電圧が、第１及び第２のＭＯＳトランジスタの閾値電圧の差より大きいか否かを検出し、その検出結果を、出力信号として出力する。そして、入力信号の変化を、第２の電源電圧の変動に関わらず検出できる。しかも、第１及び第２のＭＯＳトランジスタの閾値電圧の差が、製造プロセス技術によって高精度に調整でき、かつ温度依存性が非常に小さいため、入力信号の変化を、簡素な構成で高精度に検出できるようになる。

また本発明は、入力信号がそのゲート電極に供給されるデプレッション型のｐ型の第１のＭＯＳ（Metal Oxide Semiconductor）トランジスタと、そのソースが該第１のＭＯＳトランジスタのソースに接続されその閾値電圧の絶対値が該第１のＭＯＳトランジスタの閾値電圧の絶対値より小さいエンハンスメント型のｐ型の第２のＭＯＳトランジスタとを含んで構成された差動対と、第１の電源電圧が供給される第１の電源線と前記差動対との間に挿入され、前記第１のＭＯＳトランジスタのドレイン電流に対応して前記第２のＭＯＳトランジスタのドレイン電流を発生させるカレントミラー回路と、第２の電源電圧が供給される第２の電源線と前記差動対との間に挿入された第１の電流源とを含み、前記第１のＭＯＳトランジスタのゲート電極が、ｎ型の不純物を含んだ多結晶シリコンで形成され、前記第２のＭＯＳトランジスタのゲート電極が、ｐ型の不純物を含んだ多結晶シリコンで形成されると共に、前記第２の電源線に接続され、前記第２のＭＯＳトランジスタのドレイン電圧に基づいて出力信号を出力するコンパレータ回路に関係する。

また本発明に係るコンパレータ回路では、そのソースに前記第１の電源電圧が供給され、そのゲート電極に前記第２のＭＯＳトランジスタのドレイン電圧が印加されるｎ型の第３のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタのドレインと前記第２の電源線との間に挿入された第２の電流源とを含む出力回路を有し、前記出力信号が、前記第３のＭＯＳトランジスタのドレイン電圧であってもよい。

本発明によれば、第１の電源電圧を基準とした入力信号の電圧が、第１及び第２のＭＯＳトランジスタの閾値電圧の差より大きいか否かを検出し、その検出結果を、出力信号として出力する。そして、入力信号の変化を、第２の電源電圧の変動に関わらず検出できる。しかも、第１及び第２のＭＯＳトランジスタの閾値電圧の差が、製造プロセス技術によって高精度に調整でき、かつ温度依存性が非常に小さいため、入力信号の変化を、簡素な構成で高精度に検出できるようになる。

また本発明に係るコンパレータ回路では、前記入力信号が、前記第１及び第２の電源電圧の電圧差を抵抗回路により分割することで得られた分割電圧であってもよい。

本発明においては、第１及び第２の電源電圧の間の電圧を入力信号として用いる。そして上述のように、入力信号の変化を第２の電源電圧の変動に関わらず検出できるため、第２の電源電圧が低下した場合にも、第２の電源電圧の低下に伴う入力信号の低下を簡素な構成で高精度に検出できる。

また本発明は、上記のいずれか記載のコンパレータ回路と、前記第１及び第２の電源線に接続され、前記コンパレータ回路の出力に基づいてディスチャージ信号を生成するロジック回路と、前記第１及び第２の電源線に接続され、電荷を蓄積するキャパシタを用いたチャージポンプ動作により前記第１及び第２の電源電圧の電圧差を昇圧する昇圧回路とを含み、前記昇圧回路が、ディスチャージ時に前記キャパシタの電荷を前記第１の電源線に放電するためのディスチャージ用スイッチ素子を含み、前記ディスチャージ用スイッチ素子が、前記ディスチャージ信号に基づいてスイッチ制御される電源回路に関係する。

本発明によれば、簡素な構成で高精度に検出した入力信号の変化に基づいて、チャージポンプ動作によって蓄積されたキャパシタの電荷をディスチャージできる。従って、例えばバッテリが取り外されて電源の供給がなくなったときに、キャパシタの電荷を残しておきたくないような場合にもディスチャージ動作が可能な電源回路を提供できる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

図１に、本発明の一実施形態におけるコンパレータ回路の構成の回路図を示す。

コンパレータ回路１０は、接地電源電圧ＶＳＳ（第１の電源電圧）が供給される第１の電源線と、ロジック電源電圧ＶＤＤ（第２の電源電圧）が供給される第２の電源線とに接続される。そしてコンパレータ回路１０は、接地電源電圧ＶＳＳを基準としてロジック電源電圧ＶＤＤの電圧が低下したか否かを検出する。より具体的には、コンパレータ回路１０は、接地電源電圧ＶＳＳを基準とした入力信号Ｖｉｎの電圧が、差動対を構成する２つのＭＯＳ（Metal Oxide Semiconductor）トランジスタの閾値電圧の差より大きいか否かを検出し、その検出結果を、出力信号Ｖｏｕｔとして出力する。

このようなコンパレータ回路１０は、差動対２０と、第１の電流源ＣＳ１と、カレントミラー回路ＣＭ１とを含む。

差動対２０は、ｎ型（第１の導電型）の第１のＭＯＳトランジスタＭ１と、ｎ型の第２のＭＯＳトランジスタＭ２とを有し、第１及び第２のＭＯＳトランジスタＭ１、Ｍ２のソースが互いに接続される。第１のＭＯＳトランジスタＭ１はエンハンスメント型（enhancement mode）であり、入力信号Ｖｉｎがそのゲート電極に印加される。第２のＭＯＳトランジスタＭ２はデプレッション型（depletion mode）であり、その閾値電圧が第１のＭＯＳトランジスタＭ１の閾値電圧より小さく設定されている。

そして第１のＭＯＳトランジスタＭ１のゲート電極が、ｐ型（第２の導電型）の不純物を含んだ多結晶シリコン（ポリシリコン）で形成される。また第２のＭＯＳトランジスタＭ２のゲート電極が、ｎ型の不純物を含んだ多結晶シリコンで形成されると共に、該ゲート電極が第１の電源線に接続される。

第１の電流源ＣＳ１は、第１の電源線と差動対２０との間に挿入される。より具体的には、第１の電流源ＣＳ１の一端は第１の電源線に接続され、他端は差動対２０を構成する第１及び第２のＭＯＳトランジスタＭ１、Ｍ２のソースに接続される。

カレントミラー回路ＣＭ１は、第２の電源線と差動対２０との間に挿入される。より具体的には、カレントミラー回路ＣＭ１の一端は第２の電源線に接続され、他端は差動対２０を構成する第１及び第２のＭＯＳトランジスタＭ１、Ｍ２のドレインに接続される。そしてカレントミラー回路ＣＭ１は、第１のＭＯＳトランジスタＭ１のドレイン電流に応じて第２のＭＯＳトランジスタＭ２のドレイン電流を発生させる。

このようなカレントミラー回路ＣＭ１は、ｐ型の第１及び第２のカレントミラー用ＭＯＳトランジスタＱ１、Ｑ２を含むことができる。第１及び第２のカレントミラー用ＭＯＳトランジスタＱ１、Ｑ２のソースは、それぞれ第２の電源線に接続される。第１のカレントミラー用ＭＯＳトランジスタＱ１のゲート電極及び第２のカレントミラー用ＭＯＳトランジスタＱ２のゲート電極は接続され、第１のカレントミラー用ＭＯＳトランジスタＱ１のゲート電極及びドレインが接続される。第１のカレントミラー用ＭＯＳトランジスタＱ１のドレインは、第１のＭＯＳトランジスタＭ１のドレインに接続される。第２のカレントミラー用ＭＯＳトランジスタＱ２のドレインは、第２のＭＯＳトランジスタＭ２のドレインに接続される。

このような構成のコンパレータ回路１０では、第２のＭＯＳトランジスタＭ２のドレイン電圧に基づいて出力信号Ｖｏｕｔを出力する。

まず、差動対２０を構成する第１及び第２のＭＯＳトランジスタＭ１、Ｍ２について説明する。

図１に示すコンパレータ回路１０を構成する第１のカレントミラー回路ＣＭ１のｐ型の第１及び第２のカレントミラー用ＭＯＳトランジスタＱ１、Ｑ２は、それぞれｐ型のシリコン基板（広義には半導体基板）に形成される。このシリコン基板に、ｎ型のウェル領域を形成し、該ｎ型のウェル領域内にソース領域及びドレイン領域となる２つのｐ^＋拡散層と基板電位を印加するためのｎ^＋拡散層とが設けられる。そして、ｎ型のウェル領域のチャネル領域となる所定の領域の上には、酸化シリコンからなる絶縁膜が形成され、該絶縁膜の上には多結晶シリコンからなるゲート電極が形成される。

また、図１に示すコンパレータ回路１０を構成する第１及び第２のＭＯＳトランジスタＭ１、Ｍ２も同様に、上記のシリコン基板に形成される。即ちシリコン基板に、ソース領域及びドレイン領域となる２つのｎ^＋拡散層と基板電位を印加するためのｐ^＋拡散層とが設けられる。そして、シリコン基板のチャネル領域となる所定の領域の上には、酸化シリコンからなる絶縁膜が形成され、該絶縁膜の上には多結晶シリコンからなるゲート電極が形成される。

第１のＭＯＳトランジスタＭ１のゲート電極は、ｐ型の不純物を含んだ多結晶シリコンで形成され、その極性がｐ型となっている。第２のＭＯＳトランジスタＭ２のゲート電極は、ｎ型の不純物を含んだ多結晶シリコンで形成され、その極性がｎ型となっている。こうすることで、第１及び第２のＭＯＳトランジスタＭ１、Ｍ２の閾値電圧を異ならせることができる。

ｎ型のＭＯＳトランジスタの閾値電圧Ｖｔｈｎは、次の（１）式のように表すことができる。

Ｖｔｈｎ＝２ψ_Ｆ＋（φ_Ｍ−φ_Ｓ）＋Ｑ_ＳＳ／Ｃｏｘ＋Ｑ_Ｂ／Ｃｏｘ ・・・（１）
（１）式において、ψ_Ｆはシリコン基板のフェルミ準位、φ_Ｍはゲート電極の仕事関数、φ_Ｓはシリコン基板の仕事関数、Ｑ_ＳＳはシリコン基板と酸化膜との界面電荷量、Ｑ_Ｂはシリコン基板の表面の電荷量、Ｃｏｘはゲート絶縁膜容量である。

（１）式より明らかなように、ｎ型の第１及び第２のＭＯＳトランジスタＭ１、Ｍ２の物理的な構造（例えば、ソースからドレイン方向のチャネル領域の長さであるチャネル長やその方向と直交する方向のチャネル領域の長さであるチャネル幅）が同一であっても、閾値電圧を異ならせることができる。なぜなら、第１及び第２のＭＯＳトランジスタＭ１、Ｍ２のゲート電極の極性を異ならせることにより、ゲート電極の仕事関数φ_Ｍが変化するからである。

この場合、ゲート電極に注入する不純物濃度を変更することで、ゲート電極の仕事関数φ_Ｍを調整できる。またシリコン基板の不純物濃度を調整することで、シリコン基板の仕事関数φ_Ｓを調整できる。このため、第１のＭＯＳトランジスタＭ１をエンハンスメント型（Ｖｔｈｎ＞０）とし、第２のＭＯＳトランジスタＭ２をデプレッション型（Ｖｔｈｎ＜０）にすることができる。

ゲート電極の仕事関数φ_Ｍは、該ゲート電極の材料により一義的に決定できる。シリコン基板の仕事関数φ_Ｓは、不純物分布が一定ならば一義的に決定できる。従ってゲート電極を多結晶シリコンで形成する場合、ゲート電極への不純物濃度を変えるとゲート電極の仕事関数φ_Ｍが変わる。ゲート電極の極性がｐ型のときのゲート電極の仕事関数φ_Ｍｐと、ゲート電極の極性がｎ型のときのゲート電極の仕事関数φ_Ｍｎとを比較すると、ゲート電極の極性をｐ型とした方が仕事関数が大きくなる。即ち、ゲート電極の仕事関数φ_Ｍｐ、φ_Ｍｎとの間には、次の（２）式の関係が成立する。

φ_Ｍｐ−φ_Ｍｎ＞０ ・・・（２）
ここで、第１のＭＯＳトランジスタＭ１の閾値電圧Ｖｔｈｎ１は、次の（３）式により表すことができる。

Ｖｔｈｎ１＝２ψ_Ｆ＋（φ_Ｍｐ−φ_Ｓ）＋Ｑ_ＳＳ／Ｃｏｘ＋Ｑ_Ｂ／Ｃｏｘ ・・・（３）
また第２のＭＯＳトランジスタＭ２の閾値電圧Ｖｔｈｎ２は、次の（４）式により表すことができる。

Ｖｔｈｎ２＝２ψ_Ｆ＋（φ_Ｍｎ−φ_Ｓ）＋Ｑ_ＳＳ／Ｃｏｘ＋Ｑ_Ｂ／Ｃｏｘ ・・・（４）
（２）〜（４）式により、次の（５）式が成立する。

Ｖｔｈｎ１−Ｖｔｈｎ２＝φ_Ｍｐ−φ_Ｍｎ＞０ ・・・（５）
従って、第１のＭＯＳトランジスタＭ１の閾値電圧Ｖｔｈｎ１は、第２のＭＯＳトランジスタＭ２の閾値電圧Ｖｔｈｎ２より大きい。

ところで、第２のＭＯＳトランジスタＭ２は、デプレッション型であるため、ゲート・ソース間の電圧が０でもドレイン電流が流れる。第２のＭＯＳトランジスタＭ２のゲート・ソース間の電圧をＶｇｓ２、閾値電圧をＶｔｈｎ２、ドレイン・ソース間電圧をＶｄｓ２とすると、Ｖｇｓ２−Ｖｔｈｎ２＞Ｖｄｓ２の関係が成立するようにロジック電源電圧ＶＤＤが与えられる範囲で正常に動作し、いわゆる飽和領域で動作する。

このとき、ｎ型のＭＯＳトランジスタのドレイン電流Ｉｄは、次の（６）式のように表すことができる。

Ｉｄ＝β／２（Ｖｇｓ−Ｖｔｈｎ）^２ ・・・（６）
（６）式において、βは製造プロセスで決まる定数である。Ｖｇｓは、ゲート・ソース間の電圧である。Ｖｔｈｎは、閾値電圧である。

従って、第２のＭＯＳトランジスタＭ２のドレイン電流Ｉ２は、次の（７）式で表わすことができる。

Ｉ２＝β／２（ＶＳＳ−Ｖｓ−Ｖｔｈｎ２）^２ ・・・（７）
（７）式において、Ｖｓは第２のＭＯＳトランジスタＭ２のソースの電圧である。

ここで第１のＭＯＳトランジスタＭ１も飽和領域で動作するものとすると、第１のＭＯＳトランジスタＭ１のドレイン電流Ｉ１は、次の（８）式で表わすことができる。

Ｉ１＝β／２（Ｖｉｎ−Ｖｓ−Ｖｔｈｎ１）^２ ・・・（８）
第１のカレントミラー回路ＣＭ１は、第２のＭＯＳトランジスタＭ２のドレイン電流Ｉ２を、第１のＭＯＳトランジスタＭ１のドレイン電流Ｉ１に対応して発生させる。そして、ゲート・ソース間の電圧が固定された第２のＭＯＳトランジスタＭ２に対して、入力信号Ｖｉｎによりゲート・ソース間の電圧が高くなる第１のＭＯＳトランジスタＭ１が飽和領域で動作する場合、Ｉ１≧Ｉ２が成立する。従って、次の（９）式が成立する。

Ｖｉｎ−ＶＳＳ≧Ｖｔｈｎ１−Ｖｔｈｎ２ ・・・（９）
即ち（９）式は、差動対２０を構成する第１及び第２のＭＯＳトランジスタＭ１、Ｍ２が飽和領域で動作する場合の条件を示している。そして、ロジック電源電圧ＶＤＤが変化しても、入力信号Ｖｉｎと接地電源電圧ＶＳＳとの差と、差動対２０を構成する第１及び第２のＭＯＳトランジスタＭ１、Ｍ２の閾値電圧の差との関係で、コンパレータ回路を動作させることができることを意味している。

（９）式において、第１及び第２のＭＯＳトランジスタＭ１、Ｍ２の閾値電圧の差（Ｖｔｈｎ１−Ｖｔｈｎ２）は、非常に高い精度で設定でき、例えば１．０Ｖを得ることができる。更に、一般的なＭＯＳトランジスタの閾値電圧の温度特性が、例えば−０．１５〜−２％／度と言われているのに対し、第１及び第２のＭＯＳトランジスタＭ１、Ｍ２の閾値電圧の差（Ｖｔｈｎ１−Ｖｔｈｎ２）の温度特性は、例えば−０．０５％／度であり、温度依存性が非常に小さい。

以上のようなコンパレータ回路１０がロジック電源電圧ＶＤＤを電源とする場合でも、ロジック電源電圧ＶＤＤの低下によって変化する入力信号Ｖｉｎを上述の第１のＭＯＳトランジスタＭ１のゲート電極に印加させることで、該コンパレータ回路１０はロジック電源電圧ＶＤＤの低下を、簡素な構成で、かつ高精度に検出し、出力信号Ｖｏｕｔとして出力できるようになる。

図１において、コンパレータ回路１０は、更に出力回路３０を含むことができる。出力回路３０は、ｐ型の第３のＭＯＳトランジスタＭ３と第２の電流源ＣＳ２とを含む。第３のＭＯＳトランジスタＭ３は、そのソースにロジック電源電圧ＶＤＤ（第２の電源電圧）が供給され、そのゲート電極に第２のＭＯＳトランジスタＭ２のドレイン電圧が印加される。第２の電流源ＣＳ２は、第３のＭＯＳトランジスタＭ３のドレインと第１の電源線との間に挿入される。そして、出力回路３０は、第３のＭＯＳトランジスタＭ３のドレイン電圧を出力信号Ｖｏｕｔとして出力する。

更にコンパレータ回路１０では、入力信号Ｖｉｎを、ロジック電源電圧ＶＤＤと接地電源電圧ＶＳＳとの間の電圧差（第１及び第２の電源電圧の電圧差）を抵抗回路により分割することで得られた分割電圧とすることができる。例えば第１及び第２の電源線の間に抵抗回路４０を設けると共に、抵抗回路４０により両端の電圧を分割した分割電圧を取り出すための複数の端子ＴＰ１〜ＴＰｚ（ｚは２以上の整数）を設ける。そして、選択回路４２が、選択信号ＳＥＬに基づいて、複数の端子ＴＰ１〜ＴＰｚのうちのいずれか１つを第１のＭＯＳトランジスタＭ１のゲート電極と電気的に接続する。こうすることで、ロジック電源電圧ＶＤＤと接地電源電圧ＶＳＳとの間の分割電圧を入力信号Ｖｉｎとすることができ、該分割電圧を基準にロジック電源電圧ＶＤＤの低下を検出できる。

次に、このようなコンパレータ回路１０の動作について説明する。

まず選択回路４２では、選択信号ＳＥＬにより、抵抗回路４０により分割された分割電圧を出力する１つの端子が、第１のＭＯＳトランジスタＭ１のゲート電極と電気的に接続されている。従って、この分割電圧が、入力信号Ｖｉｎとなる。

このとき、例えばロジック電源電圧ＶＤＤを供給するバッテリが突然取り外されてロジック電源電圧が低下したものとする。ロジック電源電圧ＶＤＤの低下に伴い、入力信号Ｖｉｎの電圧も低下する。

Ｖｉｎ≧ＶＳＳ＋（Ｖｔｈｎ１−Ｖｔｈｎ２）では、第１のＭＯＳトランジスタＭ１が飽和領域で動作する。即ち、第１のＭＯＳトランジスタＭ１のインピーダンスが低下し、第１のＭＯＳトランジスタＭ１のドレイン電流が増加する。この結果、第１の電流源ＣＳ１を共用する第２のＭＯＳトランジスタＭ２のドレイン電流が減少し、第２のＭＯＳトランジスタＭ２のインピーダンスが上昇し、第３のＭＯＳトランジスタＭ３のゲート電極の電位が上昇する。これにより、出力信号Ｖｏｕｔの電位が下がり、出力信号Ｖｏｕｔの論理レベルがＬとなる。

ＶＳＳ＜Ｖｉｎ＜ＶＳＳ＋（Ｖｔｈｎ１−Ｖｔｈｎ２）では、第１のＭＯＳトランジスタＭ１が飽和領域で動作しない。即ち、第１のＭＯＳトランジスタＭ１のインピーダンスが上昇して、第１のＭＯＳトランジスタＭ１のドレイン電流が減少する。この結果、第２のＭＯＳトランジスタＭ２のドレイン電流が増加し、第２のＭＯＳトランジスタＭ２のインピーダンスが低下し、第３のＭＯＳトランジスタＭ３のゲート電極の電位が低下する。これにより、出力信号Ｖｏｕｔの電位が上がり、出力信号Ｖｏｕｔの論理レベルがＨとなる。

図２に、図１のコンパレータ回路の動作例のシミュレーション波形を示す。

図２では、差動対２０を構成する第１及び第２のＭＯＳトランジスタＭ１、Ｍ２の閾値電圧の差（Ｖｔｈｎ１−Ｖｔｈｎ２）が、ほぼ１．０Ｖとする。そして、バッテリが取り外される直前の時刻ｔ１では、ロジック電源電圧ＶＤＤが２．４０Ｖ、接地電源電圧ＶＳＳが０．００Ｖとする。また選択信号ＳＥＬにより、入力信号Ｖｉｎの電圧が１．２０Ｖであるものとする。

時刻ｔ１でバッテリが取り外されて電源が供給されなくなると、ロジック電源電圧ＶＤＤが供給されていた第２の電源線の電圧が低下していく。第２の電源線に接続される負荷は容量性であるため、時間経過と共に徐々に低下していく。

そして、第２の電源線の電圧が１．９２Ｖのとき、即ち入力信号Ｖｉｎがほぼ０．９２（＝１．９２−１．０）Ｖのとき、出力信号Ｖｏｕｔの論理レベルがＬレベルからＨレベルに変化する。従って、Ｈレベルに変化した出力信号Ｖｏｕｔをトリガとして、バッテリが取り外された際の処理を実行できることになる。なお、図２では、出力信号ＶｏｕｔがＨレベルに変化した後も出力信号Ｖｏｕｔの電圧が低下するのは、第２の電源線の電圧が低下するからである。

次に、図１のコンパレータ回路１０を電源回路に適用した例について説明する。

図３に、図１のコンパレータ回路１０が適用された電源回路の構成例のブロック図を示す。但し、図１と同一部分には同一符号を付し、適宜説明を省略する。

電源回路１００は、コンパレータ回路１０、ロジック回路１１０、チャージポンプ回路１２０（広義には昇圧回路）を含むことができる。図３におけるコンパレータ回路１０は、出力回路３０を省略した構成であってもよいし、抵抗回路４０及び選択回路４２を省略した構成であってもよいし、出力回路３０、抵抗回路４０及び選択回路４２を省略した構成であってもよい。

ロジック回路１１０は、第１及び第２の電源線に接続され、コンパレータ回路１０の出力に基づいてディスチャージ信号を生成する。コンパレータ回路１０の出力は、出力信号Ｖｏｕｔである。このようなロジック回路１１０は、図４に示すように、組み合わせ回路により構成できる。図４では、出力信号Ｖｏｕｔと、パワーセーブ信号ＰＳとの論理和演算を行ってディスチャージ信号ｄｉｓｃｈａｒｇｅを出力する論理和回路１１２を含む。パワーセーブ信号ＰＳは、例えばロジック回路１１０によって生成される。例えば電源回路１００の電源供給先に対してその電源の供給を中断する場合に、パワーセーブ信号ＰＳがＨレベルに変化する。

チャージポンプ回路１２０は、第１及び第２の電源線に接続され、電荷を蓄積するキャパシタを用いたチャージポンプ動作によりロジック電源電圧ＶＤＤと接地電源電圧ＶＳＳとの間の電圧差を昇圧する。チャージポンプ回路１２０は、例えばロジック電源電圧ＶＤＤと接地電源電圧ＶＳＳとの間の電圧差を昇圧した電圧を、出力電圧Ｖ１、Ｖ２の間の電圧として出力できる。

このチャージポンプ回路１２０は、ディスチャージ時にキャパシタの電荷を接地電源電圧ＶＳＳ（第１の電源線）に放電するためのディスチャージ用スイッチ素子を含む。このディスチャージ用スイッチ素子は、ロジック回路１１０によって生成されたディスチャージ信号に基づいてスイッチ制御される。従って、チャージポンプ回路１２０では、コンパレータ回路１０の出力信号Ｖｏｕｔに基づいて、チャージポンプ動作のためのキャパシタの電荷が放電される。

なおチャージポンプ回路１２０は、レギュレータ回路を含み、ロジック電源電圧ＶＤＤと接地電源電圧ＶＳＳとの間の電圧差を調整した後に、調整後の電圧を昇圧して出力電圧Ｖ１、Ｖ２を出力するようにしてもよい。

図５に、図４のチャージポンプ回路１２０の構成例の回路図を示す。

図５では、正方向に２倍昇圧するチャージポンプ回路１２０の構成例を示すが、これに限定されるものではない。

チャージポンプ回路１２０は、キャパシタを用いたチャージポンプ動作により昇圧した電圧を出力する。チャージポンプ回路１２０は、チャージポンプ動作を行うための複数のスイッチ素子と、ディスチャージ時にキャパシタの電荷を放電するためのディスチャージ用スイッチ素子とを含む。

図５では、チャージポンプ回路１２０がキャパシタを含んでいるが、これに限定されるものではない。外部接続端子を介して接続されたキャパシタと、上記複数のスイッチ素子と、上記ディスチャージ用スイッチ素子とにより、チャージポンプ回路を構成するようにしてもよい。この場合のチャージポンプ回路１２０は、上記複数のスイッチ素子と、上記ディスチャージ用スイッチ素子とを含み、外部接続端子を介してこれらスイッチ素子とキャパシタとが接続される。

図５では、スイッチ素子としてＭＯＳトランジスタが用いられる。図５に示すチャージポンプ回路１２０は、第１及び第２の電源線の間に直列に接続されたｐ型のＭＯＳトランジスタＴｒｐ１、ｎ型のＭＯＳトランジスタＴｒｎ１を含む。ＭＯＳトランジスタＴｒｐ１、Ｔｒｎ１のゲート電極には、チャージクロックＣＰ１が印加される。第１の電源線と出力電源線との間には、ｐ型のＭＯＳトランジスタＴｒｐ２が挿入される。ＭＯＳトランジスタＴｒｐ２のゲート電極には、チャージクロックＣＰ２が印加される。

ＭＯＳトランジスタＴｒｎ１のドレインと出力電源線との間に、ｎ型のＭＯＳトランジスタであるディスチャージ用スイッチ素子ＤＳＷ１が接続される。第１の電源線と出力電源線との間に、ｎ型のＭＯＳトランジスタであるディスチャージ用スイッチ素子ＤＳＷ２が接続される。

ディスチャージ用スイッチ素子ＤＳＷ１は、ＭＯＳトランジスタＴｒｎ１のドレインと出力電源線との間に接続されるキャパシタＣ１の電荷を接地電源電圧ＶＳＳに放電するためのスイッチ素子である。ディスチャージ用スイッチ素子ＤＳＷ２は、第１の電源線と出力電源線との間に接続されるキャパシタＣ２の電荷を接地電源電圧ＶＳＳに放電するためのスイッチ素子である。即ち、ディスチャージ用スイッチ素子は、チャージポンプ動作に寄与するキャパシタの一端と接地電源電圧ＶＳＳとの間に接続される。

ディスチャージ用スイッチ素子ＤＳＷ１、ＤＳＷ２のゲート電極には、ロジック回路１１０によって生成されたディスチャージ信号ｄｉｓｃｈａｒｇｅが印加される。チャージポンプ回路１２０の通常動作時には、ディスチャージ信号ｄｉｓｃｈａｒｇｅがＬレベルに固定されて、各キャパシタの一端と接地電源電圧ＶＳＳとの間が電気的に切断された状態となっている。

図６に、チャージクロックＣＰ１、ＣＰ２の動作波形の模式図を示す。チャージクロックＣＰ１、ＣＰ２は、互いに位相が反転したクロックである。

このようなチャージクロックＣＰ１、ＣＰ２が供給されるチャージポンプ回路１２０は、チャージクロックＣＰ１がＨレベル（チャージクロックＣＰ２がＬレベル）の期間Ｔ１において、ＭＯＳトランジスタＴｒｎ１、Ｔｒｐ２が導通し、ＭＯＳトランジスタＴｒｐ１が非導通となる。従ってキャパシタＣ１の一端は第１の電源線と電気的に接続され、キャパシタＣ１の他端は第２の電源線と電気的に接続される。そのため、キャパシタＣ１には、第１及び第２の電源線の間の電圧に対応する電荷が蓄積される。

次に、チャージクロックＣＰ２がＨレベル（チャージクロックＣＰ１がＬレベル）の期間Ｔ２において、ＭＯＳトランジスタＴｒｐ１が導通し、ＭＯＳトランジスタＴｒｎ１、Ｔｒｐ２が非導通となる。従ってキャパシタＣ１の一端は第２の電源線と電気的に接続される。この結果、キャパシタＣ１の他端の電圧は、第１の電源線の接地電源電圧ＶＳＳを基準に、ロジック電源電圧ＶＤＤの２倍の電圧となる。この電圧は、期間Ｔ１、Ｔ２に続いて、その一端が第１の電源線に接続されるキャパシタＣ２の他端に印加される。そして、出力電圧Ｖ２として、接地電源電圧ＶＳＳを基準に、ロジック電源電圧ＶＤＤの２倍の電圧を出力する。

このようなチャージポンプ回路１２０を含む電源回路１００は、キャパシタに蓄積された電荷に対応した電圧を出力する。ところが、電源回路１００や他の回路の電源となるバッテリが突然取り外されたときにも、キャパシタに蓄積された電荷に対応した電圧を出力することが好ましくない場合がある。例えば液晶には直流成分が印加されると劣化するという特性を有しているため、バッテリが取り外されたことが検出されたときには、早急にキャパシタのディスチャージ動作を行わなければならない。

そこで図５では、コンパレータ回路１０によって出力された出力信号Ｖｏｕｔを用いてディスチャージ信号ｄｉｓｃｈａｒｇｅにより、ディスチャージ用スイッチ素子ＤＳＷ１、ＤＳＷ２を導通させることで、キャパシタＣ１、Ｃ２の電荷を放電させることができる。

このような電源回路１００は、液晶表示パネル、エレクトロクミネッセンス、プラズマディスプレイ装置を駆動する表示ドライバの電源を生成することができる。

なお図５のチャージポンプ回路１２０では、第２の電源線にロジック電源電圧ＶＤＤが供給されるものとして説明したが、該ロジック電源電圧ＶＤＤをレギュレータで調整後の電圧ＶＤＤ１が供給されるようにしてもよい。

ところで、図１に示すコンパレータ回路１０では、差動対２０をｎ型のＭＯＳトランジスタで構成していたが、これに限定されるものではない。

図７に、図１に示すコンパレータ回路の他の構成例を示す。

図７に示すコンパレータ回路２００は、接地電源電圧ＶＳＳ（第１の電源電圧）が供給される第１の電源線と、ロジック電源電圧ＶＤＤ（第２の電源電圧）が供給される第２の電源線とに接続される。

コンパレータ回路２００は、差動対２１０と、第１の電流源ＣＳ１１と、カレントミラー回路ＣＭ１１とを含む。

差動対２１０は、ｐ型（第２の導電型）の第１のＭＯＳトランジスタＭ１１と、ｐ型の第２のＭＯＳトランジスタＭ１２とを有し、第１及び第２のＭＯＳトランジスタＭ１１、Ｍ１２のソースが互いに接続される。第１のＭＯＳトランジスタＭ１１はデプレッション型であり、入力信号Ｖｉｎがそのゲート電極に印加される。第２のＭＯＳトランジスタＭ１２はエンハンスメント型であり、その閾値電圧の絶対値が第１のＭＯＳトランジスタＭ１の閾値電圧の絶対値より小さく設定されている。

そして第１のＭＯＳトランジスタＭ１１のゲート電極が、ｎ型の不純物を含んだ多結晶シリコンで形成される。また第２のＭＯＳトランジスタＭ１２のゲート電極が、ｐ型の不純物を含んだ多結晶シリコンで形成されると共に、該ゲート電極が第２の電源線に接続される。

第１の電流源ＣＳ１１は、第２の電源線と差動対２１０との間に挿入される。より具体的には、第１の電流源ＣＳ１１の一端は第２の電源線に接続され、他端は差動対２１０を構成する第１及び第２のＭＯＳトランジスタＭ１１、Ｍ１２のソースに接続される。

カレントミラー回路ＣＭ１１は、第１の電源線と差動対２１０との間に挿入される。より具体的には、カレントミラー回路ＣＭ１１の一端は第１の電源線に接続され、他端は差動対２１０を構成する第１及び第２のＭＯＳトランジスタＭ１１、Ｍ１２のドレインに接続される。そしてカレントミラー回路ＣＭ１１は、第１のＭＯＳトランジスタＭ１１のドレイン電流に応じて第２のＭＯＳトランジスタＭ１２のドレイン電流を発生させる。

このようなカレントミラー回路ＣＭ１１は、ｎ型の第１及び第２のカレントミラー用ＭＯＳトランジスタＱ１１、Ｑ１２を含むことができる。第１及び第２のカレントミラー用ＭＯＳトランジスタＱ１１、Ｑ１２のソースは、それぞれ第１の電源線に接続される。第１のカレントミラー用ＭＯＳトランジスタＱ１１のゲート電極及び第２のカレントミラー用ＭＯＳトランジスタＱ１２のゲート電極は接続され、第１のカレントミラー用ＭＯＳトランジスタＱ１１のゲート電極及びドレインが接続される。第１のカレントミラー用ＭＯＳトランジスタＱ１１のドレインは、第１のＭＯＳトランジスタＭ１１のドレインに接続される。第２のカレントミラー用ＭＯＳトランジスタＱ１２のドレインは、第２のＭＯＳトランジスタＭ１２のドレインに接続される。

このような構成のコンパレータ回路２００では、第２のＭＯＳトランジスタＭ１２のドレイン電圧に基づいて出力信号Ｖｏｕｔを出力する。

また、コンパレータ回路２００は、更に出力回路２２０を含むことができる。出力回路２２０は、ｎ型の第３のＭＯＳトランジスタＭ１３と第２の電流源ＣＳ１２とを含む。第３のＭＯＳトランジスタＭ１３は、そのソースに接地電源電圧ＶＳＳ（第１の電源電圧）が供給され、そのゲート電極に第２のＭＯＳトランジスタＭ１２のドレイン電圧が印加される。第２の電流源ＣＳ１２は、第３のＭＯＳトランジスタＭ１３のドレインと第２の電源線との間に挿入される。そして、出力回路２２０は、第３のＭＯＳトランジスタＭ１３のドレイン電圧を出力信号Ｖｏｕｔとして出力する。

更にコンパレータ回路２００では、入力信号Ｖｉｎを、ロジック電源電圧ＶＤＤと接地電源電圧ＶＳＳとの間の電圧差（第１及び第２の電源電圧の電圧差）を抵抗回路により分割することで得られた分割電圧とすることができる。例えば第１及び第２の電源線の間に抵抗回路２４０を設けると共に、抵抗回路２４０により両端の電圧を分割した分割電圧を取り出すための複数の端子を設ける。そして、選択回路２４２が、選択信号ＳＥＬに基づいて、複数の端子のうちのいずれか１つを第１のＭＯＳトランジスタＭ１１のゲート電極と電気的に接続する。こうすることで、ロジック電源電圧ＶＤＤと接地電源電圧ＶＳＳとの間の分割電圧を入力信号Ｖｉｎとすることができ、該分割電圧を基準にロジック電源電圧ＶＤＤの低下を検出できる。

なお図７に示すコンパレータ回路２００は、ｎ型のシリコン基板に形成できる。その他の点では、図１に示すコンパレータ回路１０と同様であるため説明を省略する。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本発明の一実施形態におけるコンパレータ回路の構成の回路図。 図１のコンパレータ回路の動作例のシミュレーション波形を示す図。 図１のコンパレータ回路が適用された電源回路の構成例のブロック図。 図３のロジック回路の構成例の回路図。 図４のチャージポンプ回路の構成例の回路図。 チャージクロックの動作波形の模式図。 図１に示すコンパレータ回路の他の構成例の回路図。

符号の説明

１０、２００ コンパレータ回路、２０、２１０ 差動対、３０、２２０ 出力回路、
４０、２４０ 抵抗回路、４２、２４２ 選択回路、１００ 電源回路、
１１０ ロジック回路、１２０ チャージポンプ回路、
ＣＭ１、ＣＭ１１ カレントミラー回路、ＣＳ１、ＣＳ１１ 第１の電流源、
ＣＳ２、ＣＳ１２ 第２の電流源、Ｍ１、Ｍ１１ 第１のＭＯＳトランジスタ、
Ｍ２、Ｍ１２ 第２のＭＯＳトランジスタ、Ｍ３、Ｍ１３ 第３のＭＯＳトランジスタ、
Ｑ１、Ｑ１１ 第１のカレントミラー用ＭＯＳトランジスタ、
Ｑ２、Ｑ１２ 第２のカレントミラー用ＭＯＳトランジスタ、Ｖｉｎ 入力信号、
Ｖｏｕｔ 出力信号、ＶＤＤ ロジック電源電圧（第２の電源電圧）、
ＶＳＳ 接地電源電圧（第１の電源電圧）

Claims (6)

1. 入力信号がそのゲート電極に供給されるエンハンスメント型のｎ型の第１のＭＯＳ（Metal Oxide Semiconductor）トランジスタと、そのソースが該第１のＭＯＳトランジスタのソースに接続されその閾値電圧が該第１のＭＯＳトランジスタの閾値電圧より小さいデプレッション型のｎ型の第２のＭＯＳトランジスタとを含んで構成された差動対と、
   第１の電源電圧が供給される第１の電源線と前記差動対との間に挿入された第１の電流源と、
   第２の電源電圧が供給される第２の電源線と前記差動対との間に挿入され、前記第１のＭＯＳトランジスタのドレイン電流に対応して前記第２のＭＯＳトランジスタのドレイン電流を発生させるカレントミラー回路とを含み、
   前記第１のＭＯＳトランジスタのゲート電極が、
   ｐ型の不純物を含んだ多結晶シリコンで形成され、
   前記第２のＭＯＳトランジスタのゲート電極が、
   ｎ型の不純物を含んだ多結晶シリコンで形成されると共に、前記第１の電源線に接続され、
   前記第２のＭＯＳトランジスタのドレイン電圧に基づいて出力信号を出力することを特徴とするコンパレータ回路。
2. 請求項１において、
   そのソースに前記第２の電源電圧が供給され、そのゲート電極に前記第２のＭＯＳトランジスタのドレイン電圧が印加されるｐ型の第３のＭＯＳトランジスタと、
   前記第３のＭＯＳトランジスタのドレインと前記第１の電源線との間に挿入された第２の電流源とを含む出力回路を有し、
   前記出力信号が、
   前記第３のＭＯＳトランジスタのドレイン電圧であることを特徴とするコンパレータ回路。
3. 入力信号がそのゲート電極に供給されるデプレッション型のｐ型の第１のＭＯＳ（Metal Oxide Semiconductor）トランジスタと、そのソースが該第１のＭＯＳトランジスタのソースに接続されその閾値電圧の絶対値が該第１のＭＯＳトランジスタの閾値電圧の絶対値より小さいエンハンスメント型のｐ型の第２のＭＯＳトランジスタとを含んで構成された差動対と、
   第１の電源電圧が供給される第１の電源線と前記差動対との間に挿入され、前記第１のＭＯＳトランジスタのドレイン電流に対応して前記第２のＭＯＳトランジスタのドレイン電流を発生させるカレントミラー回路と、
   第２の電源電圧が供給される第２の電源線と前記差動対との間に挿入された第１の電流源とを含み、
   前記第１のＭＯＳトランジスタのゲート電極が、
   ｎ型の不純物を含んだ多結晶シリコンで形成され、
   前記第２のＭＯＳトランジスタのゲート電極が、
   ｐ型の不純物を含んだ多結晶シリコンで形成されると共に、前記第２の電源線に接続され、
   前記第２のＭＯＳトランジスタのドレイン電圧に基づいて出力信号を出力することを特徴とするコンパレータ回路。
4. 請求項３において、
   そのソースに前記第１の電源電圧が供給され、そのゲート電極に前記第２のＭＯＳトランジスタのドレイン電圧が印加されるｎ型の第３のＭＯＳトランジスタと、
   前記第３のＭＯＳトランジスタのドレインと前記第２の電源線との間に挿入された第２の電流源とを含む出力回路を有し、
   前記出力信号が、
   前記第３のＭＯＳトランジスタのドレイン電圧であることを特徴とするコンパレータ回路。
5. 請求項１乃至４のいずれかにおいて、
   前記入力信号が、
   前記第１及び第２の電源電圧の電圧差を抵抗回路により分割することで得られた分割電圧であることを特徴とするコンパレータ回路。
6. 請求項１乃至５のいずれか記載のコンパレータ回路と、
   前記第１及び第２の電源線に接続され、前記コンパレータ回路の出力に基づいてディスチャージ信号を生成するロジック回路と、
   前記第１及び第２の電源線に接続され、電荷を蓄積するキャパシタを用いたチャージポンプ動作により前記第１及び第２の電源電圧の電圧差を昇圧する昇圧回路とを含み、
   前記昇圧回路が、
   ディスチャージ時に前記キャパシタの電荷を前記第１の電源線に放電するためのディスチャージ用スイッチ素子を含み、
   前記ディスチャージ用スイッチ素子が、
   前記ディスチャージ信号に基づいてスイッチ制御されることを特徴とする電源回路。

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