JP5203086B2 - 電源電圧低下検出回路 - Google Patents

Description

本発明は、電源電圧の低下を検出する電源電圧低下検出回路に関する。

一般的に、半導体装置は、電源電圧の低下を検出する電源電圧低下検出回路を搭載している。この電源電圧低下検出回路が、電源電圧が最低動作電圧未満になったこと検出すると、半導体装置は、誤動作する回路または電源電圧低下検出回路以外の全ての回路をシャットダウンすることにより、誤動作しなくなる。

ここで、半導体装置の最低動作電圧について説明する。

図５は、半導体装置の要素回路の例を示す回路図である。図５の回路は、ＮＭＯＳトランジスタ３１〜３４によって構成されるＮＭＯＳカスコードタイプのカレントミラー回路である。この回路の最低動作電圧は、ＮＭＯＳトランジスタ３１の閾値電圧の絶対値及びオーバードライブ電圧の合計とＮＭＯＳトランジスタ３２の閾値電圧の絶対値及びオーバードライブ電圧の合計との和電圧である。

図６は、半導体装置の他の要素回路の例を示す回路図である。図６の回路は、ＰＭＯＳトランジスタ４１〜４４によって構成されるＰＭＯＳカスコードタイプのカレントミラー回路である。この回路の最低動作電圧は、ＰＭＯＳトランジスタ４１の閾値電圧の絶対値及びオーバードライブ電圧の合計とＰＭＯＳトランジスタ４２の閾値電圧の絶対値及びオーバードライブ電圧の合計との和電圧である。

図７は、半導体装置の他の要素回路の例を示す回路図である。図７の回路は、ＰＭＯＳトランジスタ５１、ＰＭＯＳトランジスタ５５〜５６、ＮＭＯＳトランジスタ５２、ＮＭＯＳトランジスタ５４及び抵抗５３によって構成される定電流回路である。この回路を動作させる信号がＰＭＯＳトランジスタ５５のゲートに入力し、ＰＭＯＳトランジスタ５５がオンすると、この回路は動作する。この回路の最低動作電圧は、ＮＭＯＳトランジスタ５２の閾値電圧の絶対値及びオーバードライブ電圧の合計とＮＭＯＳトランジスタ５４の閾値電圧の絶対値及びオーバードライブ電圧の合計との和電圧、及び、ＰＭＯＳトランジスタ５５の閾値電圧の絶対値及びオーバードライブ電圧の合計とＰＭＯＳトランジスタ５６の閾値電圧の絶対値及びオーバードライブ電圧の合計との和電圧における高い方の電圧である。

半導体装置は、一般的に、上記の要素回路を用いることが多いので、半導体装置の最低動作電圧は、半導体装置内の最も和電圧が高い２個のＮＭＯＳトランジスタにおける、一のＮＭＯＳトランジスタの閾値電圧の絶対値及びオーバードライブ電圧の合計と他のＮＭＯＳトランジスタの閾値電圧の絶対値及びオーバードライブ電圧の合計との和電圧、及び、半導体装置内の最も和電圧が高い２個のＰＭＯＳトランジスタにおける、一のＰＭＯＳトランジスタの閾値電圧の絶対値及びオーバードライブ電圧の合計と他のＰＭＯＳトランジスタの閾値電圧の絶対値及びオーバードライブ電圧の合計との和電圧における高い方の電圧である。

従来の電源電圧低下検出回路について説明する。図８は、従来の電源電圧低下検出回路を示す図である。

従来の電源電圧低下検出回路は、基準電圧を出力する基準電圧回路７２と、電源７１の電源電圧を抵抗７５と抵抗７６とで分圧して分圧電圧を出力する分圧回路７３と、基準電圧と分圧電圧とを比較して電源電圧の低下を検出する差動増幅回路７４と、差動増幅回路７４の出力端子をプルアップするプルアップ抵抗７７と、を備えている（例えば、特許文献１参照）。
特開２００５−２７８０５６号公報（図４）

しかし、特許文献１によって開示された回路では、基準電圧回路、分圧回路及び差動増幅回路が必要になり、回路規模が大きくなってしまう。よって、その分、消費電流が多くなってしまう。

本発明は、上記課題に鑑みてなされ、回路規模が小さい電源電圧低下検出回路を提供する。

本発明は、上記課題を解決するため、電源電圧の低下を検出する電源電圧低下検出回路において、第一導電型であり、前記電源電圧に基づき、前記電源電圧から閾値電圧の絶対値及びオーバードライブ電圧を減算した電圧に基づいたソース電圧を出力する第一トランジスタと、前記第一導電型であり、前記第一トランジスタのソース電圧に基づき、オンオフする第二トランジスタと、第二導電型であり、接地電圧に基づき、前記接地電圧に閾値電圧の絶対値及びオーバードライブ電圧を加算した電圧に基づいたソース電圧を出力する第三トランジスタと、前記第二導電型であり、前記第三トランジスタのソース電圧に基づき、オンオフする第四トランジスタと、前記第一トランジスタに電流を供給する第一定電流回路と、前記第二トランジスタ及び前記第三トランジスタに電流を供給する第二定電流回路と、前記第四トランジスタに電流を供給する第三定電流回路と、を備えていることを特徴とする電源電圧低下検出回路を提供する。

本発明の電源電圧低下検出回路は、基準電圧回路、分圧回路及び差動増幅回路が不必要になり、回路規模が小さくなる。よって、その分、消費電流が少なくなる。

以下、本発明の電源電圧低下検出回路の実施形態を、図面を参照して説明する。

図１は、本発明の電源電圧低下検出回路を示す回路図である。

本発明の電源電圧低下検出回路は、電源端子１、接地端子２及び出力端子３を備えている。また、電源電圧低下検出回路は、定電流回路４〜６を備えている。また、電源電圧低下検出回路は、ＮＭＯＳトランジスタ１２、ＮＭＯＳトランジスタ１７、ＰＭＯＳトランジスタ１５及びＰＭＯＳトランジスタ１９を備えている。

定電流回路４がＮＭＯＳトランジスタ１２のソースと接地端子２との間に設けられている。定電流回路５が電源端子１とＰＭＯＳトランジスタ１５のソースとの間に設けられている。定電流回路６が出力端子３と接地端子２との間に設けられている。ＮＭＯＳトランジスタ１２のゲート及びドレインは電源端子１に接続され、バックゲートは接地端子２に接続されている。ＮＭＯＳトランジスタ１７のゲートはＮＭＯＳトランジスタ１２のソースに接続され、ソース及びバックゲートは接地端子２に接続され、ドレインはＰＭＯＳトランジスタ１５のドレインに接続されている。ＰＭＯＳトランジスタ１５のゲートは接地端子２に接続され、バックゲートは電源端子１に接続されている。ＰＭＯＳトランジスタ１９のゲートはＰＭＯＳトランジスタ１５のソースに接続され、ソース及びバックゲートは電源端子１に接続され、ドレインは出力端子３に接続されている。

ＮＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ１７について、ＮＭＯＳトランジスタ１２の閾値電圧の絶対値及びオーバードライブ電圧の合計とＮＭＯＳトランジスタ１７の閾値電圧の絶対値及びオーバードライブ電圧の合計との和電圧は、半導体装置内の所定の２個のＮＭＯＳトランジスタにおける一のＮＭＯＳトランジスタの閾値電圧の絶対値及びオーバードライブ電圧の合計と他のＮＭＯＳトランジスタの閾値電圧の絶対値及びオーバードライブ電圧の合計との和電圧よりも、高くなっている。ＰＭＯＳトランジスタ１５及びＰＭＯＳトランジスタ１９についても、同様である。

また、定電流回路４は、ＮＭＯＳトランジスタ１２に電流を供給する。定電流回路５は、ＮＭＯＳトランジスタ１７及びＰＭＯＳトランジスタ１５に電流を供給する。定電流回路６は、ＰＭＯＳトランジスタ１９に電流を供給する。ＮＭＯＳトランジスタ１２は、電源電圧に基づき、電源電圧から閾値電圧の絶対値及びオーバードライブ電圧を減算した電圧に基づいたソース電圧を出力する。このソース電圧に基づき、ＮＭＯＳトランジスタ１７は、オンオフする。ＰＭＯＳトランジスタ１５は、接地電圧に基づき、接地電圧に閾値電圧の絶対値及びオーバードライブ電圧を加算した電圧に基づいたソース電圧を出力する。このソース電圧に基づき、ＰＭＯＳトランジスタ１９は、オンオフする。

次に、本発明の電源電圧低下検出回路の動作について説明する。

ここで、ＮＭＯＳトランジスタの閾値電圧の絶対値をＶｔｎとし、ＰＭＯＳトランジスタの閾値電圧の絶対値をＶｔｐとする。

［Ｖｔｐ＞Ｖｔｎの時（ＮＭＯＳトランジスタがＰＭＯＳトランジスタよりもオフしにくい時）における電源電圧の低下検出動作］
電源電圧が低くなっていくと、ＮＭＯＳトランジスタ１２のゲート電圧が低くなっていき、ＮＭＯＳトランジスタ１２がオフしていき、ＮＭＯＳトランジスタ１７のゲート電圧も低くなっていき、ＮＭＯＳトランジスタ１７もオフしていく。よって、ＰＭＯＳトランジスタ１９のゲート電圧が高くなっていき、ＰＭＯＳトランジスタ１９はオフしていく。電源電圧が２Ｖｔｐ未満になってしまうと、ＮＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ１７はまだオンしているが、ＰＭＯＳトランジスタ１５によってＰＭＯＳトランジスタ１９のゲート電圧が完全にロウにならず、ＰＭＯＳトランジスタ１９はオフする。よって、電源電圧が２Ｖｔｐ未満になってしまうと、つまり、電源電圧が半導体装置の最低動作電圧未満になると、電源電圧低下検出回路はロウ信号を検出信号として出力端子３から外部に出力する。

［Ｖｔｐ＜Ｖｔｎの時（ＰＭＯＳトランジスタがＮＭＯＳトランジスタよりもオフしにくい時）における電源電圧の低下検出動作］
電源電圧が低くなっていき、電源電圧が２Ｖｔｎ未満になってしまうと、ＮＭＯＳトランジスタ１２はまだオンしているが、定電流回路４によってＮＭＯＳトランジスタ１７のゲート電圧が完全にハイにならず、ＮＭＯＳトランジスタ１７はオフし、ＰＭＯＳトランジスタ１９のゲート電圧がハイになり、ＰＭＯＳトランジスタ１９もオフする。よって、電源電圧が２Ｖｔｎ未満になってしまうと、つまり、電源電圧が半導体装置の最低動作電圧未満になると、電源電圧低下検出回路はロウ信号を検出信号として出力端子３から外部に出力する。

［Ｖｔｐ＞Ｖｔｎ（ＮＭＯＳトランジスタがＰＭＯＳトランジスタよりもオンしやすい時）の時における電源電圧の低下検出解除動作］
電源電圧が２Ｖｔｐ及び２Ｖｔｎの両方よりも低くなっていて、その後、電源電圧が高くなっていくと、ＮＭＯＳトランジスタ１２のゲート電圧が高くなっていき、ＮＭＯＳトランジスタ１２がオンしていき、ＮＭＯＳトランジスタ１７のゲート電圧も高くなっていき、ＮＭＯＳトランジスタ１７もオンしていく。よって、ＰＭＯＳトランジスタ１９のゲート電圧が低くなっていき、ＰＭＯＳトランジスタ１９もオンしていく。電源電圧が２Ｖｔｎ以上になると、ＮＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ１７はオンするが、ＰＭＯＳトランジスタ１５によってＰＭＯＳトランジスタ１９のゲート電圧が完全にロウにならず、ＰＭＯＳトランジスタ１９はまだオフしている。電源電圧が２Ｖｔｐ以上になると、ＮＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ１７はすでにオンしていて、ＰＭＯＳトランジスタ１９のゲート電圧がロウになり、ＰＭＯＳトランジスタ１９もオンする。よって、電源電圧が２Ｖｔｐ以上になると、つまり、電源電圧が半導体装置の最低動作電圧以上になると、電源電圧低下検出回路はハイ信号を検出信号として出力端子３から外部に出力する。

［Ｖｔｐ＜Ｖｔｎの時（ＰＭＯＳトランジスタがＮＭＯＳトランジスタよりもオンしやすい時）における電源電圧の低下検出解除動作］
電源電圧が２Ｖｔｐ及び２Ｖｔｎの両方よりも低くなっていて、その後、電源電圧が高くなっていき、電源電圧が２Ｖｔｎ以上になると、ＮＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ１７はオンし、ＰＭＯＳトランジスタ１９のゲート電圧がロウになり、ＰＭＯＳトランジスタ１９もオンする。よって、電源電圧が２Ｖｔｎ以上になると、つまり、電源電圧が半導体装置の最低動作電圧以上になると、電源電圧低下検出回路はハイ信号を検出信号として出力端子３から外部に出力する。

次に、本発明の電源電圧低下検出回路の定電流回路について説明する。図２は、本発明の電源電圧低下検出回路の定電流回路の一具体例を示す回路図である。

定電流回路４は、例えば、デプレッションＮＭＯＳトランジスタ１１によって実現される。デプレッションＮＭＯＳトランジスタ１１のゲート、ソース及びバックゲートは接地端子２に接続され、ドレインはＮＭＯＳトランジスタ１１のソースに接続されている。デプレッションＮＭＯＳトランジスタ１１のドレインは、電流をＮＭＯＳトランジスタ１２のソースから引き抜く。

定電流回路５は、例えば、デプレッションＮＭＯＳトランジスタ１１及びＰＭＯＳトランジスタ１３〜１４によって実現される。ＰＭＯＳトランジスタ１３のゲート及びドレインはＮＭＯＳトランジスタ１２のドレインに接続され、ソース及びバックゲートは電源端子１に接続されている。ＰＭＯＳトランジスタ１４のゲートはＰＭＯＳトランジスタ１３のゲートに接続され、ソース及びバックゲートは電源端子１に接続され、ドレインはＰＭＯＳトランジスタ１５のソースに接続されている。ＰＭＯＳトランジスタ１４のドレインは、定電流回路４の電流に基づいた電流をＰＭＯＳトランジスタ１５のソースに流す。

定電流回路６は、例えば、デプレッションＮＭＯＳトランジスタ１１、ＰＭＯＳトランジスタ１３〜１４、ＮＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１８によって実現される。ＮＭＯＳトランジスタ１６のゲート及びドレインはＰＭＯＳトランジスタ１５のドレインに接続され、ソースはＮＭＯＳトランジスタ１７のドレインに接続され、バックゲートは接地端子２に接続されている。ＮＭＯＳトランジスタ１８のゲートはＮＭＯＳトランジスタ１６のゲートに接続され、ソース及びバックゲートは接地端子２に接続され、ドレインはＰＭＯＳトランジスタ１９のドレインに接続されている。ＮＭＯＳトランジスタ１８のドレインは、定電流回路４の電流に基づいた電流をＰＭＯＳトランジスタ１９のドレインから引き抜く。

以上説明したように、本発明の電源電圧低下検出回路は、基準電圧回路、分圧回路及び差動増幅回路が不必要になり、回路規模が小さくなる。従って、消費電流も少なくなる。

また、基準電圧のばらつきを補償するために、分圧回路の抵抗トリミングが必要であったが、トリミングが不必要になる。従って、製造工程が減るので、製造コストが安くなる。

また、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの動作の関係がいずれであっても、電源電圧が半導体装置の最低動作電圧未満になると、電源電圧低下検出回路はロウ信号を検出信号として出力端子３から外部に出力するので、半導体装置は誤動作しなくなる。

なお、図１及び図２におけるＮＭＯＳトランジスタをＰＭＯＳトランジスタに変更してＰＭＯＳトランジスタをＮＭＯＳトランジスタに変更してもよい。

次に、本発明の他の実施例の電源電圧低下検出回路を、図面を参照して説明する。

図３は、本発明の他の実施例の電源電圧低下検出回路を示す回路図である。図１の電源電圧低下検出回路との差において、定電流回路４は定電流回路７に変更され、定電流回路５は定電流回路８に変更され、定電流回路６は定電流回路９に変更されている。

図４は、本発明の他の実施例の電源電圧低下検出回路の定電流回路の一具体例を示す回路図である。図２の電源電圧低下検出回路との差において、ＮＭＯＳトランジスタ１２はＰＭＯＳトランジスタ２２に変更され、ＮＭＯＳトランジスタ１７はＰＭＯＳトランジスタ２７に変更され、ＰＭＯＳトランジスタ１５はＮＭＯＳトランジスタ２５に変更され、ＰＭＯＳトランジスタ１９はＮＭＯＳトランジスタ２９に変更されている。ここで、デプレッションＮＭＯＳトランジスタ１１はデプレッションＮＭＯＳトランジスタ２１に変更され、ＰＭＯＳトランジスタ１３はＮＭＯＳトランジスタ２３に変更され、ＰＭＯＳトランジスタ１４はＮＭＯＳトランジスタ２４に変更され、ＮＭＯＳトランジスタ１６はＰＭＯＳトランジスタ２６に変更され、ＮＭＯＳトランジスタ１８はＰＭＯＳトランジスタ２８に変更されている。

図３、及び図４のように電源電圧低下検出回路を構成しても、図１、及び図２のような電源電圧低下検出回路と同様な効果が得られることは明白である。

本発明の電源電圧低下検出回路を示す回路図である。 本発明の電源電圧低下検出回路の定電流回路の一具体例を示す回路図である。 本発明の他の実施例の電源電圧低下検出回路を示す回路図である。 本発明の他の実施例の電源電圧低下検出回路の定電流回路の一具体例を示す回路図である。 半導体装置の要素回路の例を示す回路図である。 半導体装置の要素回路の他の例を示す回路図である。 半導体装置の要素回路の他の例を示す回路図である。 従来の電源電圧低下検出回路を示す回路図である。

符号の説明

１ 電源端子
２ 接地端子
３ 出力端子
４〜６ 定電流回路
１１ デプレッションＮＭＯＳトランジスタ
１３〜１５、１９ ＰＭＯＳトランジスタ
１２、１６〜１８ ＮＭＯＳトランジスタ

Claims (2)

1. 電源電圧の低下を検出する電源電圧低下検出回路において、
   前記電源電圧に基づき、前記電源電圧から閾値電圧の絶対値及びオーバードライブ電圧を減算した電圧に基づいたソース電圧を出力する第一のＮＭＯＳトランジスタと、
   前記第一のＮＭＯＳトランジスタのソース電圧に基づき、オンオフする第二のＮＭＯＳトランジスタと、
   接地電圧に基づき、前記接地電圧に閾値電圧の絶対値及びオーバードライブ電圧を加算した電圧に基づいたソース電圧を出力する第一のＰＭＯＳトランジスタと、
   前記第一のＰＭＯＳトランジスタのソース電圧に基づき、オンオフする第二のＰＭＯＳトランジスタと、
   前記第一のＮＭＯＳトランジスタに電流を供給する第一定電流回路と、
   前記第二のＮＭＯＳトランジスタ及び前記第一のＰＭＯＳトランジスタに電流を供給する第二定電流回路と、
   前記第二のＰＭＯＳトランジスタに電流を供給する第三定電流回路と、
   前記第二のＰＭＯＳトランジスタのドレインに接続された出力端子と、
   を備えていることを特徴とする電源電圧低下検出回路。
2. 電源電圧の低下を検出する電源電圧低下検出回路において、
   接地電圧に基づき、前記接地電圧に閾値電圧の絶対値及びオーバードライブ電圧を加算した電圧に基づいたソース電圧を出力する第一のＰＭＯＳトランジスタと、
   前記第一のＰＭＯＳトランジスタのソース電圧に基づき、オンオフする第二のＰＭＯＳトランジスタと、
   前記電源電圧に基づき、前記電源電圧から閾値電圧の絶対値及びオーバードライブ電圧を減算した電圧に基づいたソース電圧を出力する第一のＮＭＯＳトランジスタと、
   前記第一のＮＭＯＳトランジスタのソース電圧に基づき、オンオフする第二のＮＭＯＳトランジスタと、
   前記第一のＰＭＯＳトランジスタに電流を供給する第一の定電流回路と、
   前記第二のＰＭＯＳトランジスタ及び前記第一のＮＭＯＳトランジスタに電流を供給する第二の定電流回路と、
   前記第二のＮＭＯＳトランジスタに電流を供給する第三の定電流回路と、
   前記第二のＮＭＯＳトランジスタのドレインに接続された出力端子と、
   を備えていることを特徴とする電源電圧低下検出回路。

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