JPS6111839A - パワ−オン・イニシヤライズ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は電源投入時にリセットを要するＩＣ（集積回路
）において、そのリセット信号を発生するイニシャライ
ズ回路に関するものである。・（従来技術） ＩＣのイニシャライズ回路は、電源投入時に電源電圧が
立上り、素子が動作する電圧に達してから一定の期間Ｈ
レベル又はＬし大ルのリセット信号を維持するように構
成されている。

第６図は従来のイニシャライズ回路の一例であり、抵抗
２とキャパシタ４からなる遅延回路とシュミットトリガ
−回路６とを備え、遅延回路により電源電圧に比べて十
分遅い□信号を作り、その信号をシュミットトリガ−回
路６に′より波形整形するものである。

このイニシャらイズｉ路で有効なリセット信号を作るた
めには、抵抗２又はキャパシタ４を十分大きくしなけれ
ばならないため、通常この抵抗２とキャパシタ４はＩＣ
に内蔵させることはできず、外付けされている。

第７図は従来の他のイニシャライズ回路を表わす。この
回路では、１段目のインバータ回路のＮＭｏ５トランジ
スタ８とＰＭＯＳトランジスタ１０のオン抵抗の分割比
で決るノードＮ１の電位と、２段目のインバータ回路の
ＮＭＯＳトランジスタ１２のスレッシ目ルド電圧を調整
することによりリセット信号が得られる。°すなわちこ
のイニシャライズ回路では、電源電圧が素子を動作させ
る゛電圧に達してからノードＮ１の電位がＭＯＳトラン
ジスタ１２のスレッショルド電圧を越えるまでの期間リ
セット信号を発する。

と゛ころで、ＣＭＯ８Ｅ路では電源電圧に対する動作範
囲が広いので、低消費電力化のために、例えば動作時は
５ｖであるがバックアップ時は２ｖに下げるというよう
な電源バックアップ方式がよく用いられる。そのような
バックアップ時には第７図のノードＮ１の電圧も下り、
ＭＯＳトランジスタ１２がオフとなって再びリセット信
号が発生するという不都合が生じることがある。通常、
ＭＯＳトランジスタ１２のスレッショルド電圧はＣＭＯ
Ｓ回路の特性上大きく移動させることはできず、また、
電源電圧がバックアップ時に例えば５Ｖから２ｖに低下
されたとすると、ノードＮ１の電圧は１／４に低下して
しまうため、第７図のイニシャライズ回路でバックアッ
プ時の再リセットを回避することは困難である。

（目的） 本発明は、外付は部品が不要で、バックアップ時に再リ
セットがかからないようにしたイニシャライズ回路を提
供することを目的とするものである。

（構成） 本発明のイニシャライズ回路は、ゲートとドレインが短
絡されたエンハンスメント型ＭＯＳトランジスタ９ドレ
インに負荷を介してキャパシタが接続された遅延回路と
、この遅動回路の出力信号を整形するシュミットトリガ
−回路とを備えて構成される。

遅延回路はＰＭＯＳトランジスタ又はＮＭＯＳトランジ
スタのいずれで構成してもよいが、いま、ＰＭＯＳトラ
ンジスタで構成した第１図を例にして本発明の構成と作
用を具体的に説明する。

２０はその遅延回路の一例で、ゲートとドレインが短絡
されたエンハンスメント型のＭＯＳトランジスタ２２の
ソースが電源に接続され、ドレインには負荷となるＭＯ
Ｓトランジスタ２４を介してキャパシタ２６の一方の端
子が接続され、キャパシタ２６の他方の端子は接地され
ている。ＭＯＳトランジスタ２４とキャパシタ２６のノ
ードはシュミットトリガ−回路２８に接続されている。

ＭＯＳトランジスタ２２はキャパシタ２６を充電する開
始電圧をそのスレッショルド電圧ｖｔｈにより決定する
役目を果すものである。

シュミットトリガ−回路２８の２個のスレッショルド電
圧をＶｔｈ＋とＶｔｈ２とした場合のこのイニシャライ
ズ回路の動作を第２図により説明する。

電源が投入されると、電源電圧Ｖの立上りに対し、遅延
回路２０の出力信号電圧、すなわちノードＮ２の電圧Ｖ
ｎ２は、電源電圧ＶがＭＯＳトランジスタ２２のスレッ
ショルド電圧ｖｔｈまで上昇した時点１＋から上昇を開
始し、負荷トランジスタ２４とキャパシタ２６で決まる
時定数をもって上昇して行く。そして電圧Ｖ　ｎ　２が
シュミットトリガ−回路２８の高電圧側スレッショルド
電圧Ｖｔｈ２に到達した時点ｔ２でシュミドトリガー回
路２８の出力信号電圧ＶｏがＬレベルからＨレベルへ立
上り、このイニシャライズ回路に接続されている回路の
リセット状態を解除する。

本発明ではＭＯＳトランジスタ２２のスレッショルド電
圧ｙｔｈによりＶ　ｎ　２め立上りの開始が遅れるため
、負荷トランジスタ２４とキャパシタ２６による時定数
が小さくても有効なリセット時間ｔ２を確保することが
できる。したがって、このイニシャライズ回路は全てＩ
Ｃに内蔵させることが可能となるのである。

次にバックアップ状態に移行した場合、電源電圧Ｖもノ
ードＮ２の電圧Ｖ　ｎ　２も低下するが、電源電圧Ｖの
低下に伴なってシュミットトリガ−回路２８のスレッシ
ョルド電圧ｖｔｈｌ、ｖｔｈ２モトもに低下するため、
Ｖｎ２が低電圧側スレッショルド電圧Ｖｔｈｔより低レ
ベルになることはなく、したがってシュミットトリガ−
回路２８の出力レベルが再び低下することもない。この
ように本発明のイニシャライズ回路ではバックアップ時
にも再リセットがかかることがないのである。

以下、実施例について説明する。

第３図はシュミットトリガ−回路の具体的な回路構成と
して記号２８−１で示されたものを示し。

また、本発明のイニシャライズ回路によりイニシャライ
ズされる例としてＤ゛型フリップフロップ回路３０を示
したものである。このシュミットトリガ−回路２８−１
はよく知られたものであり、インバータ回路３２と１対
のインバータ回路３４，３６に信号を入力し、それぞれ
の反転又は非反転信号を互いに交差接続された１°対の
ＮＡＮＤ回路３８゜４０に入力するように構成されてい
る。インバータ回路３２はそのスレッショルド電圧が高
レベル側のＶｔｈ２であり、インバータ回路３４はその
スレッショルド電圧が低レベル側のＶｔｈ＋である。

このイニシャライズ回路の出力信号は、例えば同図に示
されるようなフリップフロップ回路３０のリセット端子
Ｒに入力され、その回路３０をイニシャライズする。

第４図はシュミットトリガ−回路を記号２８−２で示さ
れるように・３個のインバータ回路４２゜４４．４６で
構成した既知の回路構成としたものである。

遅延回路２０における充電開始時間設定用のＭＯＳトラ
ンジスタ２２は１以上の例では１段だけであるが、充電
開始時刻ｔｌをさらに遅くしたい場合など、必要があれ
ばエンハンスメント型ＭＯＳトランジスタを２段以上直
列に接続して使用してもよい。

遅延回路はまた、ＮＭＯＳトランジスタにより構成する
こともできる。第５図はＮＭＯＳトランジスタにより構
成された遅延回路５０を用いた例である。この遅延回路
５０では充電開始時間設定用のＭＯＳトランジスタ５２
、負荷用ＭＯＳトランジスタ５４及びキャパシタ５６の
配列順序がＰＭＯＳトランジスタの場合と逆になり、Ｍ
ＯＳトランジスタ５２と５４のノードＮ３をシュミット
トリガ−回路２８と接続すればよい。

（効果） 本発明によれば遅延回路の時定数を低減できるため、大
容量のキャパシタ等を外付けする必要が゛なく、全てＩ
Ｃに内蔵させることができる。また、０Ｍ０８回路に使
用した場合でもバックアップ時に再リセットがかからな
いイニシャライズ回路を実現することができる。

【図面の簡単な説明】

第１図は本発明の詳細な説明するための基本的な実施例
の回路図、第２図は第１図の回路の動作を説明する波形
図、第３図ないし第５図はそれぞれ本発明の実施例を示
す回路図、第６図及び第７図はそれぞれ従来のイニシャ
ライズ回路を示す一路図である。

Claims (1)

【特許請求の範囲】
1. （１）ゲートとドレインが短絡されたエンハンスメント
   型ＭＯＳトランジスタのドレインに負荷を介してキャパ
   シタが接続された遅延回路と、該遅延回路の出力信号を
   整形するシュミットトリガー回路と、を備えたことを特
   徴とするパワーオン・イニシャライズ回路。