JPS61150515A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS61150515A JPS61150515A JP27840684A JP27840684A JPS61150515A JP S61150515 A JPS61150515 A JP S61150515A JP 27840684 A JP27840684 A JP 27840684A JP 27840684 A JP27840684 A JP 27840684A JP S61150515 A JPS61150515 A JP S61150515A
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- JP
- Japan
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- signal
- circuit
- inverter
- turned
- reset
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発、明の技術分野］
この発明は０ＭＯ３型の半導体集積回路に係り、特に電
源の投入時に内部回路を初期化するために用いられるＮ
源すセット信号を発生するｌ！源リすット回路が内蔵さ
れた半導体集積回路に関する。
源の投入時に内部回路を初期化するために用いられるＮ
源すセット信号を発生するｌ！源リすット回路が内蔵さ
れた半導体集積回路に関する。
［発明の技術的背景とその問題点］
半導体集積回路ではフリップフロップ回路等の種々のデ
ータラッチ回路がよく用いられている。
ータラッチ回路がよく用いられている。
しかるに、このような７９１１７０７１回路では、電源
の投入直後にその出力状態がどのようなレベルになって
いるかがその動作上重要である。従って、半導体集積回
路ではＮ源すセット信号発生回路を設けて電源の投入時
にパルス信号を発生させ、このパルス信号に基づいフリ
ップフロップ回路の出力状態を“０″レベルもしくは“
１′ルベルに一義的に決定している。つまり、１記パル
ス信号により７９１１７０７１回路を初期化している。
の投入直後にその出力状態がどのようなレベルになって
いるかがその動作上重要である。従って、半導体集積回
路ではＮ源すセット信号発生回路を設けて電源の投入時
にパルス信号を発生させ、このパルス信号に基づいフリ
ップフロップ回路の出力状態を“０″レベルもしくは“
１′ルベルに一義的に決定している。つまり、１記パル
ス信号により７９１１７０７１回路を初期化している。
ところで、Ｉｆ源の投入直後では”Ｉ源電圧の値は十分
に上昇せず、半導体集積回路の許容電源電圧範囲に達し
ない場合が多い。このため、従来では電源の投入直後か
ら上記パルス信号を発生させ、電源電圧が所定値に達す
るまでこの初期化を続ける必要がある。
に上昇せず、半導体集積回路の許容電源電圧範囲に達し
ない場合が多い。このため、従来では電源の投入直後か
ら上記パルス信号を発生させ、電源電圧が所定値に達す
るまでこの初期化を続ける必要がある。
しかしながら、従来では上記の初期化を終了するタイミ
ングを正確に決定することができないため、この初期化
終了タイミングが早過ぎると初期化が無駄になるという
欠点がある。
ングを正確に決定することができないため、この初期化
終了タイミングが早過ぎると初期化が無駄になるという
欠点がある。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
あり、その目的は内部回路を初期化するための電源リセ
ット信号を最適なタイミングで発生することができると
ともに、リセット信号の発生後は電源リセット信号発生
回路で電力を消費せず従って０Ｍ０３回路に最適な半導
体集積回路を提供することにある。
あり、その目的は内部回路を初期化するための電源リセ
ット信号を最適なタイミングで発生することができると
ともに、リセット信号の発生後は電源リセット信号発生
回路で電力を消費せず従って０Ｍ０３回路に最適な半導
体集積回路を提供することにある。
［発明の概要］
上記目的を達成するためこの発明の半導体集積回路にあ
っては、第１の手段により電源の投入に応答して第１の
信号を発生させ、第１の手段により上記電源の電圧値を
検出しこの値が予め設定された所定値に達した際に第２
の信号を発生させ、フリップフロップを上記第１の信号
によってセットしかつ上記第２の信号によってリセット
し、そのセット時の出力信号をＮｉｌ！リセット信号と
して出力するようにしている。
っては、第１の手段により電源の投入に応答して第１の
信号を発生させ、第１の手段により上記電源の電圧値を
検出しこの値が予め設定された所定値に達した際に第２
の信号を発生させ、フリップフロップを上記第１の信号
によってセットしかつ上記第２の信号によってリセット
し、そのセット時の出力信号をＮｉｌ！リセット信号と
して出力するようにしている。
［発明の実施例１
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明の一実施例に係る半導体集積回路の電
源リセット信号発生回路部分の構成を示す回路図である
。
源リセット信号発生回路部分の構成を示す回路図である
。
この回路は大別してセ、ット、リセット型のフリップフ
ロップ回路１と、このフリップ７０ツブ回路１にセット
信号を供給するセット信号供給回路２と、フリップ７０
ツブ回路１にリセット信号を供給するリセット信号供給
回路３で構成されている。
ロップ回路１と、このフリップ７０ツブ回路１にセット
信号を供給するセット信号供給回路２と、フリップ７０
ツブ回路１にリセット信号を供給するリセット信号供給
回路３で構成されている。
上記フリップ７０ツブ回路１には、ＰチャネルのＭＯＳ
トランジスタ１１．１２それぞれおよびＮチャネルのＭ
ｏＳトランジスタ１３．１４それぞれを正極性の電源電
圧Ｖｃｃ印加点とアース電圧（ＯＶ）印加点との間に直
列に接続し、しかも直列接続された各Ｐチャネルおよび
ＮチャネルのＭＯＳトランジスタのゲートが共通に接続
されたＣＭＯＳインバータ１５．１６が設けられている
。そして上記一方のＣＭＯＳインバータ１５の出力端子
は他方のＣＭＯＳインバータ１６の入力端子に接続され
、他方のＣＭＯＳインバータ１６の出力端子は一方のＣ
ＭＯＳインバータ１５の入力端子に接続され、両ＣＭＯ
Ｓインバータｉｓ、 ｉｓはフリップ７０ツブを構成し
ている。上記ＣＭＯＳインバータ１５の出力端子とアー
ス電圧印加点との間にはＮチャネルのＭＯＳトランジス
タ１７が接続され、上記ＣＭＯＳインバータ１６の出力
端子とアース電圧印加点との間にはＮチャネルのＭｏＳ
トランジスタ１８が接続されている。上記トランジスタ
１７のゲートとアース電圧印加点との間にはコンデンサ
１９が接続されている。さらに上記ＣＭＯＳインバータ
１６の出力端子にはＰチャネルのＭＯＳ トランジスタ
２０およびＮチャネルのＭＯＳトランジスタ２１のゲー
トが接続されている。上記両トランジスタ２０．２１は
Ｖｃｃ印加点とアース電圧印加点との間に直列に接続さ
れており、この両トランジスタ２０．２１は上記ＣＭＯ
Ｓインバータ１６の出力端子の信号Ｃを反転するＣＭＯ
Ｓインバータ２２を構成している。そしてこのＣＭＯＳ
インバータ２２の出力信号りが電源リセット信号として
同じ半導体集積回路の各内部回路に供給されている。
トランジスタ１１．１２それぞれおよびＮチャネルのＭ
ｏＳトランジスタ１３．１４それぞれを正極性の電源電
圧Ｖｃｃ印加点とアース電圧（ＯＶ）印加点との間に直
列に接続し、しかも直列接続された各Ｐチャネルおよび
ＮチャネルのＭＯＳトランジスタのゲートが共通に接続
されたＣＭＯＳインバータ１５．１６が設けられている
。そして上記一方のＣＭＯＳインバータ１５の出力端子
は他方のＣＭＯＳインバータ１６の入力端子に接続され
、他方のＣＭＯＳインバータ１６の出力端子は一方のＣ
ＭＯＳインバータ１５の入力端子に接続され、両ＣＭＯ
Ｓインバータｉｓ、 ｉｓはフリップ７０ツブを構成し
ている。上記ＣＭＯＳインバータ１５の出力端子とアー
ス電圧印加点との間にはＮチャネルのＭＯＳトランジス
タ１７が接続され、上記ＣＭＯＳインバータ１６の出力
端子とアース電圧印加点との間にはＮチャネルのＭｏＳ
トランジスタ１８が接続されている。上記トランジスタ
１７のゲートとアース電圧印加点との間にはコンデンサ
１９が接続されている。さらに上記ＣＭＯＳインバータ
１６の出力端子にはＰチャネルのＭＯＳ トランジスタ
２０およびＮチャネルのＭＯＳトランジスタ２１のゲー
トが接続されている。上記両トランジスタ２０．２１は
Ｖｃｃ印加点とアース電圧印加点との間に直列に接続さ
れており、この両トランジスタ２０．２１は上記ＣＭＯ
Ｓインバータ１６の出力端子の信号Ｃを反転するＣＭＯ
Ｓインバータ２２を構成している。そしてこのＣＭＯＳ
インバータ２２の出力信号りが電源リセット信号として
同じ半導体集積回路の各内部回路に供給されている。
上記セット信号供給回路２は、ＰチャネルのＭＯＳトラ
ンジスタ３１ないし３６それぞれおよびＮチせネルのＭ
ＯＳトランジスタ３７ないし４２それぞれがＶｃｃ印加
点とアース電圧印加点との間に直列に接続され、直列接
続された各ＰチャネルおよびＮチャネルのＭＯＳトラン
ジスタのゲートが接続されて構成されたＣＭＯＳインバ
ータ４３ないし４８と、Ｖｃｃ印加点とアース電圧印加
点との間にＰチャネルのＭＯＳトランジスタ４９．Ｎチ
ャネルのＭｏＳトランジスタ５０およびデプレッション
型でＮチャネルのＭＯＳトランジスタ５１が直列に接続
され、トランジスタ４９と５０のゲートが接続されかつ
トランジスタ５１のゲートがアース電圧印加点に接続さ
れ、アース側に抵抗として作用するトランジスタ５１が
挿入されたＣＭＯＳインバータ５２と、上記ＣＭＯＳイ
ンバータ５２の出力端子とアース電圧印加点との間に接
続されたＮチャネルのＭＯＳトランジスタ５３と、６１
１Ｎのコンデンサ５４ないし５９とから構成されている
。そして上記ＣＭＯＳインバーク４４の出力端子はＣＭ
ＯＳインバータ５２の入力端子に、ＣＭＯＳインバータ
５２の出力端子はＣＭＯＳインバータ４４の入力端子に
交互に接続され、両ＣＭＯＳインバータ４４．５２でフ
リップ７０ツブが構成されている。上記ＣＭＯＳインバ
ータ４４の出力端子は上記ＣＭＯＳインバータ４３の入
力端子に接続されている。このＣＭＯＳインバータ４３
の入力端子とアース電圧印加点との間にはコンデンサ５
４が接続されている。そして上記ＣＭＯＳインバータ４
３の出力端子の信号Ａはセット信号として上記フリップ
フロップ回路１の内のトランジスタ □１８のゲートに
供給されている。
ンジスタ３１ないし３６それぞれおよびＮチせネルのＭ
ＯＳトランジスタ３７ないし４２それぞれがＶｃｃ印加
点とアース電圧印加点との間に直列に接続され、直列接
続された各ＰチャネルおよびＮチャネルのＭＯＳトラン
ジスタのゲートが接続されて構成されたＣＭＯＳインバ
ータ４３ないし４８と、Ｖｃｃ印加点とアース電圧印加
点との間にＰチャネルのＭＯＳトランジスタ４９．Ｎチ
ャネルのＭｏＳトランジスタ５０およびデプレッション
型でＮチャネルのＭＯＳトランジスタ５１が直列に接続
され、トランジスタ４９と５０のゲートが接続されかつ
トランジスタ５１のゲートがアース電圧印加点に接続さ
れ、アース側に抵抗として作用するトランジスタ５１が
挿入されたＣＭＯＳインバータ５２と、上記ＣＭＯＳイ
ンバータ５２の出力端子とアース電圧印加点との間に接
続されたＮチャネルのＭＯＳトランジスタ５３と、６１
１Ｎのコンデンサ５４ないし５９とから構成されている
。そして上記ＣＭＯＳインバーク４４の出力端子はＣＭ
ＯＳインバータ５２の入力端子に、ＣＭＯＳインバータ
５２の出力端子はＣＭＯＳインバータ４４の入力端子に
交互に接続され、両ＣＭＯＳインバータ４４．５２でフ
リップ７０ツブが構成されている。上記ＣＭＯＳインバ
ータ４４の出力端子は上記ＣＭＯＳインバータ４３の入
力端子に接続されている。このＣＭＯＳインバータ４３
の入力端子とアース電圧印加点との間にはコンデンサ５
４が接続されている。そして上記ＣＭＯＳインバータ４
３の出力端子の信号Ａはセット信号として上記フリップ
フロップ回路１の内のトランジスタ □１８のゲートに
供給されている。
上記ＣＭＯＳインバータ５２の出力端子は上記ＣＭＯＳ
インバータ４５の入力端子に接続されている。
インバータ４５の入力端子に接続されている。
このＣＭＯＳインバータ４５の入力端子とＶｃｃ印加点
との間にはコンデンサ５５が接続されている。
との間にはコンデンサ５５が接続されている。
上記ＣＭＯＳインバータ４５の出力端子は上記ＣＭＯＳ
インバータ４６の入力端子に接続されている。
インバータ４６の入力端子に接続されている。
このＣＭＯＳインバータ４６の入力端子とＶｃｃ印加点
との間にはコンデンサ５６が接続されている。
との間にはコンデンサ５６が接続されている。
上記ＣＭＯＳインバータ４６の出力端子は上記Ｃ〜１ｏ
Ｓインバータ４７の入力端子に接続されている。
Ｓインバータ４７の入力端子に接続されている。
このＣＭＯＳインバータ４７の入力端子とアース電圧印
加点との間にはコンデンサ５７が接続されている。上記
ＣＭＯＳインバータ４７の出力端子は上記ＣＭＯＳイン
バータ４８の入力端子に接続されている。このＣＭＯＳ
インバータ４８の入力端子とＶｃｃ印加点との間にはコ
ンデンサ５８が接続され、出力端子とアース電圧印加点
との間にはコンデンサ５９が接続されている。そして上
記ＣＭＯＳインバータ４８の出力端子が上記トランジス
タ５３のゲートに接続されている。
加点との間にはコンデンサ５７が接続されている。上記
ＣＭＯＳインバータ４７の出力端子は上記ＣＭＯＳイン
バータ４８の入力端子に接続されている。このＣＭＯＳ
インバータ４８の入力端子とＶｃｃ印加点との間にはコ
ンデンサ５８が接続され、出力端子とアース電圧印加点
との間にはコンデンサ５９が接続されている。そして上
記ＣＭＯＳインバータ４８の出力端子が上記トランジス
タ５３のゲートに接続されている。
上記リセット信号供給回路３は、一端がＶｃｃ印加点に
接続されゲートに上記信号Ｃが供給されるＰチャネルの
ＭＯＳトランジスタ６１、このトランジスタ６１の他端
とアース電圧印加点との間に直列に接続された２個の抵
抗６２．６３、上記２個の抵抗６２．６３の直列接続点
６４とアース電圧印加点との間に接続されたコンデンサ
６５、一端がＶｃｃ印加点に接続されたデプレッション
型でＰチャネルのＭＯＳトランジスタ６６、このトラン
ジスタ６６の他端およびゲートが接続された接続点６１
とアース電圧印加点との間に直列に接続され、各ゲート
に上記接続点６４の信号および前記フリップフロップ回
路１内のＣＭＯＳインバータ１５の出力信号がそれぞれ
供給される２個のＮチャネルのＭＯＳトランジスタ６８
．６９、Ｖｃｃ印加点とアース電圧印加点との間に直列
に接続され、各ゲートが上記接続点６７に接続されたＰ
チャネルのＭＯＳトランジスタ７０オよびＮチャネルの
ＭｏＳトランジスタ７１からなるＣＭＯＳインバータ７
２とで構成されている。
接続されゲートに上記信号Ｃが供給されるＰチャネルの
ＭＯＳトランジスタ６１、このトランジスタ６１の他端
とアース電圧印加点との間に直列に接続された２個の抵
抗６２．６３、上記２個の抵抗６２．６３の直列接続点
６４とアース電圧印加点との間に接続されたコンデンサ
６５、一端がＶｃｃ印加点に接続されたデプレッション
型でＰチャネルのＭＯＳトランジスタ６６、このトラン
ジスタ６６の他端およびゲートが接続された接続点６１
とアース電圧印加点との間に直列に接続され、各ゲート
に上記接続点６４の信号および前記フリップフロップ回
路１内のＣＭＯＳインバータ１５の出力信号がそれぞれ
供給される２個のＮチャネルのＭＯＳトランジスタ６８
．６９、Ｖｃｃ印加点とアース電圧印加点との間に直列
に接続され、各ゲートが上記接続点６７に接続されたＰ
チャネルのＭＯＳトランジスタ７０オよびＮチャネルの
ＭｏＳトランジスタ７１からなるＣＭＯＳインバータ７
２とで構成されている。
そして上記ＣＭＯＳインバータ７２の出力端子の信号Ｂ
がリセット信号として前記フリップフロップ回路１内の
トランジスタ１７のゲートに供給される。
がリセット信号として前記フリップフロップ回路１内の
トランジスタ１７のゲートに供給される。
なお、上記のＭＯＳトランジスタは特に型を指定してい
ないものは全てエンハンスメント型のものである。
ないものは全てエンハンスメント型のものである。
次に上記のような構成の回路の動作を第２図のタイミン
グチャートを用いて説明する。 まず電源Ｖｃｃが投入
された直後では、セット信号供給回路２内のコンデンサ
５４が充電されていないので、インバータ４３の入力端
子の信号は゛′０゛°レベルにされている。従って、電
源電圧Ｖｃｃの値がある程度上昇すれば、インバータ４
３の出力端子の信号Ａは“１１＋９レベルにされる。ま
た、上記インバータ４３の入力信号はインバータ５２に
も入力信号として供給されているので、このインバータ
５２の出力端子の信号も“１″レベルにされる。インバ
ータ５２の出力端子の信号はこの後、インバータ４５な
いし４８により順次反転されるので、最終段のインバー
タ４８の出力端子の信号は、上記インバータ５２の出力
信号が゛１″レベルになりさらにこれから所定の時間が
経過した後に始めて″１”レベルにされる。最終段のイ
ンバータ４８の出力信号が°°１′。
グチャートを用いて説明する。 まず電源Ｖｃｃが投入
された直後では、セット信号供給回路２内のコンデンサ
５４が充電されていないので、インバータ４３の入力端
子の信号は゛′０゛°レベルにされている。従って、電
源電圧Ｖｃｃの値がある程度上昇すれば、インバータ４
３の出力端子の信号Ａは“１１＋９レベルにされる。ま
た、上記インバータ４３の入力信号はインバータ５２に
も入力信号として供給されているので、このインバータ
５２の出力端子の信号も“１″レベルにされる。インバ
ータ５２の出力端子の信号はこの後、インバータ４５な
いし４８により順次反転されるので、最終段のインバー
タ４８の出力端子の信号は、上記インバータ５２の出力
信号が゛１″レベルになりさらにこれから所定の時間が
経過した後に始めて″１”レベルにされる。最終段のイ
ンバータ４８の出力信号が°°１′。
レベルになるとトランジスタ５３がオン状態にされ、い
ままで゛１″レベルにされていたインバータ５２の出力
信号が０”レベルに放電される。これによりインバータ
４４の出力信号が゛１′ルベルにされ、これに続くイン
バータ４３の出力信号、すなわちセット信号Ａが゛０″
レベルにされる。従って、セット信号供給回路２では、
第２図に示すように、電源の投入に応答して所定の期間
だけ゛１゛レベルにされる信号Ａが出力される。
ままで゛１″レベルにされていたインバータ５２の出力
信号が０”レベルに放電される。これによりインバータ
４４の出力信号が゛１′ルベルにされ、これに続くイン
バータ４３の出力信号、すなわちセット信号Ａが゛０″
レベルにされる。従って、セット信号供給回路２では、
第２図に示すように、電源の投入に応答して所定の期間
だけ゛１゛レベルにされる信号Ａが出力される。
電ｆｌｕ Ｖ ｃ ｃが投入された直後では、フリップ
フロップ回路１内のコンデンサ１９が充電されていない
のでトランジスタ１７がオフ状態にされている。
フロップ回路１内のコンデンサ１９が充電されていない
のでトランジスタ１７がオフ状態にされている。
この状態で上記信号Ａが゛１°°レベルにされるとトラ
ンジスタ１８がオン状態にされ、インバータ１５の入力
信号が゛′０′ルベルにされる。従って、この後、この
インバータ１５の出力信号が゛１″レベルにされる。イ
ンバータ１５の出力信号はインバータ１６に入力信号と
して供給されているので、この後、このインバータ１６
の出力信号Ｃが“Ｏｎレベルにされ、この結果、このフ
リップフロップ回路１がセットされる。上記信号Ｃが゛
Ｏ′°レベルにされると、インバータ２２の出力信号、
すなわち電源リセット信号りが“１′°レベルにされ、
この信号りにより内部回路の初期化が開始される。
ンジスタ１８がオン状態にされ、インバータ１５の入力
信号が゛′０′ルベルにされる。従って、この後、この
インバータ１５の出力信号が゛１″レベルにされる。イ
ンバータ１５の出力信号はインバータ１６に入力信号と
して供給されているので、この後、このインバータ１６
の出力信号Ｃが“Ｏｎレベルにされ、この結果、このフ
リップフロップ回路１がセットされる。上記信号Ｃが゛
Ｏ′°レベルにされると、インバータ２２の出力信号、
すなわち電源リセット信号りが“１′°レベルにされ、
この信号りにより内部回路の初期化が開始される。
他方、上記信号Ｃが゛０″レベルにされると、リセット
信号供給回路３内のＰチャネルのＭＯＳトランジスタ６
１がオン状態にされる。これにより、直列接続されてい
る２個の抵抗６２．６３に電圧ＶｃＣから電流が流れ、
その直列接続点６４の電圧が上昇を開始する。そして電
圧Ｖｃｃの上昇に伴い、両抵抗６２．６３の直列接続点
６４の電圧がトランジスタ６８のしきい値電圧に達する
と、このトランジスタ６８がオン状態にされる。このと
き、前記インバータ１６の出力信号は゛１″レベルにさ
れており、このトランジスタ６８に対して直列接続され
ているトランジスタ６９は予めオン状態にされているの
で、トランジスタ６８がオン状態にされると接続点６７
の信号は″゛Ｏ′°Ｏ′°レベルれる。するとこれに続
くインバータ７２の出力信号が１”レベルにされ、これ
によりフリップフロップ回路１内のトランジスタ１７が
オン状態にされる。このとき、前記信号Ａは既に“ＯＩ
Ｉｎレベルれており、トランジスタ１８はオフ状態にさ
れている。この状態でトランジスタ１７がオン状態にさ
れると、インバータ１Ｇの入力信号が０”レベルにされ
、この後、このインバータ１６の出力信号Ｃが“１″レ
ベルにされ、さらにインバータ１５の出力信号が“０°
ルベルにされて、フリップフロップ回路１がリセットさ
れる。信号Ｃが１”レベルにされると、インバータ２２
の出力信号である電源リセット信号りが゛０″レベルに
され、これによりこの信号りによる内部回路の初期化が
終了する。
信号供給回路３内のＰチャネルのＭＯＳトランジスタ６
１がオン状態にされる。これにより、直列接続されてい
る２個の抵抗６２．６３に電圧ＶｃＣから電流が流れ、
その直列接続点６４の電圧が上昇を開始する。そして電
圧Ｖｃｃの上昇に伴い、両抵抗６２．６３の直列接続点
６４の電圧がトランジスタ６８のしきい値電圧に達する
と、このトランジスタ６８がオン状態にされる。このと
き、前記インバータ１６の出力信号は゛１″レベルにさ
れており、このトランジスタ６８に対して直列接続され
ているトランジスタ６９は予めオン状態にされているの
で、トランジスタ６８がオン状態にされると接続点６７
の信号は″゛Ｏ′°Ｏ′°レベルれる。するとこれに続
くインバータ７２の出力信号が１”レベルにされ、これ
によりフリップフロップ回路１内のトランジスタ１７が
オン状態にされる。このとき、前記信号Ａは既に“ＯＩ
Ｉｎレベルれており、トランジスタ１８はオフ状態にさ
れている。この状態でトランジスタ１７がオン状態にさ
れると、インバータ１Ｇの入力信号が０”レベルにされ
、この後、このインバータ１６の出力信号Ｃが“１″レ
ベルにされ、さらにインバータ１５の出力信号が“０°
ルベルにされて、フリップフロップ回路１がリセットさ
れる。信号Ｃが１”レベルにされると、インバータ２２
の出力信号である電源リセット信号りが゛０″レベルに
され、これによりこの信号りによる内部回路の初期化が
終了する。
他方、上記信号Ｃが°１”レベルにされると、リセット
信号供給回路３内のＰチャネルのＭＯＳトランジスタ６
１がオフ状態にされて、上記２ｍの抵抗６２．６３に流
れていた電流が流れなくなる。ざらにインバータ１５の
出力信号が゛０゛ルベルにされると、トランジスタ６９
がオフ状態にされる。従って、初期化の後はＶｃｃとア
ース電圧印加点との圓には電流が流れず、この回路全体
の消費電力はほぼゼロにされる。
信号供給回路３内のＰチャネルのＭＯＳトランジスタ６
１がオフ状態にされて、上記２ｍの抵抗６２．６３に流
れていた電流が流れなくなる。ざらにインバータ１５の
出力信号が゛０゛ルベルにされると、トランジスタ６９
がオフ状態にされる。従って、初期化の後はＶｃｃとア
ース電圧印加点との圓には電流が流れず、この回路全体
の消費電力はほぼゼロにされる。
この実施例回路では、電源リセット信号りが゛１″ルベ
ルにされている初期化の期間は、２１［１の抵抗６２．
６３の抵抗比およびトランジスタ６８のしきい値電圧に
よって決定される。従って、これらの値の設定により電
圧Ｖｃｃの値が十分大きくなプた際にトランジスタ６８
がオン状態にされ、フリップフロップ回路１がリセット
されるようにしておけば、内部回路を初期化するための
電源リセット信号りを最適なタイミングで終了すること
ができる。また、初期化の終了後では電力を消費しない
ので０ＭＯ８型の集積回路に最適である。
ルにされている初期化の期間は、２１［１の抵抗６２．
６３の抵抗比およびトランジスタ６８のしきい値電圧に
よって決定される。従って、これらの値の設定により電
圧Ｖｃｃの値が十分大きくなプた際にトランジスタ６８
がオン状態にされ、フリップフロップ回路１がリセット
されるようにしておけば、内部回路を初期化するための
電源リセット信号りを最適なタイミングで終了すること
ができる。また、初期化の終了後では電力を消費しない
ので０ＭＯ８型の集積回路に最適である。
［発明の効果］
以上説明したようにこの発明のによれば、内部回路を初
期化するための電源リセット信号を最適なタイミングで
発生することができるとともに、リセット信号の発生後
は電源リセット信号発生回路で電力を消費しないので０
Ｍ０８回路に最適な半導体集積回路を提供することがで
きる。
期化するための電源リセット信号を最適なタイミングで
発生することができるとともに、リセット信号の発生後
は電源リセット信号発生回路で電力を消費しないので０
Ｍ０８回路に最適な半導体集積回路を提供することがで
きる。
第１図はこの発明の一実施例の構成を示す回路図、第２
図は上記実施例回路の動作を示すタイミングチャートで
ある。 １・・・フリップフロップ回路、２・・・セット信号供
給回路、３・・・リセット信号供給回路、１５．１６．
２２゜４３、４４．４５．４Ｂ、 ４７．４８．７２・
・・ＣＭＯＳインバータ、１９．５４．５５．５６．５
７．５８．５９．６５・・・コンデンサ、６２．６３・
・・抵抗。 出願人代理人 弁理士 鈴 江 武 彦第１図
図は上記実施例回路の動作を示すタイミングチャートで
ある。 １・・・フリップフロップ回路、２・・・セット信号供
給回路、３・・・リセット信号供給回路、１５．１６．
２２゜４３、４４．４５．４Ｂ、 ４７．４８．７２・
・・ＣＭＯＳインバータ、１９．５４．５５．５６．５
７．５８．５９．６５・・・コンデンサ、６２．６３・
・・抵抗。 出願人代理人 弁理士 鈴 江 武 彦第１図
Claims (1)
- 電源の投入に応答して第１の信号を所定の期間発生する
第１の手段と、上記電源の電圧値を検出しこの値が予め
設定された所定値に達した際に第２の信号を発生する第
２の手段と、上記第１の信号によってセットされ上記第
２の信号によつてリセットされ、そのセット時の出力信
号を電源リセット信号として出力するフリップフロップ
回路とを具備したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27840684A JPS61150515A (ja) | 1984-12-25 | 1984-12-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27840684A JPS61150515A (ja) | 1984-12-25 | 1984-12-25 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61150515A true JPS61150515A (ja) | 1986-07-09 |
Family
ID=17596900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27840684A Pending JPS61150515A (ja) | 1984-12-25 | 1984-12-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61150515A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6394714A (ja) * | 1986-10-09 | 1988-04-25 | Toshiba Corp | 制御パルス信号発生回路 |
| JPH06296126A (ja) * | 1993-07-23 | 1994-10-21 | Toshiba Corp | 制御パルス信号発生回路 |
| JP2006352230A (ja) * | 2005-06-13 | 2006-12-28 | Hoya Corp | 電圧固定用回路 |
-
1984
- 1984-12-25 JP JP27840684A patent/JPS61150515A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6394714A (ja) * | 1986-10-09 | 1988-04-25 | Toshiba Corp | 制御パルス信号発生回路 |
| US4804929A (en) * | 1986-10-09 | 1989-02-14 | Kabushiki Kaisha Toshiba | Control pulse generator |
| JPH06296126A (ja) * | 1993-07-23 | 1994-10-21 | Toshiba Corp | 制御パルス信号発生回路 |
| JP2006352230A (ja) * | 2005-06-13 | 2006-12-28 | Hoya Corp | 電圧固定用回路 |
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