JP2001292054A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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Abstract
(57)【要約】
【課題】 リセット信号の生成時の動作の安定化を図る
とともに、その生成後の電流消費の低減化を図るように
したパワーオンリセット回路の提供。 【解決手段】 検出回路３は、電源の投入時に電源の立
ち上がりレベルが所定値になったことを検出する。フリ
ップフロップ回路４は、２つのインバータ４１、４２の
入出力を相互に接続して２つの安定状態を持つようにな
っている。また、このフリップフロップ回路４は、電源
の投入時にコンデンサＣ２、Ｃ３により初期化され、検
出回路３の検出レベルが所定値になったときに、安定状
態が反転する。
とともに、その生成後の電流消費の低減化を図るように
したパワーオンリセット回路の提供。 【解決手段】 検出回路３は、電源の投入時に電源の立
ち上がりレベルが所定値になったことを検出する。フリ
ップフロップ回路４は、２つのインバータ４１、４２の
入出力を相互に接続して２つの安定状態を持つようにな
っている。また、このフリップフロップ回路４は、電源
の投入時にコンデンサＣ２、Ｃ３により初期化され、検
出回路３の検出レベルが所定値になったときに、安定状
態が反転する。
Description
【０００１】
【発明の属する技術分野】本発明は、電子機器の電源投
入時に、リセット動作を自動的に行うためのパワーオン
リセット回路に関する。
入時に、リセット動作を自動的に行うためのパワーオン
リセット回路に関する。
【０００２】
【従来の技術】従来、この種のパワーオンリセット回路
の一例として、図５に示すものが知られている。
の一例として、図５に示すものが知られている。
【０００３】このパワーオンリセット回路は、図５に示
すように、抵抗Ｒ１とコンデンサＣ１とが電源とアース
との間に直列に接続された時定数回路１と、抵抗Ｒ１と
コンデンサＣ１の共通接続部と接続されるバッファ２と
からなり、抵抗Ｒ１の一端に電源電圧ＶＤＤが印加され
るようになっている。
すように、抵抗Ｒ１とコンデンサＣ１とが電源とアース
との間に直列に接続された時定数回路１と、抵抗Ｒ１と
コンデンサＣ１の共通接続部と接続されるバッファ２と
からなり、抵抗Ｒ１の一端に電源電圧ＶＤＤが印加され
るようになっている。
【０００４】このような構成からなるパワーオンリセッ
ト回路では、電源が投入されると、電源電圧ＶＤＤは図
６に示すように比較的早く立ち上がっていく。また、コ
ンデンサＣ１は、抵抗Ｒ１を通してＣ１・Ｒ１の時定数
で充電され、ノードＮ１の充電電圧Ｖｎは、図６に示す
ように電源電圧ＶＤＤの立ち上がりよりも遅れて立ち上
がっていく。そして、充電電圧Ｖｎが所定のレベルに達
すると、バッファ２から出力されるリセット信号Ｒが、
図６に示すように、「Ｌ」レベルから「Ｈ」レベルに比
較的短時間に変化する。
ト回路では、電源が投入されると、電源電圧ＶＤＤは図
６に示すように比較的早く立ち上がっていく。また、コ
ンデンサＣ１は、抵抗Ｒ１を通してＣ１・Ｒ１の時定数
で充電され、ノードＮ１の充電電圧Ｖｎは、図６に示す
ように電源電圧ＶＤＤの立ち上がりよりも遅れて立ち上
がっていく。そして、充電電圧Ｖｎが所定のレベルに達
すると、バッファ２から出力されるリセット信号Ｒが、
図６に示すように、「Ｌ」レベルから「Ｈ」レベルに比
較的短時間に変化する。
【０００５】このリセット信号Ｒに基づき、上記と同一
の電源に接続されているＣＰＵなどの電子機器（図示せ
ず）が電源投入時に自動的にリセットされ、その電子機
器は正常な動作状態に入ることができる。
の電源に接続されているＣＰＵなどの電子機器（図示せ
ず）が電源投入時に自動的にリセットされ、その電子機
器は正常な動作状態に入ることができる。
【０００６】
【発明が解決しようとする課題】ところで、時定数回路
１を構成する抵抗Ｒ１は、時定数を大きくするために一
般に高抵抗（例えば数ＭΩ）であり、ノードＮ１にノイ
ズ（雑音）がのった場合に誤動作のおそれがある。
１を構成する抵抗Ｒ１は、時定数を大きくするために一
般に高抵抗（例えば数ＭΩ）であり、ノードＮ１にノイ
ズ（雑音）がのった場合に誤動作のおそれがある。
【０００７】また、電源電圧の変動がある場合には、バ
ッファ２から出力されるリセット信号が不安定になると
いうおそれがある。
ッファ２から出力されるリセット信号が不安定になると
いうおそれがある。
【０００８】さらに、電源電圧が非常にゆっくりと立ち
上がる場合には、所定の時間内に、バッファ２からリセ
ット信号が出力されないというおそれがある。
上がる場合には、所定の時間内に、バッファ２からリセ
ット信号が出力されないというおそれがある。
【０００９】そこで、本発明の目的は、リセット信号の
生成時の動作の安定化を図るとともに、その生成後の電
流消費の低減化を図るようにしたパワーオンリセット回
路を提供することにある。
生成時の動作の安定化を図るとともに、その生成後の電
流消費の低減化を図るようにしたパワーオンリセット回
路を提供することにある。
【００１０】
【課題を解決するための手段】上記課題を解決し、本発
明の目的を達成するために、請求項１〜請求項６に記載
の各発明は以下のように構成した。
明の目的を達成するために、請求項１〜請求項６に記載
の各発明は以下のように構成した。
【００１１】すなわち、請求項１に記載の発明は、電源
の投入時に電源の立ち上がりレベルが所定値になったこ
とを検出する検出回路と、２つのインバータの入出力を
相互に接続して２つの安定状態を持つフリップフロップ
回路とを備え、前記フリップフロップ回路は、前記電源
の投入時に初期化され、前記検出回路の検出レベルが所
定値になったときに、安定状態が反転するようになって
いることを特徴とするものである。
の投入時に電源の立ち上がりレベルが所定値になったこ
とを検出する検出回路と、２つのインバータの入出力を
相互に接続して２つの安定状態を持つフリップフロップ
回路とを備え、前記フリップフロップ回路は、前記電源
の投入時に初期化され、前記検出回路の検出レベルが所
定値になったときに、安定状態が反転するようになって
いることを特徴とするものである。
【００１２】請求項２に記載の発明は、請求項１に記載
のパワーオンリセット回路において、前記検出回路は、
第１ＭＯＳトランジスタとダイオード接続された第２Ｍ
ＯＳトランジスタとを直列接続させた直列回路からな
り、その出力側が前記フリップフロップ回路の入力側に
接続され、かつ、第１ＭＯＳトランジスタに電源電圧を
印加するようになっていることを特徴とするものであ
る。
のパワーオンリセット回路において、前記検出回路は、
第１ＭＯＳトランジスタとダイオード接続された第２Ｍ
ＯＳトランジスタとを直列接続させた直列回路からな
り、その出力側が前記フリップフロップ回路の入力側に
接続され、かつ、第１ＭＯＳトランジスタに電源電圧を
印加するようになっていることを特徴とするものであ
る。
【００１３】請求項３に記載の発明は、請求項１または
請求項２に記載のパワーオンリセット回路において、前
記フリップフロップ回路における電源投入時の初期化
は、前記フリップフロップ回路と電源とを容量結合する
ことにより行うようになっていることを特徴とするもの
である。
請求項２に記載のパワーオンリセット回路において、前
記フリップフロップ回路における電源投入時の初期化
は、前記フリップフロップ回路と電源とを容量結合する
ことにより行うようになっていることを特徴とするもの
である。
【００１４】請求項４に記載の発明は、請求項１、請求
項２または請求項３に記載のパワーオンリセット回路に
おいて、前記２つのインバータは、ＣＭＯＳインバータ
からなることを特徴とするものである。
項２または請求項３に記載のパワーオンリセット回路に
おいて、前記２つのインバータは、ＣＭＯＳインバータ
からなることを特徴とするものである。
【００１５】このように、請求項１〜請求項４に記載の
各発明では、フリップフロップ回路が、電源の投入時に
初期化され、検出回路の検出レベルが所定値になったと
きに、安定状態が反転するようになっている。このた
め、電源の立ち上がりが非常にゆっくり変化する場合で
も、フリップフロップ回路が確実にリセットされて、確
実にリセット信号が得られる。
各発明では、フリップフロップ回路が、電源の投入時に
初期化され、検出回路の検出レベルが所定値になったと
きに、安定状態が反転するようになっている。このた
め、電源の立ち上がりが非常にゆっくり変化する場合で
も、フリップフロップ回路が確実にリセットされて、確
実にリセット信号が得られる。
【００１６】また、請求項１〜請求項４に記載の各発明
では、リセット前後の状態保持にフリップフロップ回路
が使用されているので、耐ノイズ性に優れ、誤動作の危
険がない。さらに、フリップフロップ回路は、リセット
後は状態の変化がないので、定常的な電流消費が少な
い。
では、リセット前後の状態保持にフリップフロップ回路
が使用されているので、耐ノイズ性に優れ、誤動作の危
険がない。さらに、フリップフロップ回路は、リセット
後は状態の変化がないので、定常的な電流消費が少な
い。
【００１７】次に、請求項５に記載の発明は、電源の投
入時に、電源の立ち上がり速度よりも遅い速度で充電を
行う時定数回路と、この時定数回路の充電レベルを検出
する検出回路と、２つのインバータの入出力を相互に接
続して２つの安定状態を持つフリップフロップ回路とを
備え、前記フリップフロップ回路は、前記電源の投入時
に初期化され、前記検出回路が検出する充電レベルが所
定値に達したときに、安定状態が反転するようになって
いることを特徴とするものである。
入時に、電源の立ち上がり速度よりも遅い速度で充電を
行う時定数回路と、この時定数回路の充電レベルを検出
する検出回路と、２つのインバータの入出力を相互に接
続して２つの安定状態を持つフリップフロップ回路とを
備え、前記フリップフロップ回路は、前記電源の投入時
に初期化され、前記検出回路が検出する充電レベルが所
定値に達したときに、安定状態が反転するようになって
いることを特徴とするものである。
【００１８】請求項６に記載の発明は、請求項５に記載
のパワーオンリセット回路において、前記フリップフロ
ップ回路の出力の反転後に、前記検出回路の検出動作を
停止するようにしたことを特徴とするものである。
のパワーオンリセット回路において、前記フリップフロ
ップ回路の出力の反転後に、前記検出回路の検出動作を
停止するようにしたことを特徴とするものである。
【００１９】このように、請求項５、請求項６に記載の
発明では、検出回路の他に、電源電圧を利用するととも
にその電源電圧の立ち上がりよりも遅れて立ち上がる電
圧を生成する時定数回路を設け、その時定数回路の生成
電圧によりフリップフロップ回路を動作させるようにし
た。このため、電源の立ち上がり速度が早いような場合
でも、安定したリセット動作が確保できる。
発明では、検出回路の他に、電源電圧を利用するととも
にその電源電圧の立ち上がりよりも遅れて立ち上がる電
圧を生成する時定数回路を設け、その時定数回路の生成
電圧によりフリップフロップ回路を動作させるようにし
た。このため、電源の立ち上がり速度が早いような場合
でも、安定したリセット動作が確保できる。
【００２０】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００２１】本発明のパワーオンリセット回路の第１実
施形態について、図１〜図３を参照して説明する。
施形態について、図１〜図３を参照して説明する。
【００２２】この第１実施形態にかかるパワーオンリセ
ット回路は、図１に示すように、電源の投入時に電源電
圧ＶＤＤの立ち上がりレベルが所定値になったことを検
出する検出回路３と、２つのインバータ４１、４２およ
びコンデンサＣ２、Ｃ３などから構成され２つの安定状
態を持つフリップフロップ回路４と、を少なくとも備え
ている。
ット回路は、図１に示すように、電源の投入時に電源電
圧ＶＤＤの立ち上がりレベルが所定値になったことを検
出する検出回路３と、２つのインバータ４１、４２およ
びコンデンサＣ２、Ｃ３などから構成され２つの安定状
態を持つフリップフロップ回路４と、を少なくとも備え
ている。
【００２３】検出回路３は、図１および図２に示すよう
に、ＮＭＯＳトランジスタＱ１とダイオード接続される
ＮＭＯＳトランジスタＱ２とを直列接続させ、ＮＭＯＳ
トランジスタＱ１のドレインがフリップフロップ回路４
の入力側に接続され、ＮＭＯＳトランジスタＱ２のソー
スが接地されている。また、ＮＭＯＳトランジスタＱ１
のゲートには、電源電圧ＶＤＤが印加されるようになっ
ている。
に、ＮＭＯＳトランジスタＱ１とダイオード接続される
ＮＭＯＳトランジスタＱ２とを直列接続させ、ＮＭＯＳ
トランジスタＱ１のドレインがフリップフロップ回路４
の入力側に接続され、ＮＭＯＳトランジスタＱ２のソー
スが接地されている。また、ＮＭＯＳトランジスタＱ１
のゲートには、電源電圧ＶＤＤが印加されるようになっ
ている。
【００２４】なお、この検出回路３は、ダイオード接続
されるＮＭＯＳトランジスタＱ２の直列接続される段数
を調整することにより、その検出レベルを調整すること
ができる。
されるＮＭＯＳトランジスタＱ２の直列接続される段数
を調整することにより、その検出レベルを調整すること
ができる。
【００２５】フリップフロップ回路４は、図１に示すよ
うに、２つのインバータ４１、４２の入出力が相互に接
続されており、その入力側の共通接続部と電源との間に
コンデンサＣ２が接続され、その出力側の共通接続部と
アースとの間にコンデンサＣ３が接続され、その出力端
子５からパワーオンリセット信号が出力されるようにな
っている。
うに、２つのインバータ４１、４２の入出力が相互に接
続されており、その入力側の共通接続部と電源との間に
コンデンサＣ２が接続され、その出力側の共通接続部と
アースとの間にコンデンサＣ３が接続され、その出力端
子５からパワーオンリセット信号が出力されるようにな
っている。
【００２６】インバータ４１は、図２に示すように、Ｐ
ＭＯＳトランジスタＱ３およびＰＭＯＳトランジスタＱ
４とからなるＣＭＯＳインバータから構成される。同様
に、インバータ４２は、図２に示すように、ＰＭＯＳト
ランジスタＱ５およびＰＭＯＳトランジスタＱ６とから
なるＣＭＯＳインバータから構成される。
ＭＯＳトランジスタＱ３およびＰＭＯＳトランジスタＱ
４とからなるＣＭＯＳインバータから構成される。同様
に、インバータ４２は、図２に示すように、ＰＭＯＳト
ランジスタＱ５およびＰＭＯＳトランジスタＱ６とから
なるＣＭＯＳインバータから構成される。
【００２７】次に、このような構成からなる第１実施形
態にかかるパワーオンリセット回路の動作について、図
１〜図３を参照して説明する。
態にかかるパワーオンリセット回路の動作について、図
１〜図３を参照して説明する。
【００２８】いま、電源が投入されると、電源電圧ＶＤ
Ｄは、３（Ａ）に示すように立ち上がっていき、最大値
（飽和値）になる。フリップフロップ回路４の入力側
は、コンデンサＣ２により電源電圧ＶＤＤに引っ張られ
るので、その入力電圧Ｑは、図３（Ｂ）に示すように立
ち上がっていき、所定値になる。
Ｄは、３（Ａ）に示すように立ち上がっていき、最大値
（飽和値）になる。フリップフロップ回路４の入力側
は、コンデンサＣ２により電源電圧ＶＤＤに引っ張られ
るので、その入力電圧Ｑは、図３（Ｂ）に示すように立
ち上がっていき、所定値になる。
【００２９】一方、フリップフロップ回路４の出力側
は、コンデンサＣ３によりアース側に引っ張られるの
で、その出力電圧（パワーオンリセット信号）Ｒは、図
３（Ｃ）に示すように「Ｌ」レベルに維持されている。
は、コンデンサＣ３によりアース側に引っ張られるの
で、その出力電圧（パワーオンリセット信号）Ｒは、図
３（Ｃ）に示すように「Ｌ」レベルに維持されている。
【００３０】そして、電源電圧ＶＤＤが最大値になる
と、ＭＯＳトランジスタＱ１がオンして、コンデンサＣ
２の電荷がＭＯＳトランジスタＱ１、Ｑ２を通して放電
される。このため、フリップフロップ回路４の入力電圧
Ｑは、図３（Ｂ）に示すように低下していく。この結
果、フリップフロップ回路４の出力電圧Ｒは、図３
（Ｃ）に示すように「Ｌ」レベルから「Ｈ」レベルに反
転する。その後、各部の電圧は、固定された状態にな
る。
と、ＭＯＳトランジスタＱ１がオンして、コンデンサＣ
２の電荷がＭＯＳトランジスタＱ１、Ｑ２を通して放電
される。このため、フリップフロップ回路４の入力電圧
Ｑは、図３（Ｂ）に示すように低下していく。この結
果、フリップフロップ回路４の出力電圧Ｒは、図３
（Ｃ）に示すように「Ｌ」レベルから「Ｈ」レベルに反
転する。その後、各部の電圧は、固定された状態にな
る。
【００３１】以上説明したように、第１実施形態にかか
るパワーオンリセット回路によれば、フリップフロップ
回路４が、電源の投入時に初期化され、検出回路３の検
出レベルが所定値になったときに、安定状態が反転する
ようになっている。このため、電源の立ち上がりが非常
にゆっくり変化する場合でも、フリップフロップ回路４
が確実にリセットされて、確実にリセット信号が得られ
る。
るパワーオンリセット回路によれば、フリップフロップ
回路４が、電源の投入時に初期化され、検出回路３の検
出レベルが所定値になったときに、安定状態が反転する
ようになっている。このため、電源の立ち上がりが非常
にゆっくり変化する場合でも、フリップフロップ回路４
が確実にリセットされて、確実にリセット信号が得られ
る。
【００３２】また、リセット前後の状態保持にフリップ
フロップ回路４が使用されているので、耐ノイズ性に優
れ、誤動作の危険がない。さらに、フリップフロップ回
路４は、リセット後は状態の変化がないので、定常的な
電流消費が少ない。
フロップ回路４が使用されているので、耐ノイズ性に優
れ、誤動作の危険がない。さらに、フリップフロップ回
路４は、リセット後は状態の変化がないので、定常的な
電流消費が少ない。
【００３３】次に、本発明のパワーオンリセット回路の
第２実施形態について、図４を参照して説明する。
第２実施形態について、図４を参照して説明する。
【００３４】この第２実施形態にかかるパワーオンリセ
ット回路は、図４に示すように、図１に示す第１実施形
態にさらに時定数回路などを設け、電源電圧が早く立ち
上がるような場合でも安定したパワーオンリセット信号
が得られるようにしたものである。
ット回路は、図４に示すように、図１に示す第１実施形
態にさらに時定数回路などを設け、電源電圧が早く立ち
上がるような場合でも安定したパワーオンリセット信号
が得られるようにしたものである。
【００３５】すなわち、この第２実施形態にかかるパワ
ーオンリセット回路は、図４に示すように、時定数回路
１１と、バッファ１２と、帰還回路１３と、検出回路３
と、フリップフロップ回路４とを、少なくとも備えたも
のであり、第１実施形態と異なるのは、時定数回路１
１、バッファ１２、および帰還回路１３を新たに設けた
点である。従って、図１のパワーオンリセット回路と同
一の構成要素については、同一符号を付してその説明を
適宜省略する。
ーオンリセット回路は、図４に示すように、時定数回路
１１と、バッファ１２と、帰還回路１３と、検出回路３
と、フリップフロップ回路４とを、少なくとも備えたも
のであり、第１実施形態と異なるのは、時定数回路１
１、バッファ１２、および帰還回路１３を新たに設けた
点である。従って、図１のパワーオンリセット回路と同
一の構成要素については、同一符号を付してその説明を
適宜省略する。
【００３６】時定数回路１１は、抵抗Ｒ１とコンデンサ
Ｃ１とが電源とアースとの間に直列に接続されたもので
ある。時定数回路１１の出力は、バッファ１２を介して
検出回路３の入力であるＭＯＳトランジスタＱ１のゲー
トに印加されるように構成されている。なお、バッファ
１２は、波形成形に使用するものであり、省略すること
が可能である。
Ｃ１とが電源とアースとの間に直列に接続されたもので
ある。時定数回路１１の出力は、バッファ１２を介して
検出回路３の入力であるＭＯＳトランジスタＱ１のゲー
トに印加されるように構成されている。なお、バッファ
１２は、波形成形に使用するものであり、省略すること
が可能である。
【００３７】検出回路３の出力は、ＰＭＯＳトランジス
タＱ７からなる帰還回路１３を介して検出回路３の入力
側に帰還されるようになっている。すなわち、ＰＭＯＳ
トランジスタＱ７は、そのソースが電源に接続されると
ともに、そのゲートがＭＯＳトランジスタＱ１のドレイ
ンに接続され、そのドレインがバッファ１２の入力側に
接続されている。
タＱ７からなる帰還回路１３を介して検出回路３の入力
側に帰還されるようになっている。すなわち、ＰＭＯＳ
トランジスタＱ７は、そのソースが電源に接続されると
ともに、そのゲートがＭＯＳトランジスタＱ１のドレイ
ンに接続され、そのドレインがバッファ１２の入力側に
接続されている。
【００３８】次に、このような構成からなる第２実施形
態にかかるパワーオンリセット回路の動作について説明
する。
態にかかるパワーオンリセット回路の動作について説明
する。
【００３９】いま、電源が投入されると、時定数回路１
１の出力電圧（充電電圧）Ｖｎは、電源電圧ＶＤＤの立
ち上がりに遅れて立ち上がっていく。このとき、フリッ
プフロップ回路４の入力電圧Ｑは、図３（Ｂ）と同様に
立ち上がっていくとともに、フリップフロップ回路４の
出力電圧Ｒは、図３（Ｃ）と同様に「Ｌ」レベルに維持
された状態にある。
１の出力電圧（充電電圧）Ｖｎは、電源電圧ＶＤＤの立
ち上がりに遅れて立ち上がっていく。このとき、フリッ
プフロップ回路４の入力電圧Ｑは、図３（Ｂ）と同様に
立ち上がっていくとともに、フリップフロップ回路４の
出力電圧Ｒは、図３（Ｃ）と同様に「Ｌ」レベルに維持
された状態にある。
【００４０】電源電圧ＶＤＤが最大値になったのち、時
定数回路１１の出力電圧Ｖｎが所定値になると、検出回
路３のＭＯＳトランジスタＱ１がオンし、コンデンサＣ
２の電荷がＭＯＳトランジスタＱ１、Ｑ２を通して放電
される。このため、フリップフロップ回路４の入力電圧
Ｑは、図３（Ｂ）と同様に低下していく。この結果、フ
リップフロップ回路４の出力電圧Ｒは、図３（Ｃ）と同
様に「Ｌ」レベルから「Ｈ」レベルに反転する。
定数回路１１の出力電圧Ｖｎが所定値になると、検出回
路３のＭＯＳトランジスタＱ１がオンし、コンデンサＣ
２の電荷がＭＯＳトランジスタＱ１、Ｑ２を通して放電
される。このため、フリップフロップ回路４の入力電圧
Ｑは、図３（Ｂ）と同様に低下していく。この結果、フ
リップフロップ回路４の出力電圧Ｒは、図３（Ｃ）と同
様に「Ｌ」レベルから「Ｈ」レベルに反転する。
【００４１】このとき、ＭＯＳトランジスタＱ７はオン
し、コンデンサＣ１の電荷が放電される。これにより、
検出回路３は非検出の状態になる上に、各部の電位は固
定された状態になる。
し、コンデンサＣ１の電荷が放電される。これにより、
検出回路３は非検出の状態になる上に、各部の電位は固
定された状態になる。
【００４２】以上説明したように、第２実施形態にかか
るパワーオンリセット回路によれば、検出回路３の他
に、電源電圧の立ち上がりよりも遅れて立ち上がる電圧
を生成する時定数回路１１を設け、その時定数回路１１
の出力電圧によりフリップフロップ回路４を動作させる
ようにした。このため、フリップフロップ回路４は、電
源の立ち上がり速度が早いような場合であっても、安定
したリセット動作が確保できる。
るパワーオンリセット回路によれば、検出回路３の他
に、電源電圧の立ち上がりよりも遅れて立ち上がる電圧
を生成する時定数回路１１を設け、その時定数回路１１
の出力電圧によりフリップフロップ回路４を動作させる
ようにした。このため、フリップフロップ回路４は、電
源の立ち上がり速度が早いような場合であっても、安定
したリセット動作が確保できる。
【００４３】また、フリップフロップ回路４がリセット
後は、ＭＯＳトランジスタＱ７により、各ノードは所定
の状態に固定されるので、耐ノイズ性に優れ、誤動作の
危険がない。
後は、ＭＯＳトランジスタＱ７により、各ノードは所定
の状態に固定されるので、耐ノイズ性に優れ、誤動作の
危険がない。
【００４４】
【発明の効果】以上述べたように、請求項１〜請求項４
にかかる各発明では、フリップフロップ回路が、電源の
投入時に初期化され、検出回路の検出レベルが所定値に
なったときに、安定状態が反転するようになっている。
このため、電源の立ち上がりが非常にゆっくり変化する
場合でも、フリップフロップ回路が確実にリセットされ
て、確実にリセット信号が得られる。
にかかる各発明では、フリップフロップ回路が、電源の
投入時に初期化され、検出回路の検出レベルが所定値に
なったときに、安定状態が反転するようになっている。
このため、電源の立ち上がりが非常にゆっくり変化する
場合でも、フリップフロップ回路が確実にリセットされ
て、確実にリセット信号が得られる。
【００４５】また、請求項１〜請求項４に係る各発明で
は、リセット前後の状態保持にフリップフロップ回路が
使用されているので、耐ノイズ性に優れ、誤動作の危険
がない。さらに、フリップフロップ回路は、リセット後
は状態の変化がないので、定常的な電流消費が少ない。
は、リセット前後の状態保持にフリップフロップ回路が
使用されているので、耐ノイズ性に優れ、誤動作の危険
がない。さらに、フリップフロップ回路は、リセット後
は状態の変化がないので、定常的な電流消費が少ない。
【００４６】さらに、請求項５、請求項６にかかる発明
では、検出回路の他に、電源電圧の立ち上がりよりも遅
れて立ち上がる電圧を生成する時定数回路を設け、その
時定数回路の生成電圧によりフリップフロップ回路を動
作させるようにした。このため、電源の立ち上がり速度
が早いような場合でも、安定したリセット動作が確保で
きる。
では、検出回路の他に、電源電圧の立ち上がりよりも遅
れて立ち上がる電圧を生成する時定数回路を設け、その
時定数回路の生成電圧によりフリップフロップ回路を動
作させるようにした。このため、電源の立ち上がり速度
が早いような場合でも、安定したリセット動作が確保で
きる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の構成を示す回路図であ
る。
る。
【図２】第１実施形態の回路図であり、フリップフロッ
プ回路の部分が詳細に示されている。
プ回路の部分が詳細に示されている。
【図３】第１実施形態の主要部の波形図である。
【図４】本発明の第２実施形態の構成を示す回路図であ
る。
る。
【図５】従来回路の回路図である。
【図６】従来回路の主要部の波形図である。
【符号の説明】 Ｒ１ 抵抗 Ｃ１〜Ｃ３ コンデンサ Ｑ１〜Ｑ７ ＭＯＳトランジスタ ３ 検出回路 ４ フリップフロップ回路 ５ 出力端子 １１ 時定数回路 １２ バッファ １３ 帰還回路 ４１、４２ インバータ
Claims (6)
- 【請求項１】 電源の投入時に電源の立ち上がりレベル
が所定値になったことを検出する検出回路と、 ２つのインバータの入出力を相互に接続して２つの安定
状態を持つフリップフロップ回路とを備え、 前記フリップフロップ回路は、前記電源の投入時に初期
化され、前記検出回路の検出レベルが所定値になったと
きに、安定状態が反転するようになっていることを特徴
とするパワーオンリセット回路。 - 【請求項２】 前記検出回路は、第１ＭＯＳトランジス
タとダイオード接続された第２ＭＯＳトランジスタとを
直列接続させた直列回路からなり、その出力側が前記フ
リップフロップ回路の入力側に接続され、かつ、第１Ｍ
ＯＳトランジスタに電源電圧を印加するようになってい
ることを特徴とする請求項１に記載のパワーオンリセッ
ト回路。 - 【請求項３】 前記フリップフロップ回路における電源
投入時の初期化は、前記フリップフロップ回路と電源と
を容量結合することにより行うようになっていることを
特徴とする請求項１または請求項２に記載のパワーオン
リセット回路。 - 【請求項４】 前記２つのインバータは、ＣＭＯＳイン
バータからなることを特徴とする請求項１、請求項２ま
たは請求項３に記載のパワーオンリセット回路。 - 【請求項５】 電源の投入時に、電源の立ち上がり速度
よりも遅い速度で充電を行う時定数回路と、 この時定数回路の充電レベルを検出する検出回路と、 ２つのインバータの入出力を相互に接続して２つの安定
状態を持つフリップフロップ回路とを備え、 前記フリップフロップ回路は、前記電源の投入時に初期
化され、前記検出回路が検出する充電レベルが所定値に
達したときに、安定状態が反転するようになっているこ
とを特徴とするパワーオンリセット回路。 - 【請求項６】 前記フリップフロップ回路の出力の反転
後に、前記検出回路の検出動作を停止するようにしたこ
とを特徴とする請求項５に記載のパワーオンリセット回
路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000103842A JP3687477B2 (ja) | 2000-04-05 | 2000-04-05 | パワーオンリセット回路 |
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| JP2000103842A JP3687477B2 (ja) | 2000-04-05 | 2000-04-05 | パワーオンリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001292054A true JP2001292054A (ja) | 2001-10-19 |
| JP3687477B2 JP3687477B2 (ja) | 2005-08-24 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000103842A Expired - Fee Related JP3687477B2 (ja) | 2000-04-05 | 2000-04-05 | パワーオンリセット回路 |
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| Country | Link |
|---|---|
| JP (1) | JP3687477B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7612588B2 (en) | 2007-03-05 | 2009-11-03 | Freescale Semiconductor, Inc | Power on detection circuit |
| US8174251B2 (en) | 2007-09-13 | 2012-05-08 | Freescale Semiconductor, Inc. | Series regulator with over current protection circuit |
| JP2016082501A (ja) * | 2014-10-21 | 2016-05-16 | 株式会社デンソー | パワーオンリセット回路 |
-
2000
- 2000-04-05 JP JP2000103842A patent/JP3687477B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JP3687477B2 (ja) | 2005-08-24 |
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