JPH03230617A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03230617A JPH03230617A JP2025516A JP2551690A JPH03230617A JP H03230617 A JPH03230617 A JP H03230617A JP 2025516 A JP2025516 A JP 2025516A JP 2551690 A JP2551690 A JP 2551690A JP H03230617 A JPH03230617 A JP H03230617A
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- JP
- Japan
- Prior art keywords
- circuit
- channel mos
- mos transistor
- voltage
- power supply
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 230000002950 deficient Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 4
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体集積回路に関するものである。
（従来の技術）
半導体集積回路の外部入力信号を受ける入力段回路には
インバータ回路を備えている回路が良く用いられる。
インバータ回路を備えている回路が良く用いられる。
（発明か解決しようとする課題）
このようなインバータ回路、例えば第６図に示すＣＭＯ
Ｓインバータを備えている入力段回路にお（゛て、ノー
ド６１に外部入力信号を入力し、ノート６２から内部入
力信号を取出す場合に、ＣＭＯＳインバータのノード６
２の電位レベルが反転するときのノード６１の電位、す
なわち回路しきい値が電源電圧Ｖｃｃのレベルに応じて
第７図に示すように変化する。このため電源電圧Ｖ。０
が変動した場合に、ＣＭＯＳインバータ回路によって規
定される、ノード６２がロウレベルになるためのノード
６１の電位の最大値よりも回路しきい値か大きくなって
動作不良を起すおそれがあった。
Ｓインバータを備えている入力段回路にお（゛て、ノー
ド６１に外部入力信号を入力し、ノート６２から内部入
力信号を取出す場合に、ＣＭＯＳインバータのノード６
２の電位レベルが反転するときのノード６１の電位、す
なわち回路しきい値が電源電圧Ｖｃｃのレベルに応じて
第７図に示すように変化する。このため電源電圧Ｖ。０
が変動した場合に、ＣＭＯＳインバータ回路によって規
定される、ノード６２がロウレベルになるためのノード
６１の電位の最大値よりも回路しきい値か大きくなって
動作不良を起すおそれがあった。
本発明は上記問題点を考慮してなされたものであって、
電源電圧が変動した場合でも動作不良が生じるのを可及
的に防止することのできる半導体集積回路を提供するこ
とを目的とする。
電源電圧が変動した場合でも動作不良が生じるのを可及
的に防止することのできる半導体集積回路を提供するこ
とを目的とする。
（課題を解決するための手段）
第１の発明は、外部からの入力信号を受ける入力段回路
か電源の電圧によって駆動されるインバタ回路を有して
いる半導体集積回路において、電源とインバータ回路と
をＰチャネルＭＯＳトランジスタを介して接続し、この
ＰチャネルＭＯＳトランジスタのゲート電極に印加され
る電圧と電源電圧との差電圧が一定となるようにＰチャ
ネルＭＯＳトランジスタのゲート電極に印加する電圧を
ゲート電圧設定手段によって設定したことを特徴とする
。
か電源の電圧によって駆動されるインバタ回路を有して
いる半導体集積回路において、電源とインバータ回路と
をＰチャネルＭＯＳトランジスタを介して接続し、この
ＰチャネルＭＯＳトランジスタのゲート電極に印加され
る電圧と電源電圧との差電圧が一定となるようにＰチャ
ネルＭＯＳトランジスタのゲート電極に印加する電圧を
ゲート電圧設定手段によって設定したことを特徴とする
。
第２の発明は、ソース電極が電源に接続され、ケート電
極かゲート電圧設定手段に接続されるＰチャネルＭＯ５
）ランジスタと、ドレイン電極か前記ＰチャネルＭＯ５
）ランジスタのドレイン電極に接続され、ゲート電極に
外部からの入力信号か入力されるＮチャネルＭＯＳ）ラ
ンジスタとからなる入力段回路を備えている半導体集積
回路において、ゲート電圧設定手段は電源電圧との差電
圧が一定となる電圧を発生することを特徴とする。
極かゲート電圧設定手段に接続されるＰチャネルＭＯ５
）ランジスタと、ドレイン電極か前記ＰチャネルＭＯ５
）ランジスタのドレイン電極に接続され、ゲート電極に
外部からの入力信号か入力されるＮチャネルＭＯＳ）ラ
ンジスタとからなる入力段回路を備えている半導体集積
回路において、ゲート電圧設定手段は電源電圧との差電
圧が一定となる電圧を発生することを特徴とする。
（作 用）
このように構成された第１の発明の半導体集積回路によ
れば、ＰチャネルＭＯＳトランジスタのゲート電極に印
加される電圧と電源電圧との差電圧か一定となるように
上記ＰチャネルＭＯＳトランジスタのゲート電極に印加
される電圧がゲート電圧設定手段によって設定される。
れば、ＰチャネルＭＯＳトランジスタのゲート電極に印
加される電圧と電源電圧との差電圧か一定となるように
上記ＰチャネルＭＯＳトランジスタのゲート電極に印加
される電圧がゲート電圧設定手段によって設定される。
これにより上記ＰチャネルＭＯＳトランジスタはインバ
ータ回路に対して定電流源となり、電源電圧が変動して
もインバータ回路の回路しきい値をほぼ一定に保つこと
かｎＪ能となり、動作不良か生しるのをｉＪ及的に防止
することかできる。
ータ回路に対して定電流源となり、電源電圧が変動して
もインバータ回路の回路しきい値をほぼ一定に保つこと
かｎＪ能となり、動作不良か生しるのをｉＪ及的に防止
することかできる。
又、上述のように構成された第２の発明の半導体集積回
路によれば、ＰチャネルＭＯＳトランジスタのゲート電
極に印加される電圧か、ゲート電圧設定手段によって電
源電圧との差電圧が一定となるように設定される。これ
により上記ＰチャネルＭＯＳ）ランジスタは、Ｎチャネ
ルＭＯＳトランジスタに対して定電流源となり、電源電
圧か変動しても入力段回路の回路しきい値をほぼ一定に
保つことが可能となり動作不良が生しることを可及的に
防止することができる。
路によれば、ＰチャネルＭＯＳトランジスタのゲート電
極に印加される電圧か、ゲート電圧設定手段によって電
源電圧との差電圧が一定となるように設定される。これ
により上記ＰチャネルＭＯＳ）ランジスタは、Ｎチャネ
ルＭＯＳトランジスタに対して定電流源となり、電源電
圧か変動しても入力段回路の回路しきい値をほぼ一定に
保つことが可能となり動作不良が生しることを可及的に
防止することができる。
（実施例）
第１図を参照して第１の発明による半導体集積回路の第
１の実施例を説明する。この実施例の半導体集積回路の
入力段回路（外部入力信号が入力される回路）は、Ｐチ
ャネルＭＯＳトランジスタ（以下、単にトランジスタと
もいう）ＰｌｌとＮチャネルＭＯＳ）ランジスタ（以下
、中にトランジスタともいう）Ｎ１１からなるＣ〜１０
５インバタを備えており、この入力段回路において電源
とトランジスタｐＨのソース電極との間にＰチャネルＭ
ＯＳトラン／スタＰ１を接続し、このトランジスタＰ１
か定電流源となるように動作させたものである。すなわ
ち、トランジスタＰ１のソス屯極をｒｌｉ ＩＩに、ト
ランジスタのドレイン電極をトランジスタｐＨのソース
電極に接続し、更にトランジスタＰ１か割に、五極管動
作するように、トランジスタＰ）のケート電極に印加す
るケート電圧Ｖ と電源電圧■。０との差電圧か一定と
なるように設定する。するとトランジスタＰ］１及びＮ
ｌ】からなるＣ Ｍ ＯＳインバータの貫通電流はほぼ
一定となる。一方、インバータ回路の回路しきい値、す
なわちインバータ回路の出力ノート１２か反転するとき
の入力ノート１０に印加される外部入力信号の値は貫通
電流によって決まる。
１の実施例を説明する。この実施例の半導体集積回路の
入力段回路（外部入力信号が入力される回路）は、Ｐチ
ャネルＭＯＳトランジスタ（以下、単にトランジスタと
もいう）ＰｌｌとＮチャネルＭＯＳ）ランジスタ（以下
、中にトランジスタともいう）Ｎ１１からなるＣ〜１０
５インバタを備えており、この入力段回路において電源
とトランジスタｐＨのソース電極との間にＰチャネルＭ
ＯＳトラン／スタＰ１を接続し、このトランジスタＰ１
か定電流源となるように動作させたものである。すなわ
ち、トランジスタＰ１のソス屯極をｒｌｉ ＩＩに、ト
ランジスタのドレイン電極をトランジスタｐＨのソース
電極に接続し、更にトランジスタＰ１か割に、五極管動
作するように、トランジスタＰ）のケート電極に印加す
るケート電圧Ｖ と電源電圧■。０との差電圧か一定と
なるように設定する。するとトランジスタＰ］１及びＮ
ｌ】からなるＣ Ｍ ＯＳインバータの貫通電流はほぼ
一定となる。一方、インバータ回路の回路しきい値、す
なわちインバータ回路の出力ノート１２か反転するとき
の入力ノート１０に印加される外部入力信号の値は貫通
電流によって決まる。
したかって第１図に示す入力段回路の回路しきい値は、
電源電圧Ｖ。０が多少変動してもほぼ一定となる。この
時の電源電圧■。Ｃと回路しきい値との関係を第２図の
グラフΩ１に示す。なお、従来の入力段回路の回路しき
い値と電源電圧■。０との関係をグラフρ に示す。グ
ラフΩ１から分かるように電源電圧Ｖ。０か通常変動す
る範囲（Ｖ Ａ〜ＶＢまでの範囲）においては、回路し
きい値は従来の場合に比べてほぼ一定となっている。
電源電圧Ｖ。０が多少変動してもほぼ一定となる。この
時の電源電圧■。Ｃと回路しきい値との関係を第２図の
グラフΩ１に示す。なお、従来の入力段回路の回路しき
い値と電源電圧■。０との関係をグラフρ に示す。グ
ラフΩ１から分かるように電源電圧Ｖ。０か通常変動す
る範囲（Ｖ Ａ〜ＶＢまでの範囲）においては、回路し
きい値は従来の場合に比べてほぼ一定となっている。
電源電圧Ｖ。０との差電圧が一定となる電圧Ｖ。
を発生する回路の具体例を第３図（ａ）〜（ｆ）に示す
。第３図（ａ）に示す回路はＰチャネルＭＯＳトランジ
スタＰ３１と抵抗Ｒ１を直列に接続した直列回路からな
っている。この直列回路において、トランジスタＰ３１
のゲート電極とドレイン電極を接続し、ソース電極に電
源電圧■。０を印加する。なお、抵抗Ｒ１は高抵抗値の
ものを用いる。すると、トランジスタＰ３１のドレイン
電極及びケート電極の電位■ は、Ｖ ＴＲ（＜ Ｏ）
をトランジスタＰ３１のしきい値とするとＶ ｃｃ 十
ＶＴＰとなる。したがってトランジスタＰ３１のソス電
極とケート電極間の電位差を常にＶＴＰとすることがで
き、電源電圧にかかわらすコンダクタンスをほぼ一定に
することかできる。
。第３図（ａ）に示す回路はＰチャネルＭＯＳトランジ
スタＰ３１と抵抗Ｒ１を直列に接続した直列回路からな
っている。この直列回路において、トランジスタＰ３１
のゲート電極とドレイン電極を接続し、ソース電極に電
源電圧■。０を印加する。なお、抵抗Ｒ１は高抵抗値の
ものを用いる。すると、トランジスタＰ３１のドレイン
電極及びケート電極の電位■ は、Ｖ ＴＲ（＜ Ｏ）
をトランジスタＰ３１のしきい値とするとＶ ｃｃ 十
ＶＴＰとなる。したがってトランジスタＰ３１のソス電
極とケート電極間の電位差を常にＶＴＰとすることがで
き、電源電圧にかかわらすコンダクタンスをほぼ一定に
することかできる。
第３図（ｂ）及び（ｃ）に示す回路はそれぞれ第３図（
ａ）に示す回路において抵抗Ｒ１の代わりに、トランジ
スタのチャネル長“Ｌ”を長くしたＮチャネルＭＯＳト
ランジスタＮ３４及びＰチャネルＭＯＳトランジスタＰ
３４を用いたものである。なお、トランジスタＰ３４の
ゲート電極は電源に接続され（第３図（ｂ）参照）、ト
ランジスタＰ３４のケート電極は接地される（第３図（
ｃ）参照）。
ａ）に示す回路において抵抗Ｒ１の代わりに、トランジ
スタのチャネル長“Ｌ”を長くしたＮチャネルＭＯＳト
ランジスタＮ３４及びＰチャネルＭＯＳトランジスタＰ
３４を用いたものである。なお、トランジスタＰ３４の
ゲート電極は電源に接続され（第３図（ｂ）参照）、ト
ランジスタＰ３４のケート電極は接地される（第３図（
ｃ）参照）。
このように高抵抗値の抵抗Ｒ１の代わりに、チャネル長
“Ｌ′が長いトランジスタを用いてもトランジスタＰ３
１のゲート電極及びドレイン電極の電位をＶｃｃ十■Ｔ
Ｐとすることができる。
“Ｌ′が長いトランジスタを用いてもトランジスタＰ３
１のゲート電極及びドレイン電極の電位をＶｃｃ十■Ｔ
Ｐとすることができる。
第３図（ｄ）乃至（ｆ）に示す回路は、それぞれ第３図
（ａ）乃至（ｃ）に示す回路においてトランジスタＰ３
１をＮチャネルトランジスタＮ３１に置換えたものであ
る。なお、トランジスタＮ ３１はドレイン電極とゲー
ト電極を接続して電源電圧を印加したものである。した
がってトランジスタＮ３１のソース電極の電位ＶｃはＶ
ｃｃＶ となる。ここてＶＴＮ（＞０）はトランジスタ
Ｎ Ｎ３１のしきい値を示す。
（ａ）乃至（ｃ）に示す回路においてトランジスタＰ３
１をＮチャネルトランジスタＮ３１に置換えたものであ
る。なお、トランジスタＮ ３１はドレイン電極とゲー
ト電極を接続して電源電圧を印加したものである。した
がってトランジスタＮ３１のソース電極の電位ＶｃはＶ
ｃｃＶ となる。ここてＶＴＮ（＞０）はトランジスタ
Ｎ Ｎ３１のしきい値を示す。
第４図に第１の発明による半導体集積回路にかかる入力
段回路の第２の実施例を示す。
段回路の第２の実施例を示す。
この実施例の入力段回路は、ＰチャネルトランジスタＰ
４１、ＮチャネルトランジスタＮ４１゜Ｎ４２．Ｎ４３
、及びＮＯＴ回路ＮＯＴからなるシュミットトリガ回路
と、ＰチャネルトランジスタＰ１と、Ｐチャネルトラン
ジスタＰ３１及び高抵抗値の抵抗Ｒ１からなる直列回路
とを備えており、ノード４０を介して入力される外部入
力信号はシュミットトリガ回路を経てノード４２に接続
される半導体集積回路の他の部分に送られる。トランジ
スタＰ３１及び抵抗Ｒ１からなる直列回路は第３図（ａ
）に示した直列回路と同等の動作をする。すなわち、ト
ランジスタＰ１のゲート電極の電圧と電源電圧Ｖ。０と
の差電圧がほぼ一定（＝ＶＴＰ）となるようにトランジ
スタＰ１を駆動する。
４１、ＮチャネルトランジスタＮ４１゜Ｎ４２．Ｎ４３
、及びＮＯＴ回路ＮＯＴからなるシュミットトリガ回路
と、ＰチャネルトランジスタＰ１と、Ｐチャネルトラン
ジスタＰ３１及び高抵抗値の抵抗Ｒ１からなる直列回路
とを備えており、ノード４０を介して入力される外部入
力信号はシュミットトリガ回路を経てノード４２に接続
される半導体集積回路の他の部分に送られる。トランジ
スタＰ３１及び抵抗Ｒ１からなる直列回路は第３図（ａ
）に示した直列回路と同等の動作をする。すなわち、ト
ランジスタＰ１のゲート電極の電圧と電源電圧Ｖ。０と
の差電圧がほぼ一定（＝ＶＴＰ）となるようにトランジ
スタＰ１を駆動する。
ここでＶＴＰはトランジスタＰ３１のしきい値を示す。
又、トランジスタＰ１はンユミットトリガ回路にＺ・１
シて定電流源となるように動作する。これにより、シュ
ミットトリガ回路のトランジスタＰ４１．Ｎ４１．Ｎ４
２からなるインバータ回路の回路しきい値のＴｈ ｎｌ
、電圧依イｊ性を抑えることができる。
シて定電流源となるように動作する。これにより、シュ
ミットトリガ回路のトランジスタＰ４１．Ｎ４１．Ｎ４
２からなるインバータ回路の回路しきい値のＴｈ ｎｌ
、電圧依イｊ性を抑えることができる。
第５図に第２の発明による半導体集積回路にかかる入力
段回路の第３の実施例を示す。この実施例の入力段回路
は、ＰチャネルトランジスタＰＩとＮチャネルトランジ
スタＮ５１を直列に接続しｔ：直列回路からなっている
。トランジスタＰ１のソース電極には電源電圧■。０か
印加され、ゲート電極には電＃、電圧Ｖ。０と一定の差
電圧を有する電圧■Ｇか印加される。
段回路の第３の実施例を示す。この実施例の入力段回路
は、ＰチャネルトランジスタＰＩとＮチャネルトランジ
スタＮ５１を直列に接続しｔ：直列回路からなっている
。トランジスタＰ１のソース電極には電源電圧■。０か
印加され、ゲート電極には電＃、電圧Ｖ。０と一定の差
電圧を有する電圧■Ｇか印加される。
したかって、トランジスタＰ１はトランジスタＮ５１に
対して定電流源となり、電源電圧Ｖ。０か変動しても入
力段回路の出力ノート、すなわちトランジスタＰ１のド
レイン電極とトランジスタＮ５１のドレイン電極との中
間ノード５２の電位レベルが反転するときの、入力段回
路の入力ノート、すなわちトランジスタＮ５１のゲート
電極に接続されたノード５０の入力端子（回路しきい値
）はほは一定となる。
対して定電流源となり、電源電圧Ｖ。０か変動しても入
力段回路の出力ノート、すなわちトランジスタＰ１のド
レイン電極とトランジスタＮ５１のドレイン電極との中
間ノード５２の電位レベルが反転するときの、入力段回
路の入力ノート、すなわちトランジスタＮ５１のゲート
電極に接続されたノード５０の入力端子（回路しきい値
）はほは一定となる。
以上説明したように本発明によれば、電源電圧か変動し
ても回路しきい値をほぼ一定にすることか可能となり、
動作不良か生じることを可及的に防止することかできる
。
ても回路しきい値をほぼ一定にすることか可能となり、
動作不良か生じることを可及的に防止することかできる
。
第１図は第１の発明による半導体集積回路にかかる入力
段回路の第１の実施例を示す回路図、第２図は第１の発
明による半導体集積回路の効果を説明するグラフ、第３
図（ａ）乃至（ｆ）は電源電圧と一定の差電圧の関係に
ある電圧を発生する回路の構成図、第４図は第１の発明
による半導体集積回路にかかる入力段回路の第２の実施
例を示す回路図、第５図は第３の発明による半導体集積
回路にかかる入力段回路の第３の実施例を示す回路図、
第６図は従来の入力段回路に用いられるインバータ回路
の回路図、第７図は第６図に示すインバータ回路の電源
電圧と回路しきい値との関係を小すグラフである。 ＰＩ ｐＨ・・・ＰチャネルＭＯＳトランジスタ、Ｎ１
＋・ＮチャネルＭＯＳトランジスタ、”ｃｃ・・電源電
圧、〕０・・・入力ノード、１２・・・出力ノード。
段回路の第１の実施例を示す回路図、第２図は第１の発
明による半導体集積回路の効果を説明するグラフ、第３
図（ａ）乃至（ｆ）は電源電圧と一定の差電圧の関係に
ある電圧を発生する回路の構成図、第４図は第１の発明
による半導体集積回路にかかる入力段回路の第２の実施
例を示す回路図、第５図は第３の発明による半導体集積
回路にかかる入力段回路の第３の実施例を示す回路図、
第６図は従来の入力段回路に用いられるインバータ回路
の回路図、第７図は第６図に示すインバータ回路の電源
電圧と回路しきい値との関係を小すグラフである。 ＰＩ ｐＨ・・・ＰチャネルＭＯＳトランジスタ、Ｎ１
＋・ＮチャネルＭＯＳトランジスタ、”ｃｃ・・電源電
圧、〕０・・・入力ノード、１２・・・出力ノード。
Claims (1)
- 【特許請求の範囲】 １、外部からの入力信号を受ける入力段回路が電源の電
圧によって駆動されるインバータ回路を有している半導
体集積回路において、 前記電源と前記インバータ回路とをＰチャネルＭＯＳト
ランジスタを介して接続し、このＰチャネルＭＯＳトラ
ンジスタのゲート電極に印加される電圧と電源電圧との
差電圧が一定となるように前記ＰチャネルＭＯＳトラン
ジスタのゲート電極に印加する電圧をゲート電圧設定手
段によって設定したことを特徴とする半導体集積回路。 ２、前記入力段回路はシュミットトリガ回路からなるこ
とを特徴とする請求項１記載の半導体集積回路。 ３、ソース電極が電源に接続され、ゲート電極がゲート
電圧設定手段に接続されるＰチャネルＭＯＳトランジス
タと、ドレイン電極が前記ＰチャネルＭＯＳトランジス
タのドレイン電極に接続され、ゲート電極に外部からの
入力信号が入力されるＮチャネルＭＯＳトランジスタと
からなる入力段回路を備えている半導体集積回路におい
て、前記ゲート電圧設定手段は電源電圧との差電圧が一
定となる電圧を発生することを特徴とする半導体集積回
路。 ４、前記ゲート電圧設定手段は、ソース電極が電源に接
続され、ゲート電極とドレイン電極とが接続されたＰチ
ャネルＭＯＳトランジスタと、このＰチャネルＭＯＳト
ランジスタによって駆動され、前記ＰチャネルＭＯＳト
ランジスタよりもコンダクタンスの小さな負荷素子とか
らなることを特徴とする請求項１乃至３の１つに記載の
半導体集積回路。 ５、前記ゲート電圧設定手段は、ドレイン電極とゲート
電極が電源に接続されたＮチャネルＭＯＳトランジスタ
と、このＮチャネルＭＯＳトランジスタによって駆動さ
れ、このＮチャネルＭＯＳトランジスタよりもコンダク
タンスの小さな負荷素子とからなることを特徴とする請
求項１乃至３の１つに記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2025516A JPH03230617A (ja) | 1990-02-05 | 1990-02-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2025516A JPH03230617A (ja) | 1990-02-05 | 1990-02-05 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03230617A true JPH03230617A (ja) | 1991-10-14 |
Family
ID=12168225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2025516A Pending JPH03230617A (ja) | 1990-02-05 | 1990-02-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03230617A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1050886A1 (en) * | 1999-05-01 | 2000-11-08 | STMicroelectronics S.r.l. | Memory protection circuit and method |
| CN102622027A (zh) * | 2011-01-28 | 2012-08-01 | 拉碧斯半导体株式会社 | 电压识别装置以及时钟控制装置 |
| JP2015146607A (ja) * | 2015-03-12 | 2015-08-13 | ラピスセミコンダクタ株式会社 | 半導体装置 |
| JP2017118323A (ja) * | 2015-12-24 | 2017-06-29 | ラピスセミコンダクタ株式会社 | 発振回路 |
-
1990
- 1990-02-05 JP JP2025516A patent/JPH03230617A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1050886A1 (en) * | 1999-05-01 | 2000-11-08 | STMicroelectronics S.r.l. | Memory protection circuit and method |
| US6240002B1 (en) | 1999-05-01 | 2001-05-29 | Stmicroelectronics S.R.L. | Content addressable memory protection circuit and method |
| CN102622027A (zh) * | 2011-01-28 | 2012-08-01 | 拉碧斯半导体株式会社 | 电压识别装置以及时钟控制装置 |
| JP2012156963A (ja) * | 2011-01-28 | 2012-08-16 | Lapis Semiconductor Co Ltd | 電圧識別装置及び時計制御装置 |
| JP2015146607A (ja) * | 2015-03-12 | 2015-08-13 | ラピスセミコンダクタ株式会社 | 半導体装置 |
| JP2017118323A (ja) * | 2015-12-24 | 2017-06-29 | ラピスセミコンダクタ株式会社 | 発振回路 |
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