JP2017118323A

JP2017118323A - 発振回路

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Publication number: JP2017118323A
Application number: JP2015251777A
Authority: JP
Inventors: 尚弘米田; Hisahiro Yoneda
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2015-12-24
Filing date: 2015-12-24
Publication date: 2017-06-29
Anticipated expiration: 2035-12-24
Also published as: JP6763661B2

Abstract

【課題】回路規模の増大、及び発振周波数の温度依存を抑えた高精度な発振信号を生成することが可能な発振回路を提供する。【解決手段】発振回路１００において、電圧値が周期的に増加及び低下を繰り返す電圧と所定値との大小比較を行いその比較結果を示す信号に基づいてＲＳフリップフロップ１３０をセット状態及びリセット状態に交互に設定することにより、２値の発振信号ＣＬＫ、ＣＬＫＮを生成する。大小比較を行うコンパレータ１２０、２２０として、夫々のゲート端同士並びにドレイン端同士が接続されており、且つ、所定値に対応した閾値電圧を夫々が有するｐチャネル型のトランジスタ１６、２６及びｎチャネル型のトランジスタ１７、２７からなるインバータ１５、２５を採用する。尚、このインバータを構成するｎチャネル型トランジスタ１７、２７のソース端にはソース接地トランジスタ１８、２８が接続されている。【選択図】図１

Description

本発明は、発振回路、特に２値の発振信号を生成する発振回路に関する。

コンデンサの充放電動作を利用して所望周波数の発振信号を生成する発振回路として、電荷充放電部、コンパレータ、ＲＳフリップフロップ及び基準電圧生成部を含むものが提案されている（例えば特許文献１参照）。かかる発振回路では、電荷充放電部が、第１のコンデンサが接続されている第１のノード、及び第２のコンデンサが接続されている第２のノードに対して相補的に電流の送出及び電流の引き抜き処理を交互に繰り返し実行する。これにより、第１及び第２のコンデンサが相補的に充電又は放電し、各コンデンサの充電期間中はノードの電圧が上昇し、放電期間中はノードの電圧が低下する。第１のコンパレータは、基準電圧生成部にて生成された基準電圧と第１のノードの電圧との大小比較結果により、ＲＳフリップフロップをセット状態に設定する。一方、第２のコンパレータは、上記した基準電圧と第２のノードの電圧との大小比較結果により、当該ＲＳフリップフロップをリセット状態に設定する。このＲＳフリップフロップの出力信号が発振信号として出力される。

特開２０１４−７５７４４号公報

しかしながら、上記した発振回路には２入力型のコンパレータが２つ搭載されている為、回路規模が大きくなるという問題があった。

また、当該発振回路にて生成された発振信号の周波数は基準電圧の電圧値に依存しており、それ故、基準電圧の電圧値が環境温度の変化等によって変動すると、所望周波数の発振信号が得られなくなるという問題があった。

そこで本発明は、回路規模の増大、及び発振周波数の温度依存を抑えた高精度な発振信号を生成することが可能な発振回路を提供することを目的とする。

本発明に係る発振回路は、第１及び第２の値の２値の発振信号を生成する発振回路であって、前記発振信号が前記第１の値である間は電圧値が増加する一方、前記発振信号が前記第２の値である間は電圧値が低下する第１の電圧を生成する第１の発振部と、前記第１の電圧と所定値との大小比較結果を示す信号をセット信号として生成し、前記セット信号を第１の出力端を介して出力する第１のコンパレータと、前記発振信号が前記第２の値である間は電圧値が増加する一方、前記発振信号が前記第１の値である間は電圧値が低下する第２の電圧を生成する第２の発振部と、前記第２の電圧と所定値との大小比較結果を示す信号をリセット信号として生成し、前記リセット信号を第２の出力端を介して出力する第２のコンパレータと、前記セット信号に応じて前記第１の値を有する信号を前記発振信号として出力する一方、前記リセット信号に応じて前記第２の値を有する信号を前記発振信号として出力するＲＳフリップフロップと、を有し、前記第１のコンパレータは、夫々のゲート端に前記第１の電圧が供給されており、夫々のドレイン端が前記第１の出力端に接続されており、且つ前記所定値に対応した閾値電圧を夫々が有する第１のｐチャネル型トランジスタ及び第１のｎチャネル型トランジスタと、ソース端に接地電圧が印加されており、ドレイン端に前記第１のｎチャネル型トランジスタのソース端が接続されている第１のソース接地トランジスタと、を有し、前記第２のコンパレータは、夫々のゲート端に前記第２の電圧が供給されており、夫々のドレイン端が前記第２の出力端に接続されており、且つ前記所定値に対応した閾値電圧を夫々が有する第２のｐチャネル型トランジスタ及び第２のｎチャネル型トランジスタと、ソース端に接地電圧が印加されており、ドレイン端に前記第２のｎチャネル型トランジスタのソース端が接続されている第２のソース接地トランジスタと、を有する。

また、本発明に係る発振回路は、第１の値及び前記第１の値とは異なる第２の値の２値の発振信号を生成する発振回路であって、前記発振信号が前記第１の値である間は電圧値が増加する一方、前記発振信号が前記第２の値である間は電圧値が低下する第１電圧を生成する発振部と、第１の電位と第２の電位とを基準電位として用い、前記第１電圧が入力されるインバータと、前記インバータに前記第１の電位を供給する第１のノードと、前記インバータに第２の電位を供給する第２のノードと、前記第２のノードと接地ラインとの間に設けられたｎチャネルＭＯＳトランジスタと、を備え、前記第１電圧と所定値との大小比較結果に対応した信号を出力するコンパレータと、前記大小比較結果に対応した信号に応じて前記発振信号を出力する保持部と、を有する。

本発明は、電圧値が周期的に増加及び低下を繰り返す電圧と所定値との大小比較を行い、その比較結果に基づいてＲＳフリップフロップをセット状態及びリセット状態に交互に設定することにより２値の発振信号を生成する。この際、本発明では、上記した大小比較を行うコンパレータとして、夫々のゲート端同士、並びにドレイン端同士が接続されており、且つ上記所定値に対応した閾値電圧を夫々が有するｐチャネル型のトランジスタ及びｎチャネル型のトランジスタからなるインバータを採用している。これにより、当該コンパレータとして、電圧値が周期的に増加及び低下を繰り返す電圧と、上記した所定値とが入力される２入力型のコンパレータを採用した場合に比して、回路規模を縮小化することが可能となる。

更に、本発明では、このインバータを構成するｎチャネル型トランジスタのソース端にソース接地トランジスタを接続することにより、温度変化に伴うｎチャネル型トランジスタの閾値電圧の変動を抑制し、当該閾値電圧の変動に起因する発振周波数の変動を抑えている。

従って、本発明によれば、回路規模の増大及び発振周波数の温度依存を抑制した高精度な発振信号を生成することが可能となる。

本発明に係る発振回路１００の内部構成の一例を示す回路図である。発振回路１００の動作を示すタイムチャートである。ＭＯＳ型トランジスタの閾値電圧の温度特性を示す図である。ＭＯＳ型トランジスタのオン抵抗の温度特性を示す図である。ＭＯＳ型トランジスタ１７、２７のソース電位の温度特性を示す図である。発振回路１００の内部構成の他の一例を示す回路図である。

図１は、半導体装置としての半導体チップに形成されている発振回路１００の一例を示す回路図である。図１に示すように、発振回路１００は、発振部１１０及び２１０、コンパレータ１２０及び２２０、ＲＳフリップフロップ１３０（以下、ＲＳＦＦ１３０と称する）及びバイアス電圧生成部１４０を有する。

発振部１１０は、電流源１０、コンデンサ１１及びｎチャネルＭＯＳ（Metal Oxide Semiconductor）型のトランジスタ１３を含む。電流源１０は、電源電圧ＶＤＤの供給を受けて所定の基準電流Ｉｒｅｆを生成し、これをラインＬ１に送出する。コンデンサ１１の一端はラインＬ１に接続されており、その他端には接地電圧ＶＳＳが印加されている。トランジスタ１３のドレイン端はラインＬ１に接続されており、そのソース端には接地電圧ＶＳＳが印加されている。トランジスタ１３のゲート端は、ＲＳＦＦ１３０の出力端Ｑに接続されている。

発振部１１０は、上記した構成により、図２に示すように所定周期Ｔにてその電圧値が鋸歯状に変化する電圧Ｖｃ１を生成し、これをラインＬ１を介してコンパレータ１２０に供給する。

コンパレータ１２０は、電流源１４と、ｐチャネルＭＯＳ型のトランジスタ１６及びｎチャネルＭＯＳ型のトランジスタ１７からなるインバータ１５と、高電位側の基準電位としての第１の電位をインバータ１５に供給する為のノードＮ１と、低電位側の基準電位としての第２の電位をインバータ１５に供給する為のノードＮ２と、ｎチャネルＭＯＳ型のトランジスタ１８と、を含む。電流源１４は、電源電圧ＶＤＤの供給を受けて電流量一定の電流を生成し、これをノードＮ１を介してトランジスタ１６のソース端に供給する。トランジスタ１６及び１７のゲート端は互いにラインＬ１に接続されている。また、これらトランジスタ１６及び１７各々のドレイン端は、ラインＬ１０を介してＲＳＦＦ１３０の反転セット端Ｓに接続されている。尚、トランジスタ１７は閾値電圧Ｖｔｈを有する。トランジスタ１７のソース端は、ノードＮ２を介してソース接地トランジスタとしてのトランジスタ１８のドレイン端に接続されている。トランジスタ１８のソース端は、接地電圧ＶＳＳが印加されている接地ラインＧＬに接続されており、そのゲート端には、バイアス電圧生成部１４０にて生成されたバイアス電圧Ｖｂが印加されている。尚、トランジスタ１８は、当該バイアス電圧Ｖｂに応じてオン状態に維持されている。

コンパレータ１２０は、上記した構成により、ラインＬ１を介して供給された電圧Ｖｃ１の電圧値と所定値との大小比較、つまり当該所定値に対応した閾値電圧Ｖｔｈと、電圧Ｖｃ１との大小比較を行う。この際、図２に示すように電圧Ｖｃ１の電圧値が閾値電圧Ｖｔｈより大きい場合には、コンパレータ１２０のトランジスタ１７がオン状態となる。よって、この間、コンパレータ１２０は、図２に示すように、論理レベル０に対応した電圧値（ＶＳＳ）を有するセット信号ＳＥを、ラインＬ１０を介してＲＳＦＦ１３０の反転セット端Ｓに供給する。一方、電圧Ｖｃ１の電圧値が閾値電圧Ｖｔｈ以下となる場合には、コンパレータ１２０のトランジスタ１６がオン状態となる。よって、この間、コンパレータ１２０は、図２に示すように、論理レベル１に対応した電圧値（ＶＤＤ）を有するセット信号ＳＥを、ラインＬ１０を介してＲＳＦＦ１３０の反転セット端Ｓに供給する。

発振部２１０は、電流源２０、コンデンサ２１及びｎチャネルＭＯＳ型のトランジスタ２３を含む。電流源２０は、電源電圧ＶＤＤの供給を受けて所定の基準電流Ｉｒｅｆを生成し、これをラインＬ２に送出する。コンデンサ２１の一端はラインＬ２に接続されており、その他端には接地電圧ＶＳＳが印加されている。トランジスタ２３のドレイン端はラインＬ２に接続されており、そのソース端には接地電圧ＶＳＳが印加されている。トランジスタ２３のゲート端は、ＲＳＦＦ１３０の反転出力端ＱＮに接続されている。

発振部２１０は、上記した構成により、図２に示すように所定周期Ｔにてその電圧値が鋸歯状に変化する電圧Ｖｃ２を生成し、これをラインＬ２を介してコンパレータ２２０に供給する。

コンパレータ２２０は、電流源２４と、ｐチャネルＭＯＳ型のトランジスタ２６及びｎチャネルＭＯＳ型のトランジスタ２７からなるインバータ２５と、高電位側の基準電位としての第１の電位をインバータ２５に供給する為のノードＮ１と、低電位側の基準電位としての第２の電位をインバータ２５に供給する為のノードＮ２と、ｎチャネルＭＯＳ型のトランジスタ２８と、を含む。電流源２４は、電源電圧ＶＤＤの供給を受けて電流量一定の電流を生成し、これをノードＮ１を介してトランジスタ２６のソース端に供給する。トランジスタ２６及び２７各々のゲート端はラインＬ２に接続されている。また、これらトランジスタ２６及び２７各々のドレイン端はラインＬ２０を介してＲＳＦＦ１３０の反転リセット端Ｒに接続されている。尚、トランジスタ２７は閾値電圧Ｖｔｈを有する。トランジスタ２７のソース端は、ノードＮ２を介してソース接地トランジスタとしてのトランジスタ２８のドレイン端に接続されている。トランジスタ２８のソース端は、接地電圧ＶＳＳが印加されている接地ラインＧＬに接続されており、そのゲート端には、上記したバイアス電圧Ｖｂが印加されている。トランジスタ２８は、当該バイアス電圧Ｖｂに応じてオン状態に維持されている。

コンパレータ２２０は、上記した構成により、ラインＬ２を介して供給された電圧Ｖｃ２の電圧値と所定値との大小比較、つまり当該所定値に対応した閾値電圧Ｖｔｈと電圧Ｖｃ２との大小比較を行う。この際、図２に示すように電圧Ｖｃ２の電圧値が閾値電圧Ｖｔｈより大きい場合には、コンパレータ２２０のトランジスタ２７がオン状態となる。よって、この間、コンパレータ２２０は、図２に示すように、論理レベル０に対応した電圧値（ＶＳＳ）を有するリセット信号ＲＳを、ラインＬ２０を介してＲＳＦＦ１３０の反転リセット端Ｒに供給する。一方、電圧Ｖｃ２の電圧値が閾値電圧Ｖｔｈ以下となる場合には、コンパレータ２２０のトランジスタ２６がオン状態となる。よって、この間、コンパレータ２２０は、図２に示すように、論理レベル１に対応した電圧値（ＶＤＤ）を有するリセット信号ＲＳを、ラインＬ２０を介してＲＳＦＦ１３０の反転リセット端Ｒに供給する。

ＲＳＦＦ１３０は、論理レベル０に対応した電圧値を有するセット信号ＳＥが反転セット端Ｓに供給された場合にセット状態となり、その状態を維持する。一方、その反転リセット端Ｒに、論理レベル０に対応した電圧値を有するリセット信号ＲＳが供給された場合にはリセット状態となり、その状態を維持する。ＲＳＦＦ１３０は、セット状態時には論理レベル１、リセット状態時には論理レベル０を有する２値の発振信号ＣＬＫを出力端Ｑから出力する。更に、ＲＳＦＦ１３０は、発振信号ＣＬＫを発振部１１０のトランジスタ１３のゲート端に供給する。

また、ＲＳＦＦ１３０は、この発振信号ＣＬＫの位相を反転させた反転発振信号ＣＬＫＮを反転出力端ＱＮから出力する。ＲＳＦＦ１３０は、反転出力端ＱＮを発振部２１０のトランジスタ２３のゲート端に供給する。

バイアス電圧生成部１４０は、トランジスタ１８及び２８各々の閾値電圧よりも高いバイアス電圧Ｖｂを生成し、これをトランジスタ１８及び２８各々のゲート端に供給する。これにより、トランジスタ１８及び２８は共にオン状態に固定される。尚、バイアス電圧生成部１４０としては、例えばバンドギャップリファレンス回路等のように、電源電圧や温度の変動に拘わらずに電圧値一定の電圧をバイアス電圧Ｖｂとして生成可能なものを採用するのが好ましい。

以下に、発振回路１００の動作について、図２のタイムチャートを参照しつつ説明する。先ず、発振部１１０の電流源１０がラインＬ１に基準電流Ｉｒｅｆを供給すると共に、発振部２１０の電流源２０がラインＬ２に基準電流Ｉｒｅｆを供給する。

ここで、図２の時点ｔ１に示すように、反転発振信号ＣＬＫＮが論理レベル１の状態にあると、発振部２１０のトランジスタ２３がオン状態となり、発振部２１０のコンデンサ２１が放電する。これにより、ラインＬ２の電圧Ｖｃ２が急峻に低下して論理レベル０に対応した電圧値（ＶＳＳ）に到る。よって、この際、コンパレータ２２０は、電圧Ｖｃ２が閾値電圧Ｖｔｈ以下となることから、論理レベル１に対応した電圧値（ＶＤＤ）を有するリセット信号ＲＳをＲＳＦＦ１３０の反転リセット端Ｒに供給する。

また、図２の時点ｔ１にて、発振信号ＣＬＫが論理レベル０の状態にあると、発振部１１０のトランジスタ１３がオフ状態となり、ラインＬ１に供給された基準電流Ｉｒｅｆによって発振部１１０のコンデンサ１１が充電を開始する。よって、時点ｔ１以降、ラインＬ１の電圧Ｖｃ１が時間経過に伴い［Ｉｒｅｆ／Ｃ］（Ｃ：コンデンサ１１の静電容量）の傾きをもって、図２に示すように徐々に増加する。この間、コンパレータ１２０は、図２に示すように、電圧Ｖｃ１の電圧値がトランジスタの閾値電圧Ｖｔｈ以下となる場合には論理レベル１を有するセット信号ＳＥを、ＲＳＦＦ１３０の反転セット端Ｓに供給する。一方、電圧Ｖｃ１の電圧値が閾値電圧Ｖｔｈより大きくなる場合には、図２に示すように論理レベル０を有するセット信号ＳＥを、ＲＳＦＦ１３０の反転セット端Ｓに供給する。

従って、図２に示すように、電圧Ｖｃ１の電圧値がトランジスタの閾値電圧Ｖｔｈと等しくなる時点ｔ２の直後、ＲＳＦＦ１３０の反転セット端Ｓには論理レベル０のセット信号ＳＥが供給され、反転リセット端Ｒには論理レベル１のリセット信号ＲＳが供給される。これにより、ＲＳＦＦ１３０は、自身の状態をリセット状態からセット状態に遷移させる。つまり、ＲＳＦＦ１３０は、発振信号ＣＬＫを論理レベル０の状態から論理レベル１に遷移させると共に、反転発振信号ＣＬＫＮを論理レベル１の状態から論理レベル０に遷移させるのである。

ここで、図２に示す時点ｔ２からＲＳＦＦ１３０の動作遅延時間ｄｔが経過した時点ｔ３において、発振信号ＣＬＫが論理レベル０から論理レベル１に遷移すると、発振部１１０のトランジスタ１３がオン状態となり、コンデンサ１１が放電する。これにより、ラインＬ１の電圧Ｖｃ１が急峻に低下して論理レベル０に対応した電圧値（ＶＳＳ）に到る。よって、この際、コンパレータ１２０は、電圧Ｖｃ１が閾値電圧Ｖｔｈ以下となることから、論理レベル１に対応した電圧値（ＶＤＤ）を有するセット信号ＳＥをＲＳＦＦ１３０の反転セット端Ｓに供給する。尚、発振部１１０のコンデンサ１１が充電を開始した時点ｔ１から、当該コンデンサ１１が放電を開始する時点ｔ３までの動作工程を、第１発振工程ＣＹ１と称する。

また、図２の時点ｔ３にて、反転発振信号ＣＬＫＮが論理レベル１から論理レベル０の状態に遷移すると、発振部２１０のトランジスタ２３がオフ状態となる。これにより、ラインＬ２に供給された基準電流Ｉｒｅｆによって発振部２１０のコンデンサ２１が充電を開始する。よって、時点ｔ３以降、ラインＬ２の電圧Ｖｃ２が時間経過に伴い［Ｉｒｅｆ／Ｃ］（Ｃ：コンデンサ２１の静電容量）の傾きをもって、図２に示すように徐々に増加する。この間、コンパレータ２２０は、図２に示すように、電圧Ｖｃ２の電圧値がトランジスタの閾値電圧Ｖｔｈ以下となる場合には論理レベル１を有するリセット信号ＲＳを、ＲＳＦＦ１３０の反転リセット端Ｒに供給する。一方、電圧Ｖｃ２の電圧値が閾値電圧Ｖｔｈより大きくなる場合には、図２に示すように論理レベル０を有するリセット信号ＲＳを、ＲＳＦＦ１３０の反転リセット端Ｒに供給する。

従って、図２に示すように、電圧Ｖｃ２の電圧値が閾値電圧Ｖｔｈと等しくなる時点ｔ４の直後、ＲＳＦＦ１３０の反転リセット端Ｒには論理レベル０のリセット信号ＲＳが供給され、反転セット端Ｓには論理レベル１のセット信号ＳＥが供給される。これにより、ＲＳＦＦ１３０は、自身の状態をセット状態からリセット状態に遷移させる。つまり、ＲＳＦＦ１３０は、発振信号ＣＬＫを論理レベル１の状態から論理レベル０に遷移させると共に、反転発振信号ＣＬＫＮを論理レベル０の状態から論理レベル１に遷移させるのである。

ここで、図２に示す時点ｔ４からＲＳＦＦ１３０の動作遅延時間ｄｔが経過した時点ｔ５にて、反転発振信号ＣＬＫＮが論理レベル０から論理レベル１に遷移すると、発振部２１０のトランジスタ２３がオン状態となり、コンデンサ２１が放電する。これにより、ラインＬ２の電圧Ｖｃ２が急峻に低下して論理レベル０に対応した電圧値（ＶＳＳ）に到る。よって、この際、コンパレータ２２０は、電圧Ｖｃ２が閾値電圧Ｖｔｈ以下となることから、論理レベル１に対応した電圧値（ＶＤＤ）を有するリセット信号ＲＳをＲＳＦＦ１３０の反転リセット端Ｒに供給する。尚、発振部２１０のコンデンサ１１が充電を開始した時点ｔ３から、当該コンデンサ２１が放電を開始する時点ｔ５までの動作工程を、第２発振工程ＣＹ２と称する。

そして、第２発振工程ＣＹ２の終了後、再び、上記した第１発振工程ＣＹ１及び第２発振工程ＣＹ２を交互に繰り返し実行する。これにより、発振回路１００は、発振周波数（１／Ｔ）を有する発振信号ＣＬＫを生成する。
尚、発振回路１００では、コンパレータ１２０（２２０）として、電流源１４（２４）、ｐチャネルＭＯＳ型のトランジスタ１６（２６）及びｎチャネルＭＯＳ型のトランジスタ１７（２７）からなるインバータ１５（２５）を採用している。つまり、コンパレータ１２０（２２０）は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータの閾値を利用することにより、閾値電圧を外部から受けることなく、電圧Ｖｃ１（Ｖｃ２）と閾値電圧との大小比較を行うようにしたのである。この際、ＣＭＯＳインバータにおけるｐチャネルＭＯＳ型のトランジスタのソース端に電源電圧が直接印加されている、いわゆる通常のインバータを採用した場合には、ｐチャネルＭＯＳ型のトランジスタの閾値電圧と、ｎチャネルＭＯＳ型のトランジスタの閾値電圧とにより、コンパレータとしての閾値電圧が決定する。しかしながら、図１に示すインバータ１５（２５）では、電流源１４（２４）から送出された電流がｐチャネルＭＯＳ型のトランジスタのソース端に供給される構成となっているので、ｎチャネルＭＯＳ型のトランジスタ１７（２７）の閾値電圧に対応した電圧がコンパレータ１２０（２２０）の閾値電圧となる。

要するに、コンパレータ１２０（２２０）では、インバータ１５（２５）を構成するｎチャネルＭＯＳ型のトランジスタ１７（２７）の閾値電圧Ｖｔｈを利用して、当該閾値電圧Ｖｔｈと電圧Ｖｃ１（Ｖｃ２）との大小比較を行うのである。

よって、かかる構成によれば、上記閾値電圧Ｖｔｈに対応した電圧値を有する基準電圧を生成する為の回路を設け、更に、この回路で生成された基準電圧と電圧Ｖｃ１（Ｖｃ２）とを大小比較する、いわゆる２入力型のコンパレータを採用した従来の発振回路に比して、回路規模が縮小化される。

尚、ｎチャネルＭＯＳ型のトランジスタの閾値電圧Ｖｔｈは、図３に示すように温度上昇につれて低くなるという、いわゆる負の温度特性を有するので、環境温度の上昇に伴い、発振信号ＣＬＫの発振周波数が上昇するという周波数変動が生じる。

そこで、発振回路１００では、このような温度変化に伴う発振周波数の変動を抑制する為に、上記したインバータ（１５、２５）を構成するｎチャネルＭＯＳ型のトランジスタ（１７、２７）のソース端に、ソース接地トランジスタ（１８、２８）を接続している。ここで、ｎチャネルＭＯＳ型のソース接地トランジスタ（１８、２８）のオン抵抗は、図４に示すように温度上昇とともに増加する、いわゆる正の温度特性を有する。この際、コンパレータ（１２０、２２０）では、電流源（１４、２４）によってソース接地トランジスタ（１８、２８）に対して一定電流を流すようにしている為、トランジスタ（１７、２７）のソース電位は、図５に示すように、温度上昇につれて上昇する。トランジスタ（１７、２７）のソース電位が上昇すると、半導体チップの基板電位に対してそのソース電位が相対的に高くなるので、基板バイアス効果の影響により、トランジスタ（１７、２７）の閾値電圧が増加する。

よって、ソース接地トランジスタ（１８、２８）を設けたことにより、温度上昇に伴うトランジスタ（１７、２７）単体での閾値電圧Ｖｔｈの低下分が、上記した基板バイアス効果による閾値電圧の増加によって相殺される。これにより、温度変化に伴うコンパレータ（１２０、２２０）の閾値電圧Ｖｔｈの変動を抑制することができるので、発振信号ＣＬＫの発振周波数の温度依存が抑制されるのである。

従って、発振回路１００によれば、回路規模の増大、及び発振周波数の温度依存を抑えた高精度な発振信号を生成することが可能となる。

尚、図４に示すソース接地トランジスタ（１８、２８）のオン抵抗の温度傾きは、ＭＯＳ型トランジスタとしてのサイズ、つまりゲート長及びゲート幅によって調整することができる。よって、ソース接地トランジスタ（１８、２８）のサイズによって、コンパレータ（１２０、２２０）の閾値電圧Ｖｔｈの温度傾きを調整することにより、発振周波数の温度依存性を確実に抑制することが可能となる。

ここで、ソース接地トランジスタ（１８、２８）を設けたことによる、温度上昇に伴う閾値電圧Ｖｔｈの増加度合いは、トランジスタ（１７、２７）単体での温度上昇に伴う閾値電圧Ｖｔｈの低下度合いに比べて小さい。そこで、ソース接地トランジスタ（１８、２８）を設けたことによる、温度上昇に伴う閾値電圧Ｖｔｈの増加度合いを高める為に、ソース接地トランジスタ（１８、２８）のゲート長を、トランジスタ（１７、２７）のゲート長よりも大きくする。この際、インバータ（１５、２５）を構成するｎチャネルＭＯＳ型のトランジスタ（１７、２７）及びｐチャネルＭＯＳ型のトランジスタ（１６、２６）各々のゲート長は自身のゲート幅よりも小であるが、ソース接地トランジスタ（１８、２８）に関しては自身のゲート長を自身のゲート幅より大きくしても良い。

図６は、発振回路１００の他の構成を示す回路図である。

図６に示す構成は、図１に示される構成からバイアス電圧生成部１４０を削除し、コンパレータ１２０及び２２０に代えてコンパレータ１２０ａ及び２２０ａを採用したものであり、それ以外の構成は、図１に示されるものと同一である。

図６に示すように、コンパレータ１２０ａは、コンパレータ１２０と同様に、電流源１４と、ｐチャネルＭＯＳ型のトランジスタ１６及びｎチャネルＭＯＳ型のトランジスタ１７からなるインバータ１５と、高電位側の基準電位としての第１の電位をインバータ１５に供給する為のノードＮ１と、低電位側の基準電位としての第２の電位をインバータ１５に供給する為のノードＮ２と、ソース接地トランジスタとしてのｎチャネルＭＯＳ型のトランジスタ１８と、を含む。電流源１４は、電源電圧ＶＤＤの供給を受けて所定の一定電流を生成し、これをノードＮ１を介してトランジスタ１６のソース端に供給する。トランジスタ１６、１７及び１８各々のゲート端は互いにラインＬ１に接続されている。トランジスタ１６及び１７各々のドレイン端は、ラインＬ１０を介してＲＳＦＦ１３０の反転セット端Ｓに接続されている。トランジスタ１７のソース端はノードＮ２を介してトランジスタ１８のドレイン端に接続されている。トランジスタ１８のソース端は、接地電圧ＶＳＳが印加されている接地ラインＧＬに接続されている。

コンパレータ２２０ａは、コンパレータ２２０と同様に、電流源２４と、ｐチャネルＭＯＳ型のトランジスタ２６及びｎチャネルＭＯＳ型のトランジスタ２７からなるインバータ２５と、高電位側の基準電位としての第１の電位をインバータ２５に供給する為のノードＮ１と、低電位側の基準電位としての第２の電位をインバータ２５に供給する為のノードＮ２と、ソース接地トランジスタとしてのｎチャネルＭＯＳ型のトランジスタ２８と、を含む。電流源２４は、電源電圧ＶＤＤの供給を受けて所定の一定電流を生成し、これをノードＮ１を介してトランジスタ２６のソース端に供給する。トランジスタ２６、２７及び２８各々のゲート端は互いにラインＬ２に接続されている。トランジスタ２６及び２７各々のドレイン端は、ラインＬ２０を介してＲＳＦＦ１３０の反転リセット端Ｒに接続されている。トランジスタ２７のソース端はノードＮ２を介してトランジスタ２８のドレイン端に接続されている。トランジスタ２８のソース端は、接地電圧ＶＳＳが印加されている接地ラインＧＬに接続されている。

すなわち、コンパレータ１２０ａでは、発振部１１０で生成された電圧Ｖｃ１がトランジスタ１６及び１７各々のゲート端のみならず、トランジスタ１８のゲート端にも供給されている。尚、上記した点を除く他の構成については、コンパレータ１２０と同一である。また、コンパレータ２２０ａでは、発振部２１０で生成された電圧Ｖｃ２がトランジスタ２６及び２７各々のゲート端のみならず、トランジスタ２８のゲート端にも供給されている。尚、上記した点を除く他の構成は、コンパレータ２２０と同一である。

要するに、コンパレータ１２０ａのトランジスタ１８は、電圧Ｖｃ１の電圧値が閾値電圧Ｖｔｈより大となった時にトランジスタ１７と共にオン状態となり、ＲＳＦＦ１３０をセット状態に遷移させるセット信号ＳＥ、つまり接地電圧ＶＳＳを有するセット信号ＳＥをＲＳＦＦ１３０に供給する。また、コンパレータ２２０ａのトランジスタ２８は、電圧Ｖｃ２の電圧値が閾値電圧Ｖｔｈより大となった時にトランジスタ２７と共にオン状態となり、ＲＳＦＦ１３０をリセット状態に遷移させるリセット信号ＲＳ、つまり接地電圧ＶＳＳを有するリセット信号ＲＳをＲＳＦＦ１３０に供給する。

ここで、トランジスタ１８及び２８各々のゲート端の電圧が電源電圧、或いは温度等によって変動すると、夫々のオン抵抗が変動し、それに伴い発振信号ＣＬＫの発振周波数が変動してしまう。しかしながら、トランジスタ１８及び２８各々のゲート端の電圧、つまり図２に示す電圧Ｖｃ１及びＶｃ２は、コンデンサ１１及び１２の充放電動作によって生成されたものである。これにより、コンパレータが反転するときの電圧Ｖｃ１及びＶｃは電源電圧、或いは温度に依存せずに一定となることから、図１に示す実施例のように電源電圧、温度に依存しないバイアス電圧Ｖｂをトランジスタ１８及び２８各々のゲート端に印加した場合と同様な効果を奏する。

よって、発振回路１００のコンパレータとして図６に示すコンパレータ１２０ａ及び２２０ａを採用した場合にも、ソース接地トランジスタ（１８、２８）のサイズ（ゲート長、ゲート幅）によって、コンパレータ（１２０、２２０）の閾値電圧の温度傾きを調整することで、発振周波数の温度依存を抑制することが可能となる。更に、図６に示す構成では、電源電圧、温度に依存しないバイアス電圧Ｖｂを生成するためのバイアス電圧生成部１４０が不要となるので、図１に示す構成を採用した場合に比して回路規模を縮小化することが可能となる。

尚、図１又は図６に示される発振部（１１０、２１０）では、コンデンサ（１１、２１）を発振信号（ＣＬＫ、ＣＬＫＮ）に基づき充電又は放電させることにより、ライン（Ｌ１、Ｌ２）の電圧（Ｖｃ１、Ｖｃ２）の増加及び低下を交互に繰り返し生じさせている。しかしながら、発振部（１１０、２１０）としては、コンデンサの充放電動作以外の方法で、発振信号（ＣＬＫ、ＣＬＫＮ）に基づき電圧（Ｖｃ１、Ｖｃ２）の増加及び低下を交互に繰り返し生じさせるものを採用しても良い。また、発振部２１０では、発振信号ＣＬＫの位相を反転させた反転発振信号ＣＬＫＮに基づきコンデンサ２１を充電又は放電させることにより、電圧Ｖｃ２の増加及び低下を交互に繰り返し生じさせている。しかしながら、発振部２１０としては、発振信号ＣＬＫに基づき、電圧Ｖｃ１とは位相を反転させたタイミングで、電圧Ｖｃ２の増加及び低下を交互に繰り返し生じさせても良い。

要するに、発振回路１００としては、以下の第１及び第２の発振部、第１及び第２のコンパレータ、及びＲＳフリップフロップを有するものであれば良いのである。

すなわち、第１の発振部（１１０）は、発振信号（ＣＬＫ）が第１の値（例えば論理レベル０）である間は電圧値が増加する一方、この発振信号が第２の値（例えば論理レベル１）である間は電圧値が低下する第１の電圧（Ｖｃ１）を生成する。第２の発振部（２１０）は、発振信号（ＣＬＫ）が第２の値である間は電圧値が増加する一方、この発振信号が第１の値である間は電圧値が低下する第２の電圧（Ｖｃ２）を生成する。第１のコンパレータ（１２０）は、第１の電圧と所定値との大小比較結果を示す信号をセット信号（ＳＥ）として生成し、このセット信号を第１の出力端を介して出力する。尚、第１のコンパレータは、夫々のゲート端に第１の電圧が供給されており、夫々のドレイン端が第１の出力端に接続されており、且つ所定値に対応した閾値電圧（Ｖｔｈ）を夫々が有する第１のｐチャネル型トランジスタ（１６）及び第１のｎチャネル型トランジスタ（１７）と、ソース端に接地電圧（ＶＳＳ）が印加されており、ドレイン端に第１のｎチャネル型トランジスタのソース端が接続されている第１のソース接地トランジスタ（１８）と、を有する。第２のコンパレータ（２２０）は、上記した第２の電圧と所定値との大小比較結果を示す信号をリセット信号（ＲＳ）として生成し、このリセット信号を第２の出力端を介して出力する。尚、第２のコンパレータは、夫々のゲート端に第２の電圧が供給されており、夫々のドレイン端が第２の出力端に接続されており、且つ所定値に対応した閾値電圧（Ｖｔｈ）を夫々が有する第２のｐチャネル型トランジスタ（２６）及び第２のｎチャネル型トランジスタ（２７）と、ソース端に接地電圧（ＶＳＳ）が印加されており、ドレイン端に第２のｎチャネル型トランジスタのソース端が接続されている第２のソース接地トランジスタ（２８）と、を有する。ＲＳフリップフロップ（１３０）は、上記したセット信号に応じて第１の値を有する信号を発振信号（ＣＬＫ）として出力する一方、上記したリセット信号に応じて第２の値を有する信号を発振信号として出力する。

また、発振回路１００としては、以下の発振部、コンパレータ、及び保持部を備えたものであれば良い。発振部（１１０、２１０）は、発振信号（ＣＬＫ）が第１の値（例えば論理レベル０）である間は電圧値が増加する一方、第２の値（例えば論理レベル１）である間は電圧値が低下する第１電圧（Ｖｃ１、Ｖｃ２）を生成する。コンパレータ（１２０、２２０）は、第１の電位と第２の電位とを基準電位として用いて、第１電圧と所定値（Ｖｔｈ）との大小比較結果に対応した信号（ＳＥ、ＲＳ）を出力する。保持部（１３０）は、大小比較結果に対応した信号に応じて発振信号を出力する。尚、上記コンパレータは、第１電圧（Ｖｃ１、Ｖｃ２）が入力されるインバータ（１５、２５）と、このインバータに第１の電位を供給する第１のノード（Ｎ１）と、当該インバータに第２の電位を供給する第２のノード（Ｎ２）と、当該第２のノードと接地ライン（ＧＬ）との間に設けられたｎチャネルＭＯＳトランジスタ（１８、２８）と、を備える。

１４、２４電流源
１５、２５インバータ
１６〜１８、２６〜２８トランジスタ
１１０、２１０発振部
１２０、２２０コンパレータ
１３０ＲＳＦＦ
１４０バイアス電圧生成部

Claims

第１及び第２の値の２値の発振信号を生成する発振回路であって、
前記発振信号が前記第１の値である間は電圧値が増加する一方、前記発振信号が前記第２の値である間は電圧値が低下する第１の電圧を生成する第１の発振部と、
前記第１の電圧と所定値との大小比較結果を示す信号をセット信号として生成し、前記セット信号を第１の出力端を介して出力する第１のコンパレータと、
前記発振信号が前記第２の値である間は電圧値が増加する一方、前記発振信号が前記第１の値である間は電圧値が低下する第２の電圧を生成する第２の発振部と、
前記第２の電圧と所定値との大小比較結果を示す信号をリセット信号として生成し、前記リセット信号を第２の出力端を介して出力する第２のコンパレータと、
前記セット信号に応じて前記第１の値を有する信号を前記発振信号として出力する一方、前記リセット信号に応じて前記第２の値を有する信号を前記発振信号として出力するＲＳフリップフロップと、を有し、
前記第１のコンパレータは、夫々のゲート端に前記第１の電圧が供給されており、夫々のドレイン端が前記第１の出力端に接続されており、且つ前記所定値に対応した閾値電圧を夫々が有する第１のｐチャネル型トランジスタ及び第１のｎチャネル型トランジスタと、ソース端に接地電圧が印加されており、ドレイン端に前記第１のｎチャネル型トランジスタのソース端が接続されている第１のソース接地トランジスタと、を有し、
前記第２のコンパレータは、夫々のゲート端に前記第２の電圧が供給されており、夫々のドレイン端が前記第２の出力端に接続されており、且つ前記所定値に対応した閾値電圧を夫々が有する第２のｐチャネル型トランジスタ及び第２のｎチャネル型トランジスタと、ソース端に接地電圧が印加されており、ドレイン端に前記第２のｎチャネル型トランジスタのソース端が接続されている第２のソース接地トランジスタと、を有することを特徴とする発振回路。
前記第１及び第２のソース接地トランジスタをオン状態に設定するバイアス電圧を前記第１及び第２のソース接地トランジスタ各々のゲート端に供給するバイアス電圧生成部を有することを特徴とする請求項１記載の発振回路。
前記第１のソース接地トランジスタのゲート端が、前記第１のｎチャネル型トランジスタ及び前記第１のｐチャネル型トランジスタ各々のゲート端に接続されており、
前記第２のソース接地トランジスタのゲート端が、前記第２のｎチャネル型トランジスタ及び前記第２のｐチャネル型トランジスタ各々のゲート端に接続されていることを特徴とする請求項１記載の発振回路。
前記第１のコンパレータは、前記第１のｐチャネル型トランジスタのソース端に電流量一定の電流を供給する第１の電流源を含み、
前記第２のコンパレータは、前記第２のｐチャネル型トランジスタのソース端に電流量一定の電流を供給する第２の電流源を含むことを特徴とする請求項１〜３のいずれか１に記載の発振回路。
前記第１の発振部は、第１のラインに接続された第１のコンデンサを含み、前記発振信号が前記第１の値である間は前記第１のコンデンサを充電させる一方、前記発振信号が前記第２の値である間は前記第１のコンデンサを放電させ、前記第１のラインの電圧を前記第１の電圧とし、
前記第２の発振部は、第２のラインに接続された第２のコンデンサを含み、前記発振信号が前記第２の値である間は前記第２のコンデンサを充電させる一方、前記発振信号が前記第１の値である間は前記第２のコンデンサを放電させ、前記第２のラインの電圧を前記第２の電圧とすることを特徴とする請求項１〜４のいずれか１に記載の発振回路。
前記第１のソース接地トランジスタのゲート長は、前記第１のｎチャネル型トランジスタのゲート長よりも大であり、
前記第２のソース接地トランジスタのゲート長は、前記第２のｎチャネル型トランジスタのゲート長よりも大であることを特徴とする請求項１〜５のいずれか１に記載の発振回路。
前記第１のｎチャネル型トランジスタのゲート長は自身のゲート幅よりも小であり、前記第１のソース接地トランジスタのゲート長は自身のゲート幅より大であり、
前記第２のｎチャネル型トランジスタのゲート長は自身のゲート幅よりも小であり、前記第２のソース接地トランジスタのゲート長は自身のゲート幅より大きいことを特徴とする請求項６記載の発振回路。
第１の値及び前記第１の値とは異なる第２の値の２値の発振信号を生成する発振回路であって、
前記発振信号が前記第１の値である間は電圧値が増加する一方、前記発振信号が前記第２の値である間は電圧値が低下する第１電圧を生成する発振部と、
第１の電位と第２の電位とを基準電位として用い、前記第１電圧が入力されるインバータと、前記インバータに前記第１の電位を供給する第１のノードと、前記インバータに第２の電位を供給する第２のノードと、前記第２のノードと接地ラインとの間に設けられたｎチャネルＭＯＳトランジスタと、を備え、前記第１電圧と所定値との大小比較結果に対応した信号を出力するコンパレータと、
前記大小比較結果に対応した信号に応じて前記発振信号を出力する保持部と、を有することを特徴とする発振回路。
前記ｎチャネルＭＯＳトランジスタをオン状態に設定するバイアス電圧を生成し、前記バイアス電圧を前記ｎチャネルＭＯＳトランジスタのゲート端に供給するバイアス電圧生成部を有することを特徴とする請求項８記載の発振回路。
前記ｎチャネルＭＯＳトランジスタのゲート端が、前記インバータの入力端に接続されていることを特徴とする請求項８記載の発振回路。