CN113411084A - 使用偏置电流的振荡器补偿 - Google Patents

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Abstract

在一个实施例中，一种装置包括：具有复制电路的偏置电路，所述偏置电路用于生成与复制电路的变化成比例的振荡器电流；耦合到偏置电路的振荡器电路，用于接收振荡器电流并且使用振荡器电流生成多个信号；以及耦合到振荡器电路的波形整形器电路，用于接收多个信号并且从多个信号生成至少一个时钟信号。

Description

使用偏置电流的振荡器补偿
背景技术
环形振荡器用于生成时钟信号。典型的环形振荡器包括由至少三个串联耦合的反相器形成的延迟线，所述反相器耦合在一个环中。虽然这些环形振荡器消耗低功率，但是它们的频率通常非常粗糙。之所以如此，是因为频率高度取决于用于实现延迟线的延迟门的过程变化，所述延迟线确定振荡的频率。除了可以在生产中校准的初始频率误差之外，频率还取决于电路结温度。由温度引起的频率变化通常高且不可以校准。
提高频率稳定性的一种方式是通过使用张弛振荡器，所述张弛振荡器代替依赖于基于反相器门的延迟，而依赖于通过电阻器对电容进行充电和放电。因为电阻器和电容器更稳定得多，所以获得的频率稳定性更好得多。然而，张弛振荡器仍然依赖于精确的参考电压，并且使用具有高度取决于温度的延迟的比较器。为了使比较器延迟的贡献可忽略不计，速度必须非常快，并且因此必须消耗更多的功率。
发明内容
在一方面，一种装置包括：具有复制电路的偏置电路，所述偏置电路生成与复制电路的变化成比例的振荡器电流；耦合到偏置电路的振荡器电路，用于接收振荡器电流并且使用振荡器电流生成多个信号；以及耦合到振荡器电路的波形整形器电路，用于接收多个信号并且从多个信号生成至少一个时钟信号。波形整形器电路可以输出与多个信号具有不同形状和不同电平的至少一个时钟信号。
在示例中，该装置进一步包括校准电路，用于执行校准序列，以独立地校准偏置电路的可控电阻和至少一个时钟信号的频率。校准电路可以调整可控电阻直到耦合到可控电阻的节点的电压对应于预确定电压为止，并且将经调整的可控电阻的校准值存储在配置存储装置中。
在示例中，振荡器电路包括多个延迟级，每个延迟级包括：NOR门，用于接收多个延迟级中的两个延迟级的输出并且输出输出信号；耦合到NOR门的电流源；以及耦合到电流源的变容二极管，其中所述电流源要基于输出信号而对变容二极管充电。校准电路可以校准变容二极管，并且将变容二极管的校准值存储在配置存储装置中，其中校准电路要基于校准值而控制变容二极管的电容，以使多个信号具有预确定频率地输出。
振荡器电路可以生成多个信号，所述多个信号具有取决于可控电阻和变容二极管的频率，并且独立于NOR门的阈值电压。该装置可以进一步包括耦合到振荡器电路的启动电路，以最初向多个延迟级的至少两个变容二极管提供不同的控制值，并且在振荡器电路开始振荡之后，从配置存储装置向多个延迟级的变容二极管提供校准值。振荡器电路可以输出多个信号作为具有第一周期和第一电平的锯齿信号。波形整形器电路可以接收具有第一周期和第一电平的多个锯齿信号，并且输出具有与第一电平不同的第二电平的多个方波形信号。在示例中，波形整形器电路包括：多个第一设备，每个第一设备由多个信号中的一个选通，并且具有耦合到多个输出节点中的一个的第一端子；以及多个第二设备，每个第二设备具有耦合到多个输出节点中的一个的栅极端子和耦合到多个输出节点中的另一个的第一端子，其中所述波形整形器电路要经由多个输出节点输出多个方波形信号。
该装置可以进一步包括耦合到波形整形器电路的倍频器电路，其中所述倍频器电路要接收多个方波形信号并且输出比多个方波形信号具有更高频率的时钟信号。在示例中，倍频器电路包括：第一NAND门，用于接收多个方波形信号的第一部分；第二NAND门，用于接收多个方波形信号的第二部分；以及第三NAND门，用于接收第一NAND门的第一输出和第二NAND门的第二输出，并且输出具有两倍于方波形信号频率的时钟信号。在示例中，偏置电路包括：耦合到模拟供应电压节点并且向控制节点输出第一电流的第一设备；耦合在控制节点和接地电压节点之间的可控电阻；复制电路具有耦合到可控电阻的输入，复制电路耦合到接收偏置电流的偏置电流节点；耦合在控制节点和偏置电流节点之间的RC网络；以及耦合到第一设备和RC网络的输出电路，所述输出电路输出振荡器电流。
在另一方面，一种方法包括：从配置存储装置获得第一控制值；将第一控制值发送到集成电路的偏置电路的可控电阻器，以设置可控电阻器的电阻，所述偏置电路生成供集成电路的振荡器核心使用的振荡器电流；从配置存储装置获得第二控制值；将第二控制值发送到振荡器核心，以设置振荡器核心的多个延迟级的电容；操作偏置电路以生成振荡器电流；以及向振荡器核心提供振荡器电流，以使得振荡器核心能够输出具有第一频率的至少一个信号。
在示例中，该方法进一步包括：生成取决于集成电路的温度和过程的振荡器电流；以及从振荡器核心输出具有独立于集成电路的温度和过程的第一频率的至少一个信号。该方法还可以包括：将不平衡控制值发送到振荡器核心，以将多个延迟级中的至少一些延迟级的电容设置为不同的电平，从而减少振荡器核心的振荡等待时间；以及在振荡器核心开始振荡之后，将第二控制值发送到振荡器核心，以将多个延迟级的电容设置为相同的电平。
在又另一方面，一种集成电路包括：偏置电路，用于接收第一电流并且生成取决于集成电路的温度和过程的振荡器电流，该偏置电路包括可控电阻器；以及耦合到偏置电路的振荡器核心，所述振荡器核心用于输出至少一个输出信号，所述输出信号具有至少大体上独立于温度和过程的频率。振荡器核心可以包括：多个延迟级，每个延迟级用于接收多个延迟级中的另外两个延迟级的输出信号并且生成输出信号，以及包括：电流源；耦合到电流源的变容二极管；以及控制电路，用于使用振荡器电流利用电流源来控制变容二极管的充电和放电。
在示例中，集成电路进一步包括耦合到振荡器核心和偏置电路的校准电路，用于向偏置电路提供第一控制值来控制可控电阻器，并且向振荡器核心提供第二控制值来控制多个延迟级的变容二极管。偏置电路可以进一步包括复制电路，用于复制多个延迟级的控制电路的变化。该集成电路可以进一步包括：耦合到振荡器核心的波形整形器电路，用于接收来自多个延迟级的输出信号并且从其生成至少一个信号，其中所述波形整形器电路要输出至少一个信号，所述至少一个信号具有与来自多个延迟级的输出信号不同的形状和不同的电平；以及耦合到波形整形器电路的倍频器电路，其中所述倍频器电路要接收至少一个信号并且输出比来自多个延迟级的输出信号具有更高频率的时钟信号。
附图说明
图1是根据实施例的集成电路的高级别框图。
图2是根据实施例的时钟电路的高级别框图。
图3是根据实施例的振荡器电路的示意图。
图4是图示根据实施例的振荡器电路输出的信号的时序图。
图5是根据实施例的波形整形器电路的示意图。
图6是图示根据实施例的波形整形器电路输出的信号的时序图。
图7是根据实施例的倍频器的示意图。
图8是图示根据实施例的倍频器中生成的信号的时序图。
图9是根据实施例的偏置电路的示意图。
图10是根据实施例的方法的流程图。
图11是根据又另一实施例的方法的流程图。
图12是根据又另一实施例的方法的流程图。
图13是根据实施例的代表性集成电路的框图。
具体实施方式
在各种实施例中，时钟电路包括振荡器核心，该振荡器核心输出具有振荡周期的多个信号，该振荡周期跨温度和过程变化是稳定的。为此，振荡器核心可以实现为包括环形振荡器和张弛振荡器二者的特征的混合电路。具体如本文中所描述的，多个相同配置的延迟级可以用以基于环的方式耦合在一起的张弛振荡器来实现。因此，该振荡器核心输出多个信号，所述多个信号可以是关于彼此的延迟波形。并且从这些延迟波形，可以生成一个或多个时钟信号。
对于实施例，提供偏置电路来为振荡器核心生成偏置电流。该偏置电流可以被控制为基于过程和温度变化而动态可变，使得振荡器输出信号的周期保持相对稳定。以这种方式，移除了振荡器核心的内部电路的阈值电压依赖性。
相比之下，在向振荡器核心提供固定电流的情况下，该阈值电压确定输出信号的周期、给定温度和该阈值电压的过程依赖性。代替生成与阈值电压成比例的偏置电流的实施例，振荡器输出的周期的持续时间独立于阈值电压。
虽然如本文中所描述的时钟电路可以用于许多不同的情况，但是为了便于示例讨论，假设时钟电路包括在集成电路中。包括如本文中所描述的振荡器的时钟电路可以用于生成一个或多个时钟信号，用于集成电路内的各种用途。在特定实施例中，这样的时钟电路可以用于生成例如10兆赫（MHz）时钟信号，该时钟信号可以用于微控制器或其它电路的启动活动。当然，实施例在这方面不受限制，并且可以使用其它实施方式来为各种用例生成多种时钟信号。另外，理解的是，虽然可以生成单个时钟信号，但是该时钟信号可以被进一步处理（例如，经由一个或多个分频器或倍频器），以生成具有更低或更高频率的附加时钟信号。
现在参考图1，示出了根据实施例的集成电路（IC）的高级别框图。如图1中所示出的，IC 100包括电压生成器电路110和电路150，所述电路150可以包括IC 100的主要模拟和数字电路。在图1的高级别中，仅示出了IC 100内的几个相关组件。可以说，给定的集成电路可以包括多种不同的组件，范围从诸如处理核心、微控制器单元等之类的处理电路，到模拟电路、存储器电路、外围电路、射频（RF）电路和许多其它类型的电路。在实施例中，图1中所示出的所有电路可以在单个半导体管芯上实现。
在所示出的高级别中，电路150包括多个模拟电路1550-n。作为示例，这样的模拟电路可以包括模拟到数字转换器、数字到模拟转换器、缓冲电路、比较电路等。电路150进一步被示出为包括振荡器电路1560-n，所述振荡器电路1560-n可以用于生成一个或多个时钟信号以在IC 100内使用，并且所述振荡器电路1560-n可以包括如本文中所描述的振荡器核心。此外，电路150进一步可以包括各种存储器设备，包括静态随机存取存储器（SRAM）160和非易失性存储器180。此外，电路150进一步包括数字电路170，所述数字电路170可以包括各种数字处理电路。
参考电压生成器电路110，在高功率操作模式（本文中一般称为HD模式）和低功率操作模式（本文中一般称为LD模式）二者下，提供不同的组件来实现多个电压的生成。如所看到的，电压生成器电路110包括欠压检测器112，用于接收由多个内部电压调节器115、116中的至少一个输出的经调节的电压，并且确定欠压状况的存在。如进一步示出的，欠压检测器112进一步可以被配置为当其检测到调节器115、116正在输出适当的经调节的电压时输出功率控制信号。欠压检测器112还可以检测供应电压（vddx）、LD带隙参考电压（LDBIAS）和HD带隙参考电压（HDBIAS）。
如进一步示出的，电压生成器电路110包括多个电压调节器115和116。在实施例中，电压调节器115、116可以被实现为低压差（LDO）调节器。更具体地，提供多个高功率电压调节器1150,1来生成多个经调节的电压。这样的电压调节器115可以在高功率操作模式下操作。注意，这样的高功率操作模式对应于IC 100活动时的其正常操作。代替地，当在低功率模式下操作时，例如，在打盹模式下，电压调节器115可以被禁用，并且对应的低功率电压调节器1160,1可以是活动的，以在低功率模式下生成对应的经调节的电压。
如图1中进一步示出的，电压生成器电路110还包括多个偏置电路，即偏置电路117、118，它们可以生成对应的偏置电压以提供给电压调节器115、116。以交叉影线所示出的图1的那些框在低功率模式和高功率模式二者下都是活动的，使得这些交叉影线框在打盹模式下被启用。
在实施例中，电压调节器1150、1160可以输出处于较高电压电平（例如，2.4V）的经调节的电压。更具体地，电压调节器1150、1160可以输出多个较高电压电平（vddh和vddh_flash）。在实施例中，电压调节器1151、1161可以输出处于较低电压电平（例如，1.2V）的经调节的电压。注意，来自各种调节器115、116的电压输出线可以包括由对应电容器实现的滤波电路。虽然代表性的值在图1中示出，但是在其它实施方式中，这样的滤波器可以具有不同的电容电平。
进一步参考图1，注意，经调节的低电压输出电平vddd在调节器1151和1161之间共享。在正常操作模式下，电压调节器1151驱动该输出电压。在打盹模式下，该电压调节器被断电，并且电压调节器1161维持经调节的电压电平。类似地，经调节的高电压输出电平vddh和vddh_flash在调节器1150和1160之间共享。在正常操作模式下，电压调节器1150驱动该输出电压。在打盹模式下，该电压调节器被断电，并且电压调节器1160维持经调节的电压电平。理解的是，虽然在图1的实施例中以该高电平示出，但是许多变化和替代是可能的。
现在参考图2，示出了根据实施例的时钟电路的高级别框图。如图2中所示出的，时钟电路200是用于生成一个或多个时钟信号的硬件电路。在本文中的实施例中，时钟电路200生成对温度和晶体管过程相对不敏感的时钟信号，同时消耗非常小的电流和芯片面积。
如所示出的，时钟电路200包括偏置电流生成器210，用于生成偏置电流Ibias，以提供给偏置电路220。尽管被示出为时钟电路200的一部分，但是理解的是，偏置电流生成器210可以是集成电路的单独的偏置电流生成器。在不同的实施方式中，偏置电流生成器210可以实现为PTAT、VT/R、VREF/R或其它电流生成器。在一些情况下，这种电流可以自生成。如所示出的，该偏置电流被提供给偏置电路220，所述偏置电路220生成被提供给振荡器电路230的电流（Iosc）。
振荡器电路230可以用多个延迟级和相关联的电容器来实现，所述多个延迟级和相关联的电容器使用该振荡器电流Iosc来充电。在本文中的实施例中，偏置电路220可以生成基于过程和温度而变化的振荡器电流，使得该振荡器电流与偏置电路220的内部电路的阈值电压成比例。利用该可控可变振荡器电流，振荡器电路230生成具有稳定频率的一个或多个振荡信号。
更具体地，振荡器电路230可以生成多个振荡器信号，在实施例中，所述振荡器信号可以是锯齿信号。如所示出的，振荡器电路230可以输出四个振荡器信号A1-B2，其被提供给波形整形器电路240，所述波形整形器电路240可以施行电平移位并且将锯齿形信号A1-B2变换成方波，即信号ckA1-ckB2。继而，这些信号被提供给倍频器250，所述倍频器250从波形生成单个时钟信号（CLK）。
在实施例中，倍频器250可以被实现为双倍频器，使得输出时钟信号是振荡器时钟信号的频率的两倍（即从振荡器电路230输出的锯齿信号的频率的两倍）。通过加倍频率，可以以较低的功耗实现较高频率的时钟信号。
如图2中进一步图示的，校准电路260耦合到偏置电路220和振荡器电路230。在本文中的实施例中，校准电路260可以用于校准偏置电路220内的电阻器，并且还校准振荡器电路230中存在的一个或多个电容器。如所示出的，校准电路260包括配置存储装置265，其可以存储至少一部分校准结果以供正常操作期间使用。校准电路260可以进一步包括执行指令的控制电路。例如，校准电路260可以包括微控制器或其它控制逻辑，以执行存储在至少一个非暂时性存储介质中的指令。这样的指令可以包括使存储在配置存储装置265中的控制值被发送到偏置电路220和振荡器电路230的电路以施行本文中所描述的校准的指令。
如图2中进一步示出的，时钟电路200还包括耦合到振荡器电路230的启动电路270。在本文中的实施例中，启动电路270可以被配置为在启动时向振荡器电路230内形成电容的不同变容二极管提供多个不平衡控制值，以减少振荡开始之前的等待时间。这样的操作的细节在下面进一步描述。虽然在图2中示出为单独的电路，但是理解的是，在一些实施例中，启动电路270可以在校准电路260内或者时钟电路200的另一位置内实现。尽管在图2的实施例中以这个高电平示出，但是许多变化是可能的。
现在参考图3，示出了根据实施例的振荡器电路的示意图。如图3中所示出的，振荡器300可以被实现为一系列张弛振荡器，每个张弛振荡器具有耦合到对应电流源315（其表示振荡器电流IO）的NOR门310和可控电容Cv。在实施例中，电容Cv可以被实现为变容二极管。参考NOR门310A1，它由一对金属氧化物半导体场效应晶体管（MOSFET）形成。更具体地，NOR门310包括2个n沟道MOSFET（NMOS）设备312、314。NOR门功能还包括电流源，当两个输入都为零时，所述电流源将输出拉至一。如所示出的，每个设备由其它级中的一个的输出信号选通。每个NMOS设备312、314具有耦合到接地电压节点的源极端子和耦合到输出节点的漏极端子。其它NOR门310类似地布置。
利用这种布置，每个NOR门310输出信号，所述信号充当另两个NOR门310的输入。如所看到的，电流源315耦合在供应电压节点和NOR门310耦合的输出节点之间。供应电压节点被配置为接收模拟供应电压（vdda），其可以提供为2.4伏。注意，该vdda电压电平可以与图1的vddh处于相同的电压电平。这样，振荡器300存在于IC的模拟域中。当在电流源315和变容二极管Cv之间建立路径时，电流源315适于对变容二极管Cv充电（基于对应的NOR门310的输出，因此所述NOR门310充当控制电路来控制对应变容二极管Cv的充电和放电）。注意，当两个输入都为零时，通过电流源315将输出拉到vdda来实现耦合到供应电压（vdda）的操作。然而，输出不会达到vdda，因为不同级的连接方式保证了一旦输出达到阈值电压的两倍（2xVT），就会通过将输入中的一个设置为高而拉低。理解的是，虽然在图3的实施例中示出了四个延迟级，但是振荡器核心具有不同数量的延迟级是可能的。
现在参考图4，示出了图示振荡器电路输出的信号的时序图。如图4中所示出的，时序图400图示了锯齿波形A1-B2，每个锯齿波形A1-B2对应于图3的NOR门310中的一个的输出。如所看到的，每个锯齿波形具有2xVTH的幅度，其中VTH是振荡器电路的NOR门的NMOS设备的阈值电压，所述NMOS设备被假设为至少是大体上匹配的设备。此外，每个锯齿波形处于不同的、相同间隔的相位，并且具有相同的周期4xVTHxCv/Io。
注意，部分使用阈值电压变量确定的该周期是针对其中固定振荡器电流IO被提供给振荡器核心的情况。在振荡器电流固定的情况下，该阈值电压变量确定锯齿信号周期达到其最大幅度所需的时间（因为其斜率是固定的）。换句话说，在振荡器电流固定的情况下，锯齿信号斜率的周期或持续时间是可变的，并且因此频率变得取决于阈值电压。
相比之下，实施例可以通过提供与偏置电路的复制电路的阈值电压成比例的振荡器电流来消除阈值电压对振荡周期的任何贡献，其细节在下面进一步描述。利用这样的布置，该振荡器电流变得取决于该阈值电压（对于复制电路）和可控电阻（其细节在下面进一步描述）二者。这样，在实施例中，当提供有该可控振荡器电流时，振荡器核心输出具有等于4xRxCv的周期的信号，其中R是可控电阻。因此，锯齿信号的周期保持固定，并且斜率基于过程和温度而动态调整。换句话说，利用基于阈值电压而变化的可控振荡器电流，锯齿信号的斜率（而不是它们的周期）可以动态调整。
如下面的表1中所示出的，锯齿信号A1–B2是由两个锯齿信号之间基于NOR的逻辑运算形成的，所述基于NOR的逻辑运算利用这些信号之间的逻辑依赖性来说明：
表1
A1 = A2 NOR B1 B1 = A1 NOR B2
A2 = B1 NOR B2 B2 = A1 NOR A2。
因此，振荡器核心300生成锯齿信号，并且这样，这些信号可能不适合充当时钟信号。另外，这些信号对于下游电路来说可能不处于适当的电平（例如，幅度）。因此，由根据实施例的振荡器核心生成的锯齿信号可以被提供给波形整形器电路。
现在参考图5，示出了根据实施例的波形整形器电路的示意图。如所图示的，电路500是波形整形器和电平移位器。更具体地，波形整形器电路500可以用于生成具有与输入锯齿信号相同周期的电平移位方波形。电路500由多个NMOS设备和p沟道MOSFET（PMOS）设备形成，以对进入的锯齿信号A1-B2进行电平移位和整形。
如图5中所示出的，NMOS设备502、504在其栅极端子接收进入的锯齿信号A1、B1。NMOS设备502、504每个具有耦合到接地电压节点的对应源极端子和耦合到对应输出节点516、518中的一个的漏极端子，以输出方波形信号ckA1和ckB1。如进一步示出的，一对PMOS设备512、514也耦合到输出节点516、518。更具体地，PMOS设备512具有耦合到输出节点518的栅极端子和耦合到输出节点516的漏极端子。继而，PMOS设备514具有耦合到输出节点516的栅极端子和耦合到输出节点518的漏极端子。两个NMOS设备512、514都具有耦合到供应电压节点的源极端子。如所示出的，该供应电压节点被耦合以接收例如为1.2V的数字供应电压（vddd）。以这种方式，进入的锯齿信号（其具有2xVTH的幅度）被整形成方波形，并且电平被移位到1.2伏。这样，波形整形器电路500操作为电压交叉电路，以从模拟电压域（例如，在2.4伏下操作）转变到数字电压域（例如，在1.2伏下操作）。
仍然参考图5，NMOS设备522、524在其栅极端子接收进入的锯齿信号A2、B2。NMOS设备522、524每个具有耦合到接地电压节点的对应源极端子和耦合到对应输出节点536、538中的一个的漏极端子，以输出方波信号ckA2和ckB2。如进一步示出的，一对PMOS设备532、534也耦合到输出节点536、538。更具体地，PMOS设备532具有耦合到输出节点538的栅极端子和耦合到输出节点536的漏极端子。继而，PMOS设备534具有耦合到输出节点536的栅极端子和耦合到输出节点538的漏极端子。两个NMOS设备512、514都具有耦合到供应电压节点的源极端子。当然，对于波形整形器电路来说，其它配置可以是可能的。
现在参考图6，示出了图示波形整形器电路输出的信号的时序图。如图6中所示出的，时序图600图示了多个方波形信号ckA1-ckB2。如所看到的，这些信号可以处于不同的相位，并且可以具有与输入到波形整形器电路的锯齿信号相同的周期。还要注意，这些信号的幅度处于数字电压电平，例如1.2伏。
虽然图6中所示出的方波信号可以用作时钟信号，但是进一步处理波形以生成所得到的时钟信号也是可能的。更具体地，可能期望增加图6中所示出的时钟信号的频率，以获得具有降低的功耗的更高频率的时钟信号。为此，整形器电路向倍频器输出时钟信号。
现在参考图7，示出了根据实施例的倍频器的示意图。如图7中所示出的，电路700包括多个NAND门，其被配置为接收两个方波形信号并且输出具有不同周期的单个方波形信号。如所示出的，第一NAND门710具有接收方波时钟信号ckA1和ckA2的输入，并且输出具有与输入方波形信号相同周期的单个波形ckA，其占空比改变（例如，到75%）。第二NAND门720具有接收方波时钟信号ckB1和ckB2的输入，并且输出与ckA具有相同周期和形状的单个波形ckB。如图7中进一步示出的，倍频器700进一步包括NAND门730，其接收两个时钟信号ckA和ckB，并且将具有两倍输入频率的时钟信号ck输出到倍频器700。以这种方式，以降低的功耗输出时钟信号。尽管在图7中利用这种实施方式示出，但是许多变化和替代是可能的。
现在参考图8，示出了图示根据实施例的倍频器中生成的信号的时序图。如图8中所示出的，时序图800包括波形ckA和ckB，它们对应于图7的NAND门710、720的输出。如所示出的，这些信号具有大于50%的占空比，并且处于不同的相位。当这些信号作为输入提供给倍频器的另一NAND门（即NAND门730）时，产生方波形时钟信号ck，其具有两倍于振荡器核心生成的锯齿信号的频率。
现在参考图9，示出了根据实施例的偏置电路的示意图。如图9中所示出的，偏置电路900用于生成提供给振荡器核心的延迟级的振荡器电流。注意，在图9中，示出了振荡器核心960的高级别视图。在这个高级别视图中，仅示出了具有PMOS设备和变容二极管Cv的电流源（也就是说，未图示提供选通信号的NOR门）。
如图9中所示出的，偏置电路900包括具有NMOS设备912、914的复制电路910。复制电路910可以用作振荡器核心内对应NOR门的复制。复制电路910包括与振荡器核心960的NOR门中存在的NMOS设备大体上匹配的NMOS设备。注意，复制电路910没有被配置为真NOR门，因为两个其NMOS设备912、914接收公共输入，即耦合在第一PMOS设备930和可控电阻器915之间的控制节点922处的电压，所述可控电阻器915可以被实现为多晶硅电阻器。
在实施例中，偏置电路900可以被配置成生成与复制电路910的NMOS设备912、914的VTH成比例的可控振荡器电流，所述可控振荡器电流可以基于温度和过程而变化。通过提供基于过程和温度而生成可变振荡器电流的偏置电路，补偿了VTH中的任何变化，使得振荡器核心960输出稳定的频率。利用这种配置，振荡器内核的输出频率取决于可控电阻器和变容二极管，并且独立于阈值电压。
如所示出的，PMOS设备930充当输入设备，并且具有耦合到供应电压节点的源极端子，模拟电压（例如，2.4V）被提供给所述供应电压节点。PMOS设备930具有耦合到复制电路910的该输入的漏极端子，以及与另一PMOS设备940的栅极端子耦合的栅极端子。这样，在PMOS设备930、940之间形成电流镜。假设NMOS设备912、914以弱反相操作，并且它们的VGS近似等于VTH，那么耦合到NMOS设备950的节点919以这样的方式设立自身，使得NMOS设备950汲取电流，所述电流当被PMOS设备940镜像到PMOS设备930上时，流入电阻器915，并且在控制节点922处构建近似等于VTH的电压。
PMOS设备940连同NMOS设备950一起充当输出电路，以提供用作Iosc的偏置电流。该偏置电流可以用于为振荡器核心960的PMOS电流源生成VGS，以控制振荡器核心960的变容二极管的充电/放电。该VGS与复制电路910的VGS成比例。对于实施例，可以经由偏置电路900实现良好的电源抑制。
如所示出的，PMOS设备940是二极管连接的晶体管，其源极端子耦合到供应电压节点，并且共同耦合栅极和漏极端子。并且NMOS设备950继而具有耦合到复制电路910和由补偿电容器920和补偿电阻器925形成的RC网络的栅极端子。
开关918可控地将复制电路910耦合到偏置电路900中。在校准可控电阻915的校准例程期间，开关918可以打开，并且NMOS设备950的栅极端子被拉低，并且通过另一开关（未示出）将ILDBIAS发送到电阻器915，以经由控制节点922向可控电阻器915提供给定电流。可控电阻器915的控制值可以动态更新以使其电阻变化，同时测量控制节点922处的电压。在不同的实施方式中，控制节点922处的电压可以通过诊断总线读取、数字化或发送到引脚以进行外部测量。
当该电压满足预确定电平时，可以标识和存储用于控制可控电阻器915的控制值的电流设置。在实施例中，基于仿真和/或实验室表征并且基于校准期间结温度是先验已知的假设来确定电平。例如，假设该电阻器校准是在生产测试期间完成的，则该值可以存储在测试器的适当存储位置，并且然后下载到集成电路的配置存储装置（例如，诸如图2的配置存储装置265）中。可以施行该电阻器校准来控制偏置电路900的阈值电压补偿。这里更具体地，这种补偿用于计及可控电阻器915中的电阻器变化。
在施行该电阻器校准之后，可以通过（在闭合开关918之后）调整振荡器核心960的电容来施行频率校准。为此，可以动态更新变容二极管Cv的控制值以使其电容变化，同时测量振荡器核心960的输出频率。当该频率满足预确定水平时，可以标识和存储用于控制变容二极管Cv的控制值的电流设置，类似于上面所描述的过程。该频率可以在片上使用更准确的时钟源测量，或者在外部使用外部时钟源测量。
现在参考图10，示出了根据实施例的方法的流程图。如图10中所示出的，方法1000是校准偏置电路的可控电阻（诸如图9的电阻器915）的校准方法。在一个实施例中，方法1000可以由测试器的硬件电路来施行，所述测试器在集成电路的制造期间操作以生成用于存储在集成电路的非易失性存储器中的校准值。这样的校准值可以在正常操作期间被提供给集成电路的各种电路，以校准各种组件，包括如本文中所描述的可控电阻器和一个或多个变容二极管。这样，该测试器可以执行存储在至少一个非暂时性存储介质中的程序，该程序可以用于生成这些校准值。在另一实施方式中，方法1000可以由集成电路的内部电路动态施行。
如所示出的，方法1000通过向偏置电路提供已知的偏置电流来开始（框1010）。在实施例中，该方法可以在制造测试期间施行，其中偏置电路被控制，使得内部复制电路（例如，图9的复制电路910）可以被禁用，以使得该已知偏置电流能够流过可控电阻器（例如，可控电阻器915）。此后，在框1020处，可以调整该电阻器的电阻。为此，可以例如向开关设备提供控制信号，所述开关设备可控地接通或断开该可控电阻的不同量的电阻。
在这些电阻器值的每一个处，可以进行测量以确定耦合到该电阻器的节点处（例如，在图9的控制节点922处）的电压。在菱形框1030处，确定该电压是否等于预确定电平。如果没有，可以进一步调整电阻器。否则，当确定该节点处的电压等于预确定电平时，控制转到框1040，在框1040中，电阻器的控制值可以存储在配置存储装置中。该控制值是将用于在正常系统操作期间对可控电阻进行编程的值。理解的是，虽然在图10的实施例中以该高电平示出，但是许多变化和替代是可能的。
理解在该电阻校准之后，可以施行振荡器核心的变容二极管的校准以实现目标频率。这样的变容二极管校准一般可以采取与图10中所示出的相同的形式，其中所述变容二极管电容被调整，直到振荡器核心输出期望的频率为止。那么变容二极管的控制值的当前设置可以被存储为另一配置值。
在一个实施例中，偏置电路的可控电阻器和振荡器核心的延迟级的一个或多个变容二极管可以是可编程的，以微调所得到的时钟信号的频率。这样的微调可以在集成电路制造期间作为制造测试的一部分来施行。为此，一个或多个系统可以包括一个或多个计算机可读介质，该计算机可读介质包括当被执行时使一个或多个系统施行方法的指令。更具体地，这些指令可以使系统施行一种方法，所述方法包括：配置耦合到集成电路的振荡器核心的偏置电路，所述偏置电路用于至少取决于集成电路的温度向振荡器核心提供振荡电流；断开偏置电路的复制电路，所述复制电路用于镜像振荡器核心电路的行为；将第一电流注入偏置电路中；在耦合到偏置电路的可控电阻器的第一节点处测量第一电压，所述第一节点耦合到复制电路的输入；调整可控电阻器的设置，直到所测量的第一电压等于预确定电压为止，并且存储可控电阻器的对应设置的控制值；以及提供控制值用于存储在集成电路的配置存储装置中，以使得偏置电路能够使用控制值来控制可控电阻器。
在实施例中，指令进一步可以使一个或多个系统施行一种方法，所述方法包括：在存储控制值之后，测量由振荡器核心输出的至少一个信号的频率；以及调整振荡器核心的变容二极管的设置，直到频率等于预确定频率为止。此外，该方法可以包括：为变容二极管的对应设置存储第二控制值；以及提供第二控制值用于存储在集成电路的配置存储装置中，以使得集成电路能够使用第二控制值来控制变容二极管。
现在参考图11，示出了根据又另一实施例的方法的流程图。如图11中所示出的，方法1100是操作如本文中所描述的具有偏置电路和振荡器核心的集成电路的方法。如所看到的，方法1100通过从配置存储装置获得第一控制值来开始（框1110）。注意，该配置存储装置可以是集成电路的寄存器或其它存储装置。在其它情况下，该配置存储装置可以是非易失性存储装置（在集成电路内或与其耦合），从所述非易失性存储装置可以获得该第一控制值。
更具体地，如本文中所描述的，该第一控制值是偏置电路的可控电阻器的配置设置。因此，如图11中进一步示出的，在框1120处，该第一控制值可以被发送到偏置电路的可控电阻器以设置其电阻。例如，第一控制值可以是位的集合，每个位用于控制对应的开关，该开关选择性地接通或断开可控电阻器的给定量的电阻。
仍然参考图11，接下来在框1130处，其中从配置存储装置获得第二控制值。如本文中所描述的，该第二控制值是振荡器核心的变容二极管的配置设置。因此，如图11中进一步示出的，在框1140处，该第二控制值可以被发送到振荡器核心以设置其电容。例如，第二控制值可以是位的集合，每个位用于控制对应的开关，该开关选择性地接通或断开振荡器核心的每个延迟级的变容二极管的给定量的电容。
因此，在该点处，振荡器准备好正常操作。进一步参考图11，接下来在框1150处，偏置电路可以被操作以生成取决于温度和过程的振荡器电流。这样，在正常操作期间，例如，随着温度的增加，该振荡器电流可以变化。然而，该振荡电流独立于一个或多个阈值电压，诸如偏置电路的复制电路和/或振荡器核心的延迟级的NOR电路的对应晶体管的阈值电压。偏置电路输出该振荡器电流，所述振荡器电流被提供给振荡器以用于生成一个或多个输出信号。具体地，在框1160处，振荡器核心可以被操作来输出具有独立于温度和过程的频率的至少一个信号。理解的是，虽然在图11的实施例中以该高电平示出，但是许多变化和替代是可能的。
如上面简要讨论的，启动电路可以用于减少启动时的振荡等待时间。之所以如此，是因为如果振荡器核心的所有延迟级具有相同的电流、相同的变容二极管和相同的初始电压，则A1、A2、B1、B2节点（例如，如图3中所示出的）将以相同的速度稳定到相同的电压，并且不存在振荡。实际上，这不会发生，因为没有组件可以是相同的，并且因为存在噪声。然而，因为振荡器核心是由紧密匹配的组件形成的，因此这种布置仍然可以减缓振荡的开始。
为了减少该等待时间，启动电路可以被配置为提供变容二极管控制值，该变容二极管控制值最初是不平衡的，并且被设置为不同的预确定值，使得内部节点以不同的速度稳定。存储在配置存储装置中的校准的（用户编程的）变容二极管控制值仅在第一时钟沿出现在输出处（即使得振荡已经开始）之后使用。利用这种布置，不存在电路添加到敏感的内部节点。代替地，振荡器核心外部的电路在该启动阶段提供不平衡的数字控制信号。
现在参考图12，示出了根据又另一实施例的方法的流程图。如图12中所示出的，方法1200是用于控制振荡器核心的启动以减少振荡等待时间的方法，如本文中所描述的。在实施例中，方法1200可以由诸如图2中所示出的启动电路270之类的启动电路来施行。
方法1200通过接收启用信号开始（框1210）。这样的启用信号可以是指示振荡电路被启用操作的启用信号。在其它情况下，代替启用信号，发起信号可以是复位或另一信号。控制接下来转到框1220，其中不同的预确定控制值被发送到振荡器核心的至少两个变容二极管。在实施例中，可以发送至少两个硬编码控制值，使得至少一个变容二极管（例如，图3中所示出的四个变容二极管Cv中的至少一个）接收不同的控制值。利用通过这些不平衡控制值的方式控制的不平衡电容，振荡可能更快地开始。
接下来，在菱形框1230处，确定是否已经从振荡器核心接收到第一时钟沿。如果是，则控制转到框1240，其中第二控制值可以从配置存储装置发送到振荡器核心以设置所有延迟级的电容。该第二控制值可以是用户编程的、校准的控制值，其使延迟级的所有变容二极管被设置为用于正常时钟操作的相同电容。理解的是，虽然在图12的实施例中以该高电平示出，但是许多变化和替代是可能的。
1现在参考图13，示出了代表性集成电路1300的框图，所述代表性集成电路1300可以包括本文中所描述的振荡器电路。在图13中所示出的实施例中，集成电路1300可以是例如微控制器、无线收发器或可以用于各种用例的其它设备，所述各种用例包括感测、监视、嵌入式应用、通信、应用等。在所示出的实施例中，集成电路1300包括存储器系统1310，在实施例中，所述存储器系统1310可以包括诸如闪速存储器之类的非易失性存储器和诸如RAM之类的易失性存储器。存储器系统1310经由总线1350耦合到数字核心1320，所述数字核心1320可以包括充当集成电路的主处理单元的一个或多个核心和/或微控制器。如所示出的，存储器系统1310包括配置存储装置1312，其可以包括IC 1300的各种配置设置，包括如本文中所描述的可控电阻器和变容二极管的控制值。
时钟生成器1330可以提供一个或多个锁相环或其它时钟生成电路，以生成供IC的电路使用的各种时钟。更具体地，如本文中所描述的，时钟生成器1330包括时钟电路1332，该时钟电路1332可以用于生成时钟信号，该时钟信号在如本文中所描述的温度和过程上大体上稳定。为此，数字核心1320可以包括校准电路1325，其在正常操作期间可以访问配置存储装置1312中的控制值以用于控制时钟电路1332内的偏置电路和振荡器核心，如本文中所描述的。
功率电路1340可以包括一个或多个电压调节器。如所图示的，至少一个功率焊盘1342可以向功率电路1340提供电压，以作为功率电路1340的一个或多个调节器的供应电压。如图13中进一步图示的，取决于特定实施方式，可选地可以存在附加电路，以提供各种功能和与外部设备的交互。这样的电路可以包括接口电路1360，其可以提供与各种片外设备的接口；传感器电路1370，其可以包括各种片上传感器，包括数字和模拟传感器，以感测期望的信号等。此外，如图13中所示出的，可以提供RF电路1380，其可以包括收发器的模拟电路，以实现无线信号的发射和接收，例如，根据一个或多个局域或广域无线通信方案，诸如紫蜂、蓝牙、IEEE 802.11、蜂窝通信等。理解的是，虽然以该高级别视图示出，但是许多变化和替代是可能的。
虽然本发明已经关于有限数量的实施例进行了描述，但是本领域的技术人员将从中领会许多修改和变化。所附权利要求意图覆盖如落入本发明的真实精神和范围内的所有这样的修改和变化。

Claims (20)

1.一种装置，包括：
具有复制电路的偏置电路，所述偏置电路用于生成振荡器电流，所述振荡器电流与复制电路的变化成比例；
耦合到偏置电路的振荡器电路，用于接收振荡器电流并且使用振荡器电流生成多个信号；以及
波形整形器电路，耦合到振荡器电路以接收多个信号并且从多个信号生成至少一个时钟信号，其中所述波形整形器电路要输出具有与多个信号不同的形状和不同的电平的至少一个时钟信号。
2.根据权利要求1所述的装置，进一步包括校准电路，用于执行校准序列，以独立地校准偏置电路的可控电阻和至少一个时钟信号的频率。
3.根据权利要求2所述的装置，其中所述校准电路要调整可控电阻直到耦合到可控电阻的节点的电压对应于预确定电压为止，并且将所调整的可控电阻的校准值存储在配置存储装置中。
4.根据权利要求2所述的装置，其中所述振荡器电路包括多个延迟级，每个延迟级包括：
NOR门，用于接收多个延迟级中的两个延迟级的输出，并且输出输出信号；
耦合到NOR门的电流源；以及
耦合到电流源的变容二极管，其中所述电流源要基于输出信号而对变容二极管充电。
5.根据权利要求4所述的装置，其中所述校准电路要校准变容二极管，并且将变容二极管的校准值存储在配置存储装置中，其中所述校准电路要基于校准值而控制变容二极管的电容，以使多个信号具有预确定频率地输出。
6.根据权利要求5所述的装置，其中所述振荡器电路要生成多个信号，所述多个信号具有取决于可控电阻和变容二极管的频率，并且独立于NOR门的阈值电压。
7.根据权利要求5所述的装置，进一步包括耦合到振荡器电路的启动电路，所述启动电路用于最初向多个延迟级的至少两个变容二极管提供不同的控制值，并且在振荡器电路开始振荡之后，从配置存储装置向多个延迟级的变容二极管提供校准值。
8.根据权利要求1所述的装置，其中所述振荡器电路要输出多个信号作为具有第一周期和第一电平的锯齿信号。
9.根据权利要求8所述的装置，其中所述波形整形器电路要接收具有第一周期和第一电平的多个锯齿信号，并且输出具有与第一电平不同的第二电平的多个方波形信号。
10.根据权利要求9所述的装置，其中所述波形整形器电路包括：
多个第一设备，每个第一设备由多个信号中的一个选通，并且具有耦合到多个输出节点中的一个的第一端子；以及
多个第二设备，每个第二设备具有耦合到多个输出节点中的一个的栅极端子和耦合到多个输出节点中的另一个的第一端子，其中所述波形整形器电路要经由多个输出节点输出多个方波形信号。
11.根据权利要求10所述的装置，进一步包括耦合到波形整形器电路的倍频器电路，其中所述倍频器电路要接收多个方波形信号并且输出比多个方波形信号具有更高频率的时钟信号。
12.根据权利要求11所述的装置，其中所述倍频器电路包括：
第一NAND门，用于接收多个方波形信号的第一部分；
第二NAND门，用于接收多个方波形信号的第二部分；以及
第三NAND门，用于接收第一NAND门的第一输出和第二NAND门的第二输出，并且输出具有两倍于方波形信号频率的时钟信号。
13.根据权利要求1所述的装置，其中所述偏置电路包括：
耦合到模拟供应电压节点并且向控制节点输出第一电流的第一设备；
耦合在控制节点和接地电压节点之间的可控电阻；
具有耦合到可控电阻的输入的复制电路，所述复制电路耦合到接收偏置电流的偏置电流节点；
耦合在控制节点和偏置电流节点之间的RC网络；以及
耦合到第一设备和RC网络的输出电路，所述输出电路用于输出振荡器电流。
14.一种方法，包括：
从配置存储装置获得第一控制值；
将第一控制值发送到集成电路的偏置电路的可控电阻器，以设置可控电阻器的电阻，所述偏置电路用于生成供集成电路的振荡器核心使用的振荡器电流；
从配置存储装置获得第二控制值；
将第二控制值发送到振荡器核心，以设置振荡器核心的多个延迟级的电容；
操作偏置电路以生成振荡器电流；以及
向振荡器核心提供振荡器电流，以使得振荡器核心能够输出具有第一频率的至少一个信号。
15.根据权利要求14所述的方法，进一步包括：
生成取决于集成电路的温度和过程的振荡器电流；以及
从振荡器核心输出具有独立于集成电路的温度和过程的第一频率的至少一个信号。
16.根据权利要求14所述的方法，进一步包括：
将不平衡控制值发送到振荡器核心，以将多个延迟级中的至少一些延迟级的电容设置为不同的电平，从而减少振荡器核心的振荡等待时间；以及
在振荡器核心开始振荡之后，将第二控制值发送到振荡器核心，以将多个延迟级的电容设置为相同的电平。
17.一种集成电路，包括：
偏置电路，用于接收第一电流并且生成取决于集成电路的温度和过程的振荡器电流，所述偏置电路包括可控电阻器；以及
耦合到偏置电路的振荡器核心，所述振荡器核心用于输出至少一个输出信号，所述输出信号具有至少大体上独立于温度和过程的频率，所述振荡器核心包括：
多个延迟级，每个延迟级用于接收多个延迟级中的另外两个延迟级的输出信号并且用于生成输出信号，以及包括：
电流源；
耦合到电流源的变容二极管；以及
控制电路，用于使用振荡器电流利用电流源来控制变容二极管的充电和放电。
18.根据权利要求17所述的集成电路，进一步包括耦合到振荡器核心和偏置电路的校准电路，所述校准电路用于向偏置电路提供第一控制值以控制可控电阻器，并且用于向振荡器核心提供第二控制值以控制多个延迟级的变容二极管。
19.根据权利要求17所述的集成电路，其中所述偏置电路进一步包括复制电路，用于复制多个延迟级的控制电路的变化。
20.根据权利要求17所述的集成电路，进一步包括：
耦合到振荡器核心的波形整形器电路，用于接收来自多个延迟级的输出信号并且从其生成至少一个信号，其中所述波形整形器电路要输出具有与来自多个延迟级的输出信号不同的形状和不同的电平的至少一个信号；以及
耦合到波形整形器电路的倍频器电路，其中所述倍频器电路要接收至少一个信号并且输出比来自多个延迟级的输出信号具有更高频率的时钟信号。
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