JP2009517905A - 始動制御装置を含む発振器 - Google Patents

Abstract

発振装置（１）には、発振器コア（２）と、制御可能な静電容量値を有する、発振器コア（２）に接続された容量性ローディングユニット（３、３ａ、３ｂ）と、第１および第２のメモリユニット（５ａ、５ｂ）を含む、容量性ローディングユニットに接続されたメモリ装置（４）と、が含まれる。第１のメモリユニット（５ａ）は、始動期間中に、静電容量値を制御するために容量性ローディングユニット（３、３ａ、３ｂ）に供給される第１の値を格納するように構成される。第２のメモリユニット（５ｂ）は、動作期間中に、静電容量値を制御するために容量性ローディングユニット（３、３ａ、３ｂ）に供給される第２の値を格納するように構成される。発振装置（１）の始動方法によれば、発振信号の振幅が測定される。さらに、動作期間の開始時点が、発振信号が所定の閾値を超える時点として選択される。

Description

技術分野
本発明は、発振器コアと、制御可能な静電容量値を有する容量性ローディングユニットとを含む発振装置に関する。

背景
水晶発振器などの発振装置を用いて、通信装置における様々なユニットが動作する際に基づく動作周波数を確立することができる。電池式の通信装置では、電力消費は、決定的なパラメータである。したがって、発振信号の必要がない場合には、発振装置は、電力を節約するために待機モードに切り替えてもよい。

発振装置を用いて、低ノイズの高精度クロック信号を生成してもよい。高精度クロック信号を得るために、典型的には水晶に基づいた、非常に高いＱ値を備えたタンク回路を用いてもよい。これは、結果として、始動時間が比較的長くなる（数ミリ秒）可能性がある。したがって、発振装置の始動時に、有用な発振信号が生成される前に、いくらか時間がかかる場合がある。有用な発振信号は、たとえば、所定の最小振幅または所定の周波数精度を有する信号であってもよい。発振信号は、システムクロック信号として用いてもよい。電力消費を最小限にする一方法は、発振装置の始動時間を短くし、それによって、全体的なシステム性能の低下なしに、発振器を待機モードへ頻繁に切り替えられるようにすることである。

発振装置は、容量性ローディングユニットに接続された発振器コアを用いて実現してもよい。容量性ローディングユニットは、制御信号に応じて異なる容量性負荷を提供するように制御可能である。発振装置を設計する場合に、発振装置の同調範囲と始動時間との間のトレードオフに帰着する容量性負荷に関して、妥協しなければならない可能性がある。同調範囲は、容量性ローディングユニットによって提供される最大および最小静電容量値間の差によって設定することができる。しかしながら、始動時間は、たとえば、容量性ローディングユニットによって提供される最小静電容量値に依存する。かくして、同調範囲は、始動時間にいくらか影響する可能性がある。さらに、同調範囲によって、発振装置の構成要素における構成要素パラメータの拡散、温度変動、および水晶の経年変化にどれほど対処できるかが定義される。始動時間が容量性負荷に依存するので、短い始動時間を得るために、できるだけ低い最小容量性負荷を有することが望ましい。

容量性ローディングユニットは、始動中に第１の容量性負荷を提供するように制御することができる。ひとたび発振装置が、有用な発振信号を生成していれば、容量性ローディングユニットは、所望の発振周波数をもたらす第２の容量性負荷を提供するように制御することができる。

容量性ローディングユニットは、制御用ソフトウェアを実行するプロセッサによって制御してもよい。プロセッサは、第１または第２の容量性負荷のどちらかを提供するように容量性ローディングユニットを制御することができる。容量性ローディングユニットは、発振装置の始動を制御するために用いられる、かつ容量性ローディングユニットを複雑にする、ソフトウェアなどのシステム設計を必要とするという点において、この解決法では不利である。発振装置が接続されるシステムが、発振信号の１を超えるユーザ装置を含み、かつ各ユーザ装置が、発振装置の始動を要求可能な場合には、システム設計は、さらにより複雑になる可能性がある。システムはまた、製造が高価になるであろう。なぜなら、各ユーザ装置が、たとえば、発振装置の始動を制御するためのソフトウェアを必要とするからである。

米国特許第Ａ−５ ８４４ ４４８号明細書は、迅速な始動をもたらすための発振回路を開示している。発振回路には、水晶に接続されたキャパシタの第１および第２のバンクが含まれる。キャパシタの第１のバンクだけが、始動中に利用される。キャパシタの第２のバンクは、制御可能であり、発振器出力が第１の発振周波数で安定したときにスイッチを入れてもよい。所望の発振周波数を供給するためにキャパシタの第２のバンクのスイッチをいつ入れるべきかを制御するために、プロセッサを設けてもよい。この文献による設計は複雑である。なぜなら、それが、始動の制御用のソフトウェアを必要とするプロセッサを含むからである。さらに、始動の制御は、発振装置の発振周波数の検出に基づいている。発振周波数は、基準クロックが必要となる可能性があるので、決定するのが比較的複雑である。したがって、発振装置によって供給される信号が、発振装置が実現されるシステムにおける第１のクロック信号である場合には、発振周波数を検出することは、困難かまたは不可能にさえなる可能性がある。

米国特許第Ａ−６ ７４７ ５２２号明細書は、キャパシタの粗同調アレイおよび微同調アレイを設けることによって、ＤＣＸＯ（デジタル制御水晶発振器）を同調させる方法を開示している。キャパシタの粗および微同調アレイのそれぞれは、所望の動作周波数を供給するように調整可能である。短い始動時間のための制御は、この文献では説明されていない。

概要
本発明の目的は、複雑さが低減された発振装置を提供することである。

第１の態様によれば、発振装置には、発振器コアと、制御可能な静電容量値を有する、発振器コアに接続された容量性ローディングユニットと、が含まれる。発振装置には、第１および第２のメモリユニットを含む、容量性ローディングユニットに接続されたメモリ装置がさらに含まれる。第１のメモリユニットは、第１の期間中に、静電容量値を制御するために容量性ローディングユニットに供給される第１の値を格納するように構成される。第１の期間は、発振装置の始動期間である。第２のメモリユニットは、第２の期間中に、静電容量値を制御するために容量性ローディングユニットに供給される第２の値を格納するように構成される。第２の期間は、発振装置の動作期間である。

メモリ装置は、第１および第２の制御信号を受信のための少なくとも１つの制御端子を含み、かつ第１の制御信号に応じて第１の値を容量性ローディングユニットに供給するように、および第２の制御信号に応じて第２の値を容量性ローディングユニットに供給するように、構成される。

発振器コアは、少なくとも第２の制御信号を生成するように構成されるが、この第２の制御信号は、発振装置の発振信号の振幅に依存する。

発振器コアには、発振信号の振幅に依存して少なくとも第２の制御信号を生成するように構成された振幅検出ユニットを含んでもよい。

振幅検出ユニットは、発振信号の振幅が所定の閾値を超えた場合に第２の制御信号を生成するように構成してもよい。

振幅検出ユニットは、自動利得制御ユニットの一部を形成してもよい。

振幅検出ユニットには、発振器出力部およびカウンタに動作可能に接続されたクロックスクエアラを含んでもよい。クロックスクエアラは、前記発振信号の振幅が所定の閾値を超えるのに応じて方形波を生成するように構成してもよい。カウンタは、クロックスクエアラが方形波の生成を開始したときにカウントを開始し、かつカウンタが停止値に達したときに第２の制御信号を生成するように、構成してもよい。

カウンタの停止値は、プログラム可能であってもよい。

第１および第２のメモリユニットは、レジスタであってもよい。

容量性ローディングユニットには、少なくとも１つのデジタル制御可能なキャパシタ回路を含んでもよい。

各デジタル制御可能なキャパシタ回路には、少なくとも１つのキャパシタラダーを含んでもよい。

発振装置には、始動要求に応じてイネーブル信号を供給するように構成された入力インタフェース回路をさらに含んでもよい。

入力インタフェース回路は、始動要求を生成するように構成された少なくとも１つの外部装置に接続してもよい。

第２の態様によれば、電子装置には発振装置が含まれる。

電子装置は、たとえば、携帯もしくはハンドヘルド移動無線通信機器、移動無線端末、携帯電話、ページャ、コミュニケータ、電子手帳、スマートフォンまたはコンピュータであってもよい。

第３の態様によれば、発振装置の始動方法が提供されるが、発振装置には、発振器コアと、制御可能な静電容量値を有する、発振器コアに接続された容量性ローディングユニットと、容量性ローディングユニットおよび発振器コアに動作可能に接続されたメモリ装置と、が含まれ、メモリ装置には、第１および第２のメモリユニットが含まれる。この方法には、発振装置の始動期間である第１の期間中に、制御可能な静電容量値を制御するために、第１のメモリユニットに格納された第１の値を容量性ローディングユニットに供給することが含まれる。この方法には、発振信号の振幅を測定することがさらに含まれる。第２の期間のための開始時点が、発振信号が所定の閾値を超える時点として選択される。第２の期間は、発振装置の動作期間である。さらに、この方法には、第２の期間中に、静電容量値を制御するために、第２のメモリユニットに格納された第２の値を容量性ローディングユニットに供給することが含まれる。

本発明のさらなる実施形態が、従属項で定義される。

容量性ローディングユニット用の制御値がメモリ装置に格納されるので始動制御が柔軟であるということは、本発明の利点である。発振装置の短い始動時間を制御する複雑さが低く、発振装置および発振装置が動作可能なシステムの全体的な複雑さの低減に帰着することは、本発明のさらなる利点である。

本明細書で用いられる場合の用語「含む／含まれる」が、明言された特徴、整数、ステップまたは構成要素の存在を規定するように理解されるが、しかし１つまたは複数の他の特徴、整数、ステップ、構成要素もしくはそれらのグループの存在または追加を排除しないことを強調しなければならない。

本発明のさらなる目的、特徴および利点が、添付の図面を参照した、本発明の実施形態の下記の詳細な説明から明らかになるであろう。

詳細な説明
図１は、デジタル制御水晶発振器（ＤＣＸＯ）を形成可能な発振装置１の第１の実施形態を示す。発振装置１には、発振器コア２および容量性ローディングユニット３が含まれる。容量性ローディングユニット３は、制御可能な静電容量値を有し、発振器コア２に接続される。さらに、発振装置１には、メモリ装置４が含まれ、メモリ装置４は、少なくとも第１および第２のメモリユニット５ａ、５ｂを含み、かつ容量性ローディングユニット３に接続される。

容量性ローディングユニットは、水晶６に接続してもよい。水晶６は、発振装置１が位置するチップから離れて位置してもよい。

第１のメモリユニット５ａは、第１の期間中に、容量性ローディングユニット３の静電容量値を制御するために容量性ローディングユニット３に供給される第１の値を格納するように構成される。第１の期間は、発振装置１の始動段階であってもよい。第２のメモリユニット５ｂは、第２の期間中に、容量性ローディングユニット３の静電容量値を制御するために容量性ローディングユニット３に供給される第２の値を格納するように構成される。第２の期間は、発振装置１の動作段階であってもよい。

図に示す実施形態では、これらの実施形態において類似または同じ構成要素は、同じまたは類似の参照数字によって表示され、一度だけ説明される。

第１および第２の値を格納するためのメモリ装置４を設けることによって、容量性ローディングユニット３の静電容量値を設定するための値を外部装置から供給する必要なしに、短い始動時間をもたらすことが可能である。したがって、発振装置の柔軟性が向上される。第１の期間中に静電容量値を容量性ローディングユニット３に供給するためのソフトウェアは、必要ではない。したがって、発振装置１が動作可能なシステムの複雑さが低減される。

メモリ装置４には、第１および第２の制御信号を受信するための少なくとも１つの制御端子を含んでもよい。さらに、メモリ装置４は、第１の制御信号に応じて第１の値を容量性ローディングユニット３に供給するように、および第２の制御信号に応じて第２の値を容量性ローディングユニット３に供給するように、構成してもよい。第１の制御信号は、たとえば「０」であってもよい。第２の制御信号は、たとえば「１」であってもよい。第１の制御信号は、外部装置によってか、または発振装置１内で内部的に生成してもよい。第２の制御信号は、外部装置によってか、または発振装置１内で内部的に生成してもよい。ある実施形態において、第１の制御信号は、メモリ装置４の制御端子に「０」を印加することによって、メモリ装置４に供給される。第２の制御信号は、制御端子に「１」を印加することによって、メモリ装置４に供給される。発振装置１内で内部的に第２の制御信号を生成することは、発振装置１内で内部的に「０」から「１」への遷移を起こすことに対応する。発振装置１内で内部的に少なくとも第２の制御信号を生成することには、発振装置および発振装置１に接続された外部装置の複雑さが低減されるという利点がある。

発振器コア２には、オフまたはアイドルモードからオンモードに発振装置１を切り替えるイネーブル信号を受信するためのイネーブル入力端子を含んでもよい。イネーブル信号は、プロセッサ７またはＣＰＵ（中央処理装置）などの外部装置によって生成してもよいが、この外部装置は、この機能を提供するためのソフトウェアを実行する。プロセッサ７は、外部装置に位置してもよい。外部装置は、たとえばＡＳＩＣ（特定用途向け集積回路）であってもよい。代替として、イネーブル信号は、発振装置１において、外部装置からの始動要求に応じるように構成された入力インタフェース回路１７によって生成してもよい。

第１の制御信号は、イネーブル信号に応じて生成してもよい。第１の制御信号に応じて、容量性ローディングユニット３の静電容量値が、第１の期間中に設定される。第１の期間中の容量性負荷は、第２の期間中に印加される容量性負荷がまた第１の期間中に用いられた場合に得られたであろう始動時間より短い始動時間を得られるほどに十分に低い。したがって、第１の期間中の容量性負荷は、第２の期間中の容量性負荷より低い。

第２の制御信号は、発振装置１によって生成された発振信号の振幅に依存してもよい。発振信号は、発振装置１の出力信号であってもよい。安定した動作周波数を得るために、発振信号の十分な振幅を有することが重要である。発振信号の振幅がある閾値に達した場合には、安定した動作周波数を得ることが可能であり、容量性ローディングユニット３の容量性負荷は、第２のメモリユニット５ｂに格納された第２の値によって決定される値に設定してもよい。発振信号の振幅を検出することは、比較的容易である。発振信号の振幅が閾値未満である場合には、第１の制御信号を生成してもよい。発振信号の振幅が、閾値と等しいかまたはそれを超えた場合には、第２の制御信号を生成してもよい。

代替実施形態において、第２の制御信号は、第１の制御信号またはイネーブル信号が生成された後の所定の期間に生成される。所定の期間は、第１のメモリユニット５ａに格納された第１の値によって決定される静電容量値に依存する。第１の期間中に静電容量値が小さければ小さいほど、それだけ所定の期間は、少なくともある程度まで、短くてもよい。第２の制御信号は、発振器コア２に含まれる遅延回路によって生成してもよい。遅延回路は、イネーブル信号に応じて第２の制御信号を生成するように構成してもよい。遅延回路は、たとえば、１つまたは複数のカスケードされかつ容量的にローディングされるインバータ（cascaded and capacitively loaded inverters）を用いて実現してもよい。

発振器コア２は、少なくとも第２の制御信号を生成するように構成してもよく、第２の制御信号は、発振装置１の発振信号の振幅に依存してもよい。振幅検出ユニット８は、少なくとも第２の制御信号を生成するように構成してもよい。一実施形態において、振幅検出ユニット８は、第１および第２の制御信号を生成するように構成される。振幅検出ユニット８は、第１および第２の基準値または状態を有し得る信号を生成してもよい。第１の基準値または状態は、０．２Ｖ_ｄｄより小さい電圧で表わしてもよく、この場合にＶ_ｄｄは、発振装置の供給電圧である。第２の基準値または状態は、０．８Ｖ_ｄｄより大きい電圧で表わしてもよい。この信号は、発振信号の所定の振幅閾値の検出に応じて生成してもよい。振幅検出ユニット８によって生成される信号の第１のレベルが生成される場合には、第１の制御信号が供給される。振幅検出ユニット８によって生成される信号の第２のレベルが生成される場合には、第２の制御信号が供給される。

振幅検出ユニット８は、発振信号の振幅に依存して、第１および／または第２の制御信号を生成するように構成してもよい。たとえば、振幅検出ユニット８は、発振信号の振幅が所定の振幅閾値未満であることの検出に応じて、第１の制御信号を生成するように構成してもよい。振幅検出ユニット８はまた、発振信号の振幅が所定の振幅閾値に等しいかまたはそれより高いことの検出に応じて、第２の制御信号を生成するように構成してもよい。たとえば、所定の振幅閾値は、数百ｍＶの範囲にあってもよい。

第１および第２のメモリユニット５ａ、５ｂは、デジタルメモリユニットであってもよい。ある実施形態において、メモリユニット５ａ、５ｂは、デジタルメモリレジスタである。したがって、第１および第２のメモリユニット５ａ、５ｂにそれぞれ格納される第１および第２の値は、デジタル値であってもよい。

容量性ローディングユニット３には、少なくとも１つのデジタル制御可能なキャパシタ回路を含んでもよい。各デジタル制御可能なキャパシタ回路は、たとえば、バラクタで実現してもよい。代替として、各デジタル制御可能なキャパシタ回路には、キャパシタラダーが含まれる。

発振装置１には、外部装置からの始動要求に応じてイネーブル信号を供給するように構成された入力インタフェース回路１７を含んでもよい。始動要求は、たとえば、外部装置のプロセッサ７が発行してもよく、入力インタフェース回路１７の入力端子において受信してもよい。入力インタフェース回路１７は、たとえば、接地され、かつ入力インタフェース回路１７の入力端子に接続された、プルダウン抵抗器などの抵抗構成要素で実現してもよい。プルダウン抵抗器の使用によって、１つまたは複数の外部装置を入力インタフェース回路１７の入力端子に接続することが可能になる。外部装置は、「１」に対応する第１のレベルを有する電圧をインタフェース回路１７の入力端子に供給することによって、始動要求を発行してもよい。外部装置によって始動要求が発行されなかった場合、すなわち、入力インタフェース回路１７の入力端子に外部電圧が供給されなかった場合には、入力インタフェース回路１７の入力端子における電圧は、プルダウン抵抗器を通して、「０」に対応する第２のレベルに引き付けられる。第１の電圧レベルは、第２の電圧レベルより高くてもよい。入力インタフェース回路１７の入力端子はまた、発振装置１において内部的にイネーブル信号を駆動する入力インタフェース回路１７のバッファに接続してもよい。

ある実施形態において、少なくとも第２のメモリユニット５ｂに格納された値は、たとえばプロセッサ７によって変更してもよい。第２のメモリユニット５ｂに格納された値を第２の期間中に変更することによって、第２の期間中に、容量性ローディングユニット３の静電容量およびしたがって発振装置１の周波数が変更される。したがって、第２のメモリユニット５ｂに格納された値を変更できるようにすることによって、第２の期間中における発振器周波数の同調性が備えられる。

図２は、発振装置１の代替実施形態を示す。図２の実施形態には、第１および第２の容量性ローディングユニット３ａ、３ｂが含まれる。第１のローディングユニット３ａは、発振器コア２の粗同調を提供するように構成された制御可能な静電容量値を有してもよい。第２のローディングユニット３ｂは、発振器コア２の微同調を提供するように構成された制御可能な静電容量値を有してもよい。したがって、第１の容量性ローディングユニット３ａによってもたらされ得る静電容量値間の差は、第２の容量性ローディングユニット３ｂによってもたらされ得る静電容量値間の差より大きい可能性がある。同調制御は、発振装置１の第２の期間中に提供してもよい。図１の実施形態の発振器コア２と、図２の実施形態の発振器コアとの間の差は、容量性ローディングユニット３、３ａおよび３ｂにそれぞれ接続するための入力端子の数である。

図３は、発振装置１の一実施形態を示すが、ここでメモリ装置４は、より詳細に示されている。メモリ装置４は、シリアル制御インタフェース１０に接続してもよい。また、メモリ装置４には、メモリユニット５ａおよび５ｂに加えて、マルチプレクサユニット１１を含んでもよい。第１のメモリユニット５ａは、ハードコードされたメモリユニットであってもよい。したがって、第１のメモリユニット５ａに格納された、メモリ装置４の第１の値は、固定してもよい。たとえば、第１のメモリユニット５ａは、論理「０」および論理「１」をそれぞれ格納するために、第１のメモリユニット５ａに関連するマルチプレクサユニット１１の入力端子を、接地または供給電圧に直接接続することによって、ハードコードしてもよい。代替として、第１のメモリユニット５ａは、再プログラム可能である。第１のメモリユニット５ａに固定値を格納することは、それが複雑さを低減するという利点がある。第１の値を用いて、第１の期間中に容量性ローディングユニット３ａ、３ｂの静電容量値を設定してもよい。第２のメモリユニット５ｂの値は、容量性ローディングユニット３ａ、３ｂの静電容量値を設定するために用いられ、したがってまた、第２の期間中に、発振装置１の発振周波数を設定する。これは、第２のメモリユニット５ｂが再プログラム可能な場合には、利点である。次に、外部装置は、第２のメモリユニット５ｂに格納され、かつそれにより出力される新しい値を提供することによって、発振装置１の動作時に、発振装置１の出力信号における周波数の同調制御を提供してもよい。同調制御は、外部装置のプロセッサ１３によって提供してもよい。

シリアルインタフェース１０は、外部装置のプロセッサ１３に接続されたインタフェース１２からか、またはプロセッサ１３から直接に、シリアルバスを通じてデジタル値を受信するように構成してもよい。シリアルインタフェース１０は、デジタル値の受信データを第２のメモリユニット５ｂに入力するように構成される。シリアルインタフェース１０はまた、発振装置と同じチップ上に位置する他のユニットにデータを通信するように構成してもよい。

マルチプレクサ１１は、第１および第２の制御信号を受信するために、発振装置１の制御端子に接続された少なくとも１つの制御端子を有する。また、マルチプレクサ装置には、第１および第２のメモリユニット５ａ、５ｂにそれぞれ接続された第１および第２の入力端子が含まれる。マルチプレクサ１１は、第１の制御信号に応じて、第１のメモリユニット５ａに格納された値を出力するように構成してもよい。また、マルチプレクサ１１は、第２の制御信号に応じて、第２のメモリユニット５ｂに格納された値を出力するように構成してもよい。

発振装置１を動作段階に切り替えるべき場合には、第２のメモリユニット５ｂへとプログラムされた最後の値を印加してもよい。したがって、第２のメモリユニット５ｂは、再プログラムする必要がない。すなわち、有用な発振信号を生成できるようになる前に、第２のメモリユニット５ｂに新しい値を供給する必要がない。代わりに、第２のメモリユニット５ｂに格納された最後の値を再利用してもよい。したがって、有用な発振信号が、いずれの外部装置の関与もなしに、生成可能である。

また、図３に示すのは、発振装置と同じチップに位置する、ＲＦ（無線周波数）装置などの装置に、発振装置１の出力信号から導き出されるクロック信号を分配するために用いることができるバッファ１４と、プロセッサ１３などの外部装置にクロック信号を分配するために用いることができるバッファ１５と、である。図３において、バッファ１４は、差動クロック信号を分配する。代替実施形態において、バッファ１４は、シングルエンドクロック信号を分配してもよい。図３において、バッファ１５は、シングルエンドクロック信号を分配する。代替実施形態において、バッファ１５は、差動クロック信号を分配してもよい。

図４は、差動水晶発振器の一実施形態を示す。図４における差動水晶発振器には、可変容量性ローディングユニット３ａおよび３ｂ、水晶６、ならびに発振器コア２の一部である差動増幅器３０が含まれる。差動増幅器３０には、抵抗器３１ａ、３１ｂ、３２ａおよび３２ｂ、トランジスタ３３ａおよび３３ｂ、キャパシタ３４、３５ａおよび３５ｂ、ならびに制御可能な電流源３６ａおよび３６ｂが含まれる。トランジスタ３３ａおよび３３ｂは、バイポーラまたはＣＭＯＳトランジスタであってもよい。差動水晶発振器およびしたがって発振装置１は、電流源３６ａおよび３６ｂにおいて電流をスイッチオフすることによって、待機モードへ切り替えることができるが、このスイッチオフは、電流源をスイッチオフするように適合された電圧レベルを有する信号などの適切な信号を、制御端子３７ａおよび３７ｂのそれぞれに印加することによって行われる。さらに、差動水晶発振器およびしたがって発振装置１は、電流源３６ａおよび３６ｂにおいて電流をスイッチオンすることによってイネーブルにすることができるが、このスイッチオンは、電流源をスイッチオンするように適合された電圧レベルを有する信号などの適切な信号を、制御端子３７ａおよび３７ｂのそれぞれに印加することによって行われる。電流源３６ａおよび３６ｂをスイッチオフおよびスイッチオンするために制御端子３７ａおよび３７ｂに印加される信号は、イネーブル信号から導き出してもよい。電流源３６ａおよび３６ｂをスイッチオフおよびスイッチオンするように適合された前記電圧レベルを生成するために、イネーブル信号によって制御されるバンドギャップ基準回路を設けてもよい。

図５は、振幅検出ユニット８の実施形態を示す。振幅検出ユニットには、ＡＭ検出器５０を含んでもよい。ＡＭ検出器５０には、抵抗器５１ａ、５１ｂ、５２ａ、５２ｂおよび５３、キャパシタ５４、トランジスタ５５ａ、５５ｂ、５６ａ、５６ｂ、ならびに電流源５７および５８が含まれる。トランジスタ５５ａ、５５ｂ、５６ａ、５６ｂは、バイポーラまたはＣＭＯＳトランジスタであってもよい。入力端子５９ａおよび５９ｂは、差動水晶発振器出力端子１６ａおよび１６ｂにそれぞれ接続されるように構成される。入力端子５９ａおよび５９ｂに存在する差動信号の振幅が増加する場合には、出力端子６０における電圧もまた増加する。したがって、出力端子６０における電圧を用いて、出力信号の振幅が、所定の閾値に等しいかまたはそれを超えた時を検出してもよい。その目的のために、出力端子６０は、「０」および「１」を表わす有効論理レベルを生成可能な閾値検出器９に接続してもよいが、この場合に、「０」は、第１の制御信号であってもよく、「１」は、メモリ装置４の制御端子に供給される第２の制御信号であってもよい。閾値検出器９は、たとえば、比較器または１つもしくは複数のカスケードされたインバータを用いて実現してもよい。代替として、閾値検出器９は、シュミットトリガを用いて実現してもよい。閾値検出器９の出力端子は、メモリ装置４の制御端子に動作可能に接続してもよい。

さらに、ＡＭ検出器５０は、自動利得制御（ＡＧＣ）の一部を形成してもよい。あるＡＧＣインプリメンテーションにおいて、出力端子６０における電圧は、発振器コア２に引き込まれる電流を制御するように動作可能である。図４に示す実施形態を参照すると、これは、ＡＭ検出器５０の出力端子６０に存在する電圧またはそこから引き出された電圧を、差動増幅器３０の制御端子３７ａおよび３７ｂに供給することによって実行してもよい。したがって、発振器コア２におけるループ利得は、制御することができる。振幅検出ユニット８を設けるためにＡＧＣの少なくとも一部を用いることは、有利である。なぜなら、ループ利得制御および振幅検出などのいくつかの機能のために単一のユニットが用いられる場合には、システムの複雑さがさらに低減されるからである。しかしながら、別個の振幅検出ユニットを用いることが可能である。

図６は、ある実施形態を示すが、この場合に、バッファ１５からの出力は、発振器コア２に供給される。バッファ１５からの出力は、第１および／または第２の制御信号の生成のために、振幅検出ユニット８に供給してもよい。今度は、発振器コア２は、バッファ１５からの出力またはそこから導き出された信号を、クロック信号として、プロセッサ１３などの外部装置に転送してもよい。さらに、メモリ装置４のシリアル制御インタフェース１０を発振器コア２に接続して、発振器コア２において振幅検出ユニット８のプログラマビリティを可能にしてもよい。たとえば、振幅検出ユニットをプログラムして、たとえば温度変化、発振装置１における構成要素の経年変化、および個々の発振装置１間のばらつきによって引き起こされる、変化する状態を補償してもよい。

図７ａは、図６に示した発振器コアの実施形態で用いることができる振幅検出ユニット８の実施形態を示す。バッファ１５からの出力は、クロックスクエアラ２０の入力端子２２に供給される。クロックスクエアラ２０は、周期信号がクロックスクエアラ２０の入力端子２２に供給されることに応じて、クロックスクエアラ２０の出力端子２３において方形波を生成するように構成してもよい。クロックスクエアラ２０には、シュミットトリガを含んでもよい。クロックスクエアラ２０の出力端子２３は、カウンタ２１のクロック入力端子に接続されるが、カウンタ２１は、プログラム可能カウンタ２１の再設定端子２６に供給されるイネーブル信号の立ち上りエッジによって再設定してもよい。クロックスクエアラがその出力部２３で方形波を生成するのに十分に大きな振幅に、バッファ１５からの前記出力が達した場合には、カウンタ２１は、それが停止値に達するまでカウントし始める。カウンタ２１が停止値に達した場合に、カウンタは、その出力部２４で第２の制御信号を生成する。換言すれば、クロックスクエアラ２０は、バッファ１５からの出力の振幅がいつ所定の閾値を超えるかを検出するために用いられる。閾値レベルは、クロックスクエアラが方形波を生成し始めるときの振幅レベルであってもよい。前記振幅レベルがクロックスクエアラ２０によって検出された後で、振幅検出ユニット８は、第２の制御信号が生成される前に、カウンタ２１の停止値によって設定される長さの期間待つ。これは、メモリ装置４に格納された第２の値が容量性ローディングユニット３、３ａ、３ｂに供給される前に、安定した動作周波数を得るために、発振装置１の発振信号が十分な振幅に達することができるようにするためである。発振装置１の発振信号の十分な振幅を保証するために必要な期間の長さは、たとえば、発振装置１の温度および古さと共に変化する可能性がある。また、それは、個々の発振装置１間で変化する可能性がある。それゆえ、カウンタ２１の停止値およびしたがって期間の長さは、図６に示す実施形態において発振器コア２に接続されたシリアル制御インタフェース１０からバス２５を通じてプログラムしてもよい。

図７ｂは、図６に示す発振器コア２の実施形態において用いることができる振幅検出ユニット８の別の実施形態を示す。この実施形態において、第２の制御信号の生成は、図７ａに示す実施形態のそれと同一であるが、それは、カウンタ２１における停止値のプログラミングである。図７ａの実施形態において、発振器コア２によって、プロセッサ１３などの外部装置に、クロック信号として転送されるのは、クロックスクエアラ２０の出力部２３における信号である。図７ｂの実施形態において、外部装置にクロック信号として分配されるのは、クロックスクエアラ２０の入力部２２における信号である。

図８ａは、キャパシタラダーとして具体化された容量性ローディングユニット３の実施形態を示す。キャパシタラダーには、複数のキャパシタ装置７０ａ、７０ｂ、．．．７０ｎが含まれる。キャパシタ装置は、同等の設計および機能を有する。したがって、キャパシタ装置７０ａだけを説明する。キャパシタ装置７０ａは、ＭＯＳトランジスタなどのトランジスタで実現してもよい。キャパシタ装置７０ａには、第１のトランジスタ７１ａおよび第２のトランジスタ７１ｂが含まれる。トランジスタ７１ａおよび７１ｂのソースおよびドレーン端子は、全て、共通ノード７２に接続される。トランジスタ７１ａおよび７１ｂのゲートは、キャパシタラダーの端子７３ａおよび７３ｂにそれぞれ接続してもよい。キャパシタ装置７０ａは、異なる関連静電容量値を備えた、オンおよびオフなどの第１および第２の状態を有してもよい。状態は、共通ノード７２に供給されるデジタル制御語の１ビット７４によって制御してもよい。デジタル制御語は、バス７５を通じて供給してもよい。バス７５を通じて供給される制御語におけるビット数は、キャパシタ装置の数と同じである。バス７５を通じて供給されるデジタル制御語の異なる値は、図８ａに示す容量性ローディングユニット用の異なる静電容量値に帰着する。

図８ｂは、キャパシタラダーとして具体化された容量性ローディングユニット３の別の実施形態を示す。キャパシタラダーには、図８ａに示すキャパシタ装置７０ａ、７０ｂ、．．．７０ｎと本質的に同じ機能性を備えた複数のキャパシタ装置８０ａ、８０ｂ、．．．８０ｎが含まれる。キャパシタ装置８０ａ、８０ｂ、．．．８０ｎは、それぞれ、同等な設計および機能を有する。したがって、キャパシタ装置８０ａだけを説明する。キャパシタ装置８０ａには、２つのキャパシタ８１ａおよび８１ｂを含んでもよい。キャパシタ８１ａの第１の端子は、キャパシタラダーの第１の出力端子８４ａに接続される。キャパシタ８１ｂの第２の端子は、キャパシタラダーの第２の端子８４ｂに接続される。キャパシタ装置８０ａは、異なる関連静電容量値を備えた、オンおよびオフなどの第１および第２の状態を有してもよい。オン状態では、トランジスタ８２ａおよび８２ｂは導電状態にあり、キャパシタ８１ａおよび８１ｂは直列に接続される。オフ状態では、トランジスタ８２ａおよび８２ｂは非導通状態にあり、キャパシタ８１ａおよび８１ｂは切断される。ＭＯＳトランジスタによって提供することもまた可能なトランジスタ８２ａおよび８２ｂのゲート端子は、共通ノード８３に接続される。状態は、共通ノード８３に供給されるデジタル制御語の１ビット８５によって制御してもよい。デジタル制御語は、バス８６を通じて供給してもよい。バス８６を通じて供給される制御語のビット数は、キャパシタ装置の数と同じである。バス８６を通じて供給されるデジタル制御語の異なる値は、図８ｂに示す容量性ローディングユニット用の異なる静電容量値に帰着する。

容量性回路を形成する、図８ａおよび８ｂのキャパシタラダーのいずれも、図１の実施形態における容量性ローディングユニット３として利用してもよい。図２、３および６の実施形態において、図８ａのキャパシタラダーは、第１の容量性ローディングユニット３ａとして用いてもよく、図８ｂのキャパシタラダーは、第２のキャパシタラダー３ｂとして用いてもよく、逆もまた同様である。代替として、第１および第２の容量性ローディングユニット３ａ、３ｂの両方とも、図２、３および６の実施形態において、図８ａのキャパシタラダーまたは図８ｂのキャパシタラダーによって設けられる。バス７５および８６を通じて供給される制御語は、メモリユニット５ａまたはメモリユニット５ｂのいずれかに格納された値によって供給してもよい。

キャパシタラダーにおけるキャパシタ装置の静電容量値を選択することに関するインプリメンテーションに対して、異なるアプローチを用いてもよい。たとえば、２進加重アプローチを用いることができるが、この場合に、ｋ番目のビットに関連するキャパシタ装置のオン状態静電容量は、単位静電容量の２^ｋ−１倍である。この解決法は、制御語７５、８６を、小さなビット数に帰着する２進表現にできるという点において、低い複雑さをもたらす。しかしながら、２進加重アプローチは、構成要素におけるパラメータ変動によって引き起こされる静電容量不整合の影響を受けやすい可能性がある。代替の解決法は、温度計コード化アプローチを用いることであるが、この場合には、全てのキャパシタ装置のオン状態静電容量は等しい。このアプローチは、２進加重アプローチほど静電容量不整合の影響を受けず、かつキャパシタラダーの静電容量が、制御語７５、８６で表わされる制御信号の単調関数であることを保証する。しかしながら、温度計コード化アプローチは、より高い複雑さに帰着する可能性がある。なぜなら、制御語７５、８６が、温度計コード化表現であり、この表現が、２進加重アプローチより多くのビットを必要とするからである。２進加重アプローチと温度計コード化アプローチとの間のハイブリッドは、この場合には制御語７５、８６の第１の部分が２進表現であり、第２の部分が温度計コード化されるが、代替アプローチである。

代替実施形態において、少なくとも１つの容量性ローディングユニット３、３ａ、３ｂは、デジタル／アナログ変換器を介してデジタル制御されるバラクタダイオードで実現してもよい。さらなる代替実施形態において、少なくとも１つの容量性ローディングユニットは、シグマデルタ変調器を介してデジタル制御されるキャパシタラダーで実現してもよい。デジタル制御されるキャパシタラダーには、シグマデルタ変調器によってスイッチイン／アウトされる単一の静電容量を含んでもよい。

図９は、発振装置１が複数の外部装置に接続される実施形態を示す。発振装置自体は、たとえば、ＲＦ（無線周波数）ＡＳＩＣ内に設け（by provided）てもよい。第１の外部装置１００は、たとえば、発振信号によって提供されるクロック信号を必要とするデジタルベースバンドＡＳＩＣであってもよい。携帯電話などの通信装置において、他の機能が、クロック信号を必要とする可能性がある。クロック信号を必要とする第２の外部装置２００は、ブルートゥース無線トランシーバなどの短距離通信ユニットであってもよい。クロック信号を必要とする第３の外部装置３００は、ＷＬＡＮ（無線ローカルエリアネットワーク）通信ユニットであってもよい。クロック信号を必要とする第４の外部装置４００は、ＧＰＳ（全地球測位システム）ユニットであってもよい。外部装置１００、２００、３００、４００のそれぞれは、出力端子および入力端子を、発振装置１の入力および出力端子にそれぞれ接続させてもよい。クロック信号要求メッセージは、外部装置の出力端子において、発振装置１における入力インタフェース回路１７の入力部へ発行してもよい。クロック信号、すなわち発振装置１の出力信号は、それに応じて外部装置の入力端子で受信することができる。

本発明の実施形態によれば、外部装置２００、３００、４００のいずれが、クロック信号を要求してもよい。したがって、発振装置１の短い始動時間は、始動を制御するために、外部装置１００の電源を入れる必要も、外部装置２００、３００、４００のいずれかにおいてソフトウェアを実行する必要もなく、提供することができる。したがって、システム設計は、複雑さが小さくなる。

図１−６に、差動構造を備えた発振器コア２が示されている。代替として、発振器コア２は、シングルエンド構造を有してもよい。

図１０は、発振装置１を実現可能な電子装置５００を示す。電子装置にはまた、外部装置１００、２００、３００、４００のいずれか１つを含んでもよい。電子装置５００は、たとえば、携帯もしくはハンドヘルド移動無線通信機器、移動無線端末、携帯電話、ページャ、コミュニケータ、電子手帳、スマートフォンまたはコンピュータであってもよい。図示の実施形態において、電子装置は携帯電話である。

発振装置１からの出力信号は、クロック信号を供給してもよい。クロック信号は、システムで供給される第１のクロック信号であってもよいが、このシステムでは、外部装置１００、２００、３００、４００などのいくつかの装置が、クロック信号を必要とする。クロック信号はまた、システムで供給される唯一のクロック信号であってもよい。

いくつかの実施形態によると、図１１における流れ図で示された、発振装置１の迅速な始動のための方法が、提供される。この方法には、次のステップ、すなわち、
− ステップ７００において、第１の期間中に、第１の制御信号をメモリ装置４に供給するステップと、
− ステップ７１０において、第１の制御信号に応じて、第１の期間中に、静電容量値を制御するために、第１のメモリユニット５ａに格納された値を容量性ローディングユニットに供給するステップと、
− ステップ７２０において、第２の期間中に、第２の制御信号をメモリ装置４に供給するステップと、
− ステップ７３０において、第２の制御信号に応じて、第２の期間中に、静電容量値を制御するために、第２のメモリユニット５ｂに格納された値を容量性ローディングユニットに供給するステップと、
が含まれる。

ある実施形態において、この方法には、第２の期間の開始時点を決定するステップがさらに含まれる。第２の期間の開始時点は、発振装置１の実施形態のいくつかに関連して上述したように、発振信号の振幅がいつ所定の閾値を超えるかに基づいて決定してもよい。第２の期間の開始時点はまた、発振装置１の実施形態に関連して上述したように、発振器コア２におけるイネーブル信号の受信後の所定の時間量において生じる時点として決定してもよい。

本発明は、特定の実施形態に関連して上記した。しかしながら、上記以外の実施形態が、本発明の範囲内で可能である。ハードウェアまたはソフトウェアによって本方法を実行する、上記のステップとは別の方法ステップが、本発明の範囲内で提供可能である。本発明の異なる特徴およびステップを、上記以外の他の組み合わせで組み合わせてもよい。本発明の範囲は、添付の特許請求の範囲によってのみ限定される。

図面の簡単な説明
発振装置の実施形態のブロック図である。 発振装置の別の実施形態のブロック図である。 発振装置の別の実施形態のブロック図である。 差動水晶発振器の実施形態の回路図である。 振幅検出ユニットの実施形態の回路図である。 発振装置の別の実施形態のブロック図である。 図６における実施形態用の振幅検出ユニットの実施形態である。 図６における実施形態用の振幅検出ユニットの実施形態である。 キャパシタラダーの回路図である。 キャパシタラダーの回路図である。 発振装置の動作環境の実施形態のブロック図である。 通信装置の概略図である。 発振装置の始動方法の流れ図である。

Claims (14)

1. 発振器コア（２）と、
   制御可能な静電容量値を有する、前記発振器コア（２）に接続された容量性ローディングユニット（３、３ａ、３ｂ）と、
   を含む発振装置（１）であって、
   第１および第２のメモリユニット（５ａ、５ｂ）を含む、前記容量性ローディングユニットに接続されたメモリ装置（４）と、
   前記第１のメモリユニット（５ａ）が、第１の期間中に、前記静電容量値を制御するために前記容量性ローディングユニット（３、３ａ、３ｂ）に供給される第１の値を格納するように構成され、前記第１の期間が前記発振装置の始動期間であることと、
   前記第２のメモリユニット（５ｂ）が、第２の期間中に、前記静電容量値を制御するために前記容量性ローディングユニット（３、３ａ、３ｂ）に供給される第２の値を格納するように構成され、前記第２の期間が前記発振装置の動作期間であることと、
   前記メモリ装置（４）が、第１および第２の制御信号を受信するための少なくとも１つの制御端子を含み、かつ前記第１の制御信号に応じて前記第１の値を前記容量性ローディングユニット（３、３ａ、３ｂ）に供給するように、および前記第２の制御信号に応じて前記第２の値を前記容量性ローディングユニット（３、３ａ、３ｂ）に供給するように、構成されることと、
   前記発振器コア（２）が、少なくとも前記第２の制御信号を生成するように構成され、前記第２の制御信号が、前記発振装置（１）の発振信号の振幅に依存することと、
   を特徴とする発振装置（１）。
2. 前記発振器コアが、前記発振信号の振幅に依存して少なくとも前記第２の制御信号を生成するように構成された振幅検出ユニット（８）を含む、請求項１に記載の発振装置。
3. 前記振幅検出ユニット（８）が、前記発振信号の振幅が所定の閾値を超えた場合に前記第２の制御信号を生成するように構成される、請求項２に記載の発振装置。
4. 前記振幅検出ユニット（８）が、自動利得制御ユニットの一部を形成する、請求項２または３に記載の発振装置。
5. 前記振幅検出ユニット（８）が、発振器出力部およびカウンタ（２１）に動作可能に接続されたクロックスクエアラ（２０）を含み、前記クロックスクエアラ（２０）が、前記発振信号の振幅が所定の閾値を超えるのに応じて方形波を生成するように構成され、前記カウンタ（２１）が、前記クロックスクエアラ（２０）が前記方形波の生成を開始したときにカウントを開始し、前記カウンタ（２１）が停止値に達した場合に前記第２の制御信号を生成するように構成される、請求項２に記載の発振装置。
6. 前記カウンタ（２１）の前記停止値がプログラム可能である、請求項５に記載の発振装置。
7. 前記第１および第２のメモリユニット（５ａ、５ｂ）がレジスタである、先の請求項のいずれか一項に記載の発振装置。
8. 前記容量性ローディングユニット（３、３ａ、３ｂ）が、少なくとも１つのデジタル制御可能なキャパシタ回路を含む、先の請求項のいずれか一項に記載の発振装置。
9. 各デジタル制御可能なキャパシタ回路が、少なくとも１つのキャパシタラダーを含む、請求項８に記載の発振装置。
10. 前記発振装置（１）が、
    始動要求に応じて、前記発振装置のイネーブル信号を供給するように構成された入力インタフェース回路（１７）をさらに含む、先の請求項のいずれか一項に記載の発振装置。
11. 前記入力インタフェース回路（１７）が、前記始動要求を生成するように構成された少なくとも１つの外部装置（１００、２００、３００、４００）に接続される、請求項１０に記載の発振装置。
12. 請求項１〜１１のいずれか一項に記載の発振装置を含む電子装置（５００）。
13. 前記電子装置が、携帯もしくはハンドヘルド移動無線通信機器、移動無線端末、携帯電話、ページャ、コミュニケータ、電子手帳、スマートフォンまたはコンピュータである、請求項１２に記載の電子装置。
14. 前記発振装置（１）の始動方法であって、前記発振装置が、
    発振器コア（２）と、
    制御可能な静電容量値を有する、前記発振器コア（２）に接続された容量性ローディングユニット（３、３ａ、３ｂ）と、
    前記容量性ローディングユニット（３、３ａ、３ｂ）および前記発振器コア（２）に動作可能に接続されたメモリ装置（４）であって、第１および第２のメモリユニット（５ａ、５ｂ）を含むメモリ装置（４）と、
    を含み、
    前記方法が、
    − 第１の期間（７１０）中に、前記制御可能な静電容量値を制御するために、前記第１のメモリユニット（５ａ）に格納された第１の値を前記容量性ローディングユニットに供給することであって、前記第１の期間が前記発振装置の始動期間であることと、
    − 発振信号の振幅を測定することと、
    − 前記発振装置の動作期間である第２の期間の開始時点を、前記発振信号が所定の閾値を超える時点として選択することと、
    − 前記第２の期間（７３０）中に、前記静電容量値を制御するために、前記第２のメモリユニット（５ｂ）に格納された第２の値を前記容量性ローディングユニットに供給することと、
    を含む方法。

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