JP3829525B2 - 容量アレイユニット及び発振回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、容量アレイユニット及び発振回路に係り、特に電圧制御型圧電発振回路に用いられる容量アレイユニット及び発振回路に関する。
【0002】
【従来の技術】
[1] 第1従来例の構成
図31に第1従来例の電圧制御型圧電発振回路の回路図を示す。
電圧制御型圧電発振回路100は、出力端子OUTから出力される発振信号SOSCの発振周波数fOSCを変化させるための制御電圧VCを印加するための周波数制御端子VCと、一端が周波数制御端子VCに接続され、ユーザが周波数制御端子VCに接続する図示しない発振周波数制御回路の発振段への影響を回避するとともに、発振周波数制御回路を発振段に粗結合するための入力抵抗Riと、入力抵抗Riの他端が一端に接続された圧電振動子Xと、入力抵抗Riと圧電振動子Xの中間接続点にカソード端子が接続された可変容量ダイオード(以下、バリキャップという。)Cvと、バリキャップCvのアノード端子に一端が接続され、他端が低電位側電源GNDに接続されたトリマコンデンサ(以下、トリマという。)CTと、を備えて構成されている。
【0003】
また、電圧制御型圧電発振回路100は、バリキャップCvとトリマCTの中間接続点に一端が接続され、他端が低電位側電源GNDに接続されたバイアス抵抗RXと、高電位側電源VCCに一端が接続され、圧電振動子Xの他端に他端が接続された第1バイアス抵抗R1と、圧電振動子Xと第1バイアス抵抗R1との中間接続点に一端が接続され、他端が低電位側電源GNDに接続された第2バイアス抵抗R2と、圧電振動子Xと第1バイアス抵抗R1との中間接続点にベース端子が接続されたNPNトランジスタQ1と、高電位側電源VCCに一端が接続され、NPNトランジスタQ1のコレクタ端子に他端が接続されたコレクタ抵抗Rcと、を備えて構成されている。
【0004】
さらに電圧制御型圧電発振回路100は、コレクタ抵抗RCとNPNトランジスタQ1の中間接続点に一端が接続され、他端が出力端子OUTに接続され、発振信号SOSCのDC成分を除去するためのDCカット用コンデンサCCOと、NPNトランジスタQ1のエミッタ端子に一端が接続され、他端が低電位側電源GNDに接続されたエミッタ抵抗Reと、NPNトランジスタQ1のベース端子と圧電振動子Xの中間接続点に一端が接続され、NPNトランジスタQ1のエミッタ端子とエミッタ抵抗Reの中間接続点に他端が接続された第1発振用コンデンサCO1と、NPNトランジスタQ1のエミッタ端子とエミッタ抵抗Reの中間接続点に一端が接続され、他端が低電位側電源GNDに接続された第2発振用コンデンサCO2と、を備えて構成されている。
【0005】
[2] 第2従来例の構成
図32に第2従来例の電圧制御型圧電発振回路の回路図を示す。
図32において、図31の第1従来例と同一の部分には同一の符号を付与するものとする。
第2従来例の電圧制御型圧電発振回路200が第1従来例の電圧制御型圧電発振回路100と異なる点は、バイアス抵抗RXをなくし、バリキャップCvのアノード端子を低電位電源GNDに接続し、トリマCTをバリキャップCvと並列接続した点である。
【0006】
[3] 第1従来例及び第2従来例におけるトリマCTの役割
トリマCTは、圧電振動子X、バリキャップCV等のばらつきに起因して生じる、較正した制御電圧を与えた際に生じる実際の中心発振周波数f0’を理想的な中心周波数f0に合わせるべく、ずれを補正するために使用するものである。
トリマCTの容量を適当な値に設定することにより実際の中心発振周波数f0’を理想的な中心周波数f0に合わせる。
換言すれば、トリマCTは、電圧制御型圧電発振回路を構成する素子のばらつきにより生じる中心周波数のずれを、較正した制御電圧において所望の周波数となるよう補正するためのものであり、通常は、電圧制御型圧電発振回路を製品として出荷する場合の最終工程において調整を行うものである。
例えば、較正した制御電圧Vc=2.5[V]を印加した状態において、中心周波数f0=13.0[MHz]となるようにトリマCTの容量を調整することとなる。
このトリマCTの調整は、基本的にはユーザが積極的に使用して調整を行うためのものではない。しかしながら、ユーザが電圧制御型圧電発振回路をプリント基板に実装した場合などには熱ストレスによる実際の中心発振周波数f0’と理想的な中心周波数f0とのずれを補正するために使用することも可能である。
【0007】
[4] 第1従来例及び第2従来例におけるバリキャップCvの役割
周波数制御端子VCより制御電圧Vcを印加し、バリキャップCvの容量CCvを変化させることにより発振周波数fOSCを変化させるためのものである。
例えば、上述の例の場合には、ユーザが周波数制御端子VCに
制御電圧Vc=2.5±2.0[V]
を印加することにより、発振周波数fOSCを、
fOSC=13.0[MHz]±100[ppm]
と変化させることができる。
【0008】
[5] 電圧制御型圧電発振回路の動作原理
ここで、電圧制御型圧電発振回路の動作原理について説明する。
図33に発振時における等価回路を示す。
電圧制御型圧電発振回路は、大別すると、圧電振動子Xと、圧電振動子Xを除く回路と、により構成されている。
そして、圧電振動子Xは、直列に接続された等価リアクタンスL及び等価抵抗Rにより表すことができ、圧電振動子Xを除く回路は直列に接続された負荷容量CL及び負性抵抗−Rにより表すことができる。
図34に圧電振動子の等価回路を示す。
圧電振動子Xは、両端子間に直列に接続された等価抵抗R1、等価リアクタンスL1及び等価直列容量CS並びに等価抵抗R1、等価リアクタンスL1及び等価直列容量CSに並列に接続された等価並列容量CPで表すことができる。
【0009】
この場合において、圧電振動子Xを用いて電圧制御型圧電発振回路を構成した場合の発振周波数fOSCと、圧電振動子Xを除く回路の負荷容量CLには、(1)式のような関係がある。
【0010】
【数1】
【0011】
ここで、γは容量比であり、
γ=CP/CS
となる。この場合において、CPは圧電振動子Xの等価並列容量であり、CSは圧電振動子Xの等価直列容量である。
また、dfrは圧電振動子Xの直列共振周波数frを基準とした発振周波数fOSCの周波数偏差である。
次に負荷容量CLについて説明する。
第1従来例のように、バリキャップCvとトリマCTが直列接続されている場合には、圧電振動子Xと、電圧制御型圧電発振回路を構成する各種容量の接続関係は、図35に示すようなものとなる。
【0012】
従って、第1従来例における回路側の負荷容量CLは、(2)式で示すようなものとなる。
【0013】
【数2】
【0014】
一方、第2従来例のように、バリキャップCvとトリマCTが並列接続されている場合には、圧電振動子Xと、電圧制御型圧電発振回路を構成する各種容量の接続関係は、図36に示すようなものとなる。
従って、第2従来例における回路側の負荷容量CLは、(3)式で示すようなものとなる。
【0015】
【数3】
【0016】
[6] 第1従来例と第2従来例との比較
ここで、トリマCT、バリキャップCv、第1発振用コンデンサCO1及び第2発振用コンデンサCO2を同一特性として、第1従来例と第2従来例とを比較する。第1従来例(図31参照)の様に圧電振動子Xの一端にバリキャップCvとトリマCTが直列に接続されていると、第2従来例(図32参照)のように圧電振動子Xの一端にバリキャップCvとトリマCTが並列に接続されている場合と比較して以下のような利点がある。
[6.1] トリマによる中心周波数f0の調整範囲の確保容易性
第1従来例(図31参照)のように圧電振動子Xの一端にバリキャップCvとトリマCTが直列に接続されていると、トリマによる中心周波数f0の調整範囲が確保し易い。
より具体的には、図37のdfr−CL特性図に示すように、圧電振動子Xの一端にバリキャップCvとトリマCTを直列に接続した場合には、少ない負荷容量CLの変化で、周波数偏差dfrを大きく変化させることができる。
従って、圧電振動子Xの特性にバラツキがあっても、電圧制御型圧電発振回路として組み上げた際に中心周波数f0を容易に合わせることができるのである。この結果、圧電振動子Xの製造規格が緩和され、圧電振動子Xの製造コスト削減が可能となる。
【0017】
[6.2] バリキャップによる周波数可変量(f−Vc特性)の確保容易性
第1従来例のように圧電振動子Xの一端にバリキャップCvとトリマCTが直列に接続されていると、バリキャップによる周波数可変量(fOSC−Vc特性)を確保するのが容易となる。
より具体的には、図38の発振周波数fOSCの周波数偏差−Vc特性図に示すように、圧電振動子Xの一端にバリキャップCvとトリマCTを直列に接続した場合には、少ない制御電圧Vcの変化で、発振周波数fOSCの周波数偏差を大きく変化させることができる。
【0018】
【発明が解決しようとする課題】
次に上記従来例における問題点について説明する。
[7.1] トリマ容量の変動によるfOSC−Vc特性の可変レンジ減少の抑制圧電振動子Xの製造規格を緩和すると、個々の発振回路において中心発振周波数f0を合せるために要求されるトリマCTの容量が異なることとなる。
図38に示すように、第2従来例のように圧電振動子Xの一端にバリキャップCvとトリマCTが並列に接続されていると、トリマCTの容量を50[pF]または100[pF]として、中心発振周波数f0を調整した場合には、制御電圧Vcを変化させても、発振周波数fOSCをほとんど変化させることができず、所望のfOSC−Vc特性を得ることができない。
これに対し、第1従来例のように圧電振動子Xの一端にバリキャップCvとトリマCTが直列に接続されていると、発振周波数fOSCの周波数偏差の可変レンジは減少するもののfOSC−Vc特性が得られなくなる事はない。
このように圧電振動子Xの一端にバリキャップCvとトリマCTを直列に接続した場合には、トリマ容量の変動によるfOSC−Vc特性の可変レンジ減少を抑制することができる。
【0019】
[7.2] トリマを使用することによる問題点
[7.2.1] 第1の問題点
圧電発振回路を構成する部品は極力少ない方が製造コストの観点からは有利である。可能であれば全ての素子がICチップ上に搭載されることが、組立コスト及び部品コストの観点からも望ましい。
しかしながら、現実的には、素子構造,電気的特性等の観点から、圧電振動子X、バリキャップCv、トリマCTをICチップ上に集積することは困難である。従って、部品点数を削減したとしても、圧電発振回路を構成するためには、少なくとも圧電発振回路本体を内蔵したIC、圧電振動子X、バリキャップCv及びトリマCTの4部品が必要となり、自ずと製造コスト削減には限界があるという問題点があった。
[7.2.2] 第2の問題点
トリマCTは容量を変化させるための回転機構を有する機械・電気部品であり、取扱い易さを考慮した場合、その小型化には限界がある。
このためトリマCTは圧電発振回路の小型・省スペース化の限界を定める一要因となってしまうという問題点があった。
[7.2.3] 第3の問題点
トリマCTはその容量値を変化させるために機械的な回転機構を有するので、固定容量素子と比較して長期間の安定性が悪いという問題点があった。
また、外部から衝撃が印加されると、機械的な位置ずれの発生により、設定した容量値がずれてしまうという問題点があった。
これらの結果、トリマCTを用いると、得られた圧電発振回路の安定性が低下してしまうという問題点があった。
【0020】
[7.3] 中心発振周波数f0の自動調整に伴うコスト的な問題点
図39に第1従来例の電圧制御型圧電発振回路の中心発振周波数f0の自動調整システムの概要構成ブロック図を示す。
自動調整システム300は、出力端子OUTに接続され、トリマCTの容量調整に相当するトリマの回転機構における回転量を算出し、調整量データをディジタルデータとして出力するパーソナルコンピュータなどで構成された中心発振周波数(f0)調整装置301と、調整量データに基づいてトリマCTの回転機構である調整ねじを駆動し、所定量だけ回転させるためのサーボ機構302と、を備えて構成されている。
次に中心発振周波数f0の自動調整システムの動作を説明する。
自動調整システム300の中心発振周波数調整装置301は、出力端子OUTから出力される発振信号SOSCの発振周波数をモニタし、調整量に相当する調整量データをサーボ機構302に出力する。
これによりサーボ機構302は、トリマCTの調整ネジを回転させ、所望の発振周波数に合せることとなる。
この場合において、トリマCTの調整ネジの回転量を正確かつ高速で制御することは困難であり、中心発振周波数f0調整工程が電圧制御型圧電発振回路の製造の上限個数が規定されることとなる。
この結果、電圧制御型圧電発振回路の製造コストが高くなってしまうという問題点があった。
【0021】
そこで、本発明の第1の目的は、電圧制御型圧電発振回路の部品点数を削減し、製造コストを削減するとともに、組立工程を簡略化して製造コストを低減することにある。
また、本発明の第2の目的は、電圧制御型圧電発振回路の小型化を図ることにある。
さらに、本発明の第3の目的は、電圧制御型圧電発振回路の安定性を向上し、電圧制御型圧電発振回路の信頼性を向上することにある。
さらにまた、本発明の第4の目的は、電圧制御型圧電発振回路の自動調整を容易とするとともに、調整コストを低減して製造設備投資を低減することにある。
【0022】
【課題を解決するための手段】
上記課題を解決するため、請求項1記載の構成は、圧電振動子及び前記圧電振動子に直列に接続された可変容量ダイオードを有するとともに制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路に接続される容量アレイユニットであって、所定の静電容量を有し、前記圧電振動子または前記可変容量ダイオードに接続される固定接続容量素子と、所定の静電容量を有する複数の選択接続容量素子と、前記複数の選択接続容量素子のうち、所望の前記選択接続容量素子を前記固定接続容量素子に並列に接続する容量接続回路とを備え、前記複数の選択接続容量素子のうち、一または複数の選択接続容量素子は、互いに直列または互いに並列に接続された複数の副選択接続容量素子により構成されていることを特徴としている。
【0023】
請求項2記載の構成は、請求項1記載の構成において、前記固定接続容量素子は、前記圧電振動子に直列に接続されていることを特徴としている。
【0024】
請求項3記載の構成は、請求項1記載の構成において、前記固定接続容量素子は、前記可変容量ダイオードに並列に接続されていることを特徴としている。
【0025】
請求項4記載の構成は、圧電振動子と、前記圧電振動子に直列に接続された所定の静電容量を持った固定接続容量素子と、を有し、制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路に接続される容量アレイユニットであって、所定の静電容量を有する複数の選択接続容量素子と、前記複数の選択接続容量素子のうち、所望の前記選択接続容量素子を前記固定接続容量素子に並列に接続する容量接続回路とを備え、前記複数の選択接続容量素子のうち、一または複数の選択接続容量素子は、互いに直列または互いに並列に接続された複数の副選択接続容量素子により構成されていることを特徴としている。
【0026】
請求項5記載の構成は、圧電振動子と、前記圧電振動子に直列に接続された可変容量ダイオードと、前記可変容量ダイオードに並列に接続された所定の静電容量を持った固定接続容量素子と、を有し、所定の発振周波数を有する発振信号を出力する発振回路に接続される容量アレイユニットであって、所定の静電容量を有する複数の選択接続容量素子と、前記複数の選択接続容量素子のうち、所望の前記選択接続容量素子を前記固定接続容量素子に並列に接続する容量接続回路と備え、前記複数の選択接続容量素子のうち、一または複数の選択接続容量素子は、互いに直列または互いに並列に接続された複数の副選択接続容量素子により構成されていることを特徴としている。
【0028】
請求項6記載の構成は、請求項1ないし請求項5のいずれかに記載の構成において、前記容量接続回路は、前記各選択接続容量素子を前記固定接続容量素子に並列に接続するための複数のスイッチを備えたことを特徴としている。
【0033】
請求項7記載の構成は、制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路において、圧電振動子と、請求項1ないし請求項6のいずれかに記載の容量アレイユニットと、前記圧電振動子に直列に接続された可変容量ダイオードと、を備えたことを特徴としている。
【0034】
請求項8記載の構成は、制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路において、圧電振動子と、請求項1ないし請求項5のいずれかに記載の容量アレイユニットと、前記容量アレイユニットを制御するための容量アレイユニット制御装置であって、前記選択接続容量素子の前記固定接続容量素子に対する接続/非接続を制御するための接続制御データを記憶するメモリと、外部からの調整用制御データに基づいて前記メモリに予め前記接続制御データを記憶させるとともに、前記調整用制御データあるいは前記接続制御データに基づいて前記容量接続回路を制御する接続制御回路とを備えた容量アレイユニット制御装置と、前記圧電振動子に直列に接続された可変容量ダイオードと、を備えたことを特徴としている。
【0035】
請求項9記載の構成は、制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路において、圧電振動子と、請求項6記載の容量アレイユニットと、前記容量アレイユニットを制御するための容量アレイユニット制御装置であって、前記選択接続容量素子の前記固定接続容量素子に対する接続/非接続を制御するための接続制御データを記憶するメモリと、外部からの調整用制御データに基づいて前記メモリに予め前記接続制御データを記憶させるとともに、前記調整用制御データあるいは前記接続制御データに基づいて前記複数のスイッチのオン/オフ制御を行うスイッチ制御回路とを備えた容量アレイユニット制御装置と、前記圧電振動子に直列に接続された可変容量ダイオードと、を備えたことを特徴としている。
【0036】
請求項10記載の構成は、圧電振動子及び前記圧電振動子に直列に接続された可変容量ダイオードを有するとともに制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路に接続される容量アレイユニットであって、前記圧電振動子または前記可変容量ダイオードに接続されるとともに、前記発振周波数の中心周波数を調整すべく容量を可変することが可能な中心周波数調整用容量アレイ部と、所定の静電容量を有する複数の周波数制御特性調整用の制御特性調整用選択接続容量素子のうち、所望の前記制御特性調整用選択接続容量素子を前記可変容量ダイオードに並列に接続する制御特性調整用容量接続回路を有する周波数制御特性調整用容量アレイ部と、を備えたことを特徴としている。
【0039】
請求項11記載の構成は、請求項10記載の構成において、前記複数の制御特性調整用選択接続容量素子のうち、一または複数の制御特性調整用選択接続容量素子は、互いに直列または互いに並列に接続された複数の副制御特性調整用選択接続容量素子により構成されていることを特徴としている。
【0040】
請求項12記載の構成は、請求項10記載の構成において、前記制御特性調整用容量接続回路は、前記各制御特性調整用選択接続容量素子を前記可変容量ダイオードに並列に接続するための複数のスイッチを備えたことを特徴としている。
【0045】
請求項13記載の構成は、制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路において、圧電振動子と、請求項10ないし請求項12のいずれかに記載の容量アレイユニットと、前記圧電振動子に直列に接続された可変容量ダイオードと、を備えたことを特徴としている。
【0046】
請求項14記載の構成は、制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路において、圧電振動子と、請求項10記載の容量アレイユニットと、前記容量アレイユニットを制御するための容量アレイユニット制御装置であって、前記制御特性調整用選択接続容量素子の前記可変容量ダイオードに対する接続/非接続を制御するための接続制御データを記憶するメモリと、外部からの調整用制御データに基づいて前記メモリに予め前記接続制御データを記憶させるとともに、前記調整用制御データあるいは前記接続制御データに基づいて前記制御特性調整用容量接続回路を制御する接続制御回路とを備えた容量アレイユニット制御装置と、前記圧電振動子に直列に接続された可変容量ダイオードと、を備えたことを特徴としている。
【0047】
請求項15記載の構成は、制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路において、圧電振動子と、請求項12記載の容量アレイユニットと、前記容量アレイユニットを制御するための容量アレイユニット制御装置であって、前記制御特性調整用選択接続容量素子の前記可変容量ダイオードに対する接続/非接続を制御するための接続制御データを記憶するメモリと、外部からの調整用制御データに基づいて前記メモリに予め前記接続制御データを記憶させるとともに、前記調整用制御データあるいは前記接続制御データに基づいて前記複数のスイッチのオン/オフ制御を行うスイッチ制御回路とを備えた容量アレイユニット制御装置と、前記圧電振動子に直列に接続された可変容量ダイオードと、を備えたことを特徴としている。
【0052】
【発明の実施の形態】
[1] 第1実施形態
[1.1] 第1実施形態の電圧制御型圧電発振回路の構成
[1.1.1] 電圧制御型圧電発振回路の原理構成
図1に第1実施形態の電圧制御型圧電発振回路の原理構成図を示す。
電圧制御型圧電発振回路10は、出力端子OUTから出力される発振信号SOSCの発振周波数fOSCを変化させるための制御電圧VCを印加するための周波数制御端子VCと、一端が周波数制御端子VCに接続され、ユーザが周波数制御端子VCに接続する図示しない発振周波数制御回路の発振段への影響を回避するとともに、発振周波数制御回路を発振段に粗結合するための入力抵抗Riと、入力抵抗Riの他端が一端に接続された圧電振動子Xと、入力抵抗Riと圧電振動子Xの中間接続点にカソード端子が接続された可変容量ダイオード(以下、バリキャップという。)Cvと、バリキャップCvのアノード端子に一端が接続され、他端が低電位側電源GNDに接続され、所望の容量を有する一つのコンデンサと等価な働きをする容量アレイCARYと、を備えて構成されている。なお、容量アレイCARYは容量アレイユニットとして機能し、その詳細構成については後述する。
また、電圧制御型圧電発振回路は、バリキャップCvと容量アレイCARYの中間接続点に一端が接続され、他端が低電位側電源GNDに接続されたバイアス抵抗RXと、高電位側電源VCCに一端が接続され、圧電振動子Xの他端に他端が接続された第1バイアス抵抗R1と、圧電振動子Xと第1バイアス抵抗R1との中間接続点に一端が接続され、他端が低電位側電源GNDに接続された第2バイアス抵抗R2と、圧電振動子Xと第1バイアス抵抗R1との中間接続点にベース端子が接続されたNPNトランジスタQ1と、高電位側電源VCCに一端が接続され、NPNトランジスタQ1のコレクタ端子に他端が接続されたコレクタ抵抗Rcと、を備えて構成されている。
【0053】
さらに電圧制御型圧電発振回路は、コレクタ抵抗RCとNPNトランジスタQ1の中間接続点に一端が接続され、他端が出力端子OUTに接続され、発振信号SOSCのDC成分を除去するためのDCカット用コンデンサCCOと、NPNトランジスタQ1のエミッタ端子に一端が接続され、他端が低電位側電源GNDに接続されたエミッタ抵抗Reと、NPNトランジスタQ1のベース端子と圧電振動子Xの中間接続点に一端が接続され、NPNトランジスタQ1のエミッタ端子とエミッタ抵抗Reの中間接続点に他端が接続された第1発振用コンデンサCO1と、NPNトランジスタQ1のエミッタ端子とエミッタ抵抗Reの中間接続点に一端が接続され、他端が低電位側電源GNDに接続された第2発振用コンデンサCO2と、を備えて構成されている。
[1.1.2] 容量アレイCARYの構成
容量アレイCARYは、バリキャップCvのアノード端子に一端が接続され、他端が低電位側電源GNDに接続され、固定接続容量素子として機能し、容量アレイCARYの最低限度の容量を確保するためのベースコンデンサC0と、容量アレイCARYの容量を可変とするための選択接続容量素子として機能するn個のコンデンサCX(X=1〜n)と、対応するコンデンサをベースコンデンサC0に並列接続するためのスイッチSX(X=1〜n)と、を備えて構成されている。
この場合において、コンデンサC1〜Cnの容量は、全て同一であってもよいし、互いに異なるようにしてもよい。さらに互いに異ならせる場合には、各コンデンサCXの容量を予め設定した基本容量の2X倍となるように設定すれば広範囲の容量を設定することが可能である。
【0054】
この結果、例えば、スイッチS1〜S3 をオン状態とした場合には、ベースコンデンサC0にコンデンサC1〜C3 が接続されるので、回路側容量CLは、(4)式により表されることとなる。
【0055】
【数4】
【0056】
[1.1.3] 電圧制御型圧電発振回路の具体的構成
図2に電圧制御型圧電発振回路の具体的構成図を示す。図2において、図1の原理構成図と同一の部分には同一の符号を付し、詳細な説明を省略する。
図2において、図1の原理構成図と異なる点は、通常動作時に容量アレイCARYを構成するスイッチS1〜Snのオン/オフ制御を行うための接続制御データDCTLを格納するためのメモリ21と、調整用制御データ入力端子T1〜T3 を有し、調整動作時に調整用制御データ入力端子T1〜T3から入力される調整用ディジタルデータDADJに基づいて容量アレイCARYを構成するスイッチS1〜Snのオン/オフ制御を行い、調整終了後に接続制御データDCTLをメモリに格納するとともに、通常動作時には、メモリ21に格納された接続制御データDCTLに基づいてスイッチS1〜Snのオン/オフ制御を行う制御回路22と、を備えた点である。
このメモリ21と制御回路22とは、容量アレイユニット制御回路を構成している。
【0057】
また、スイッチS1〜Snは、電圧制御型圧電発振回路をIC化する場合には、使用する半導体製造プロセスにより、例えば、以下のような構成が考えられる。
▲1▼ 半導体製造プロセスとして、バイポーラプロセスを用いる場合には、スイッチS1〜Snを、図3に示すように、バイポーラトランジスタ構成とする。
▲2▼ 半導体製造プロセスとして、CMOSプロセスを用いる場合には、スイッチS1〜Snを、図4に示すように、MOSトランジスタ構成とする。
▲3▼ 高周波対応のICの半導体製造プロセスとして盛んに使用されているバイポ―ラ&CMOS混在プロセス(Bi−CMOSプロセス)を用いる場合には、スイッチS1〜Snは、図3に示すバイポーラトランジスタ構成及び図4に示すMOSトランジスタ構成のいずれをも採用することが可能である。
ただし、低消費電流化の観点からはトランジスタをオンするために定常的に電流を流す必要のないMOSトランジスタ構成とする方が有利である。なぜなら、MOSトランジスタは電圧制御素子であるので、MOSトランジスタがオンするのに十分なレベルの電圧をゲート端子に印加すれば良く、ゲート端子から低電位側電源GNDに定常的に流れる電流はないからである。これに対し、バイポーラトランジスタ構成とすると、選択状態におけるトランジスタのオン抵抗を下げるために、ベース端子−低電位側電源GND間に十分な電流を流してやる必要があるからである。
さらに圧電振動子Xは、物理的にも化学的に安定しており、特に温度変動に対して優れた安定性を示す水晶振動子を用いることが好ましい。
この場合において、メモリ21は、EEPROM、EPROM、ヒューズタイプROMなどに代表される不揮発性の半導体メモリにより構成することが可能である。
【0058】
[1.2] 中心発振周波数f0の自動調整システム
[1.2.1] 中心発振周波数f0の自動調整システムの構成
図5に電圧制御型圧電発振回路の中心発振周波数f0の自動調整システムの概要構成ブロック図を示す。
自動調整システム30は、周波数制御端子VCに所定の基準中心発振周波数f0REFに対応する較正した基準制御電圧VCREFを印加する基準電圧印加装置31と、電圧制御型圧電発振回路10Aの出力端子OUTに接続され、較正した基準制御電圧VCREFを周波数制御端子VCに印加した状態で出力端子OUTから出力される発振信号SOSCの発振周波数fOSC(=中心発振周波数f0’に相当)を検出し、予め設定した基準中心発振周波数f0REFと比較することにより、容量アレイCARYを構成するスイッチのオン/オフを制御するための調整用ディジタルデータDADJを生成し調整用制御データ入力端子T1〜T3 を介して電圧制御型圧電発振回路10Aに対し出力するパーソナルコンピュータなどで構成された中心発振周波数(f0)調整装置32と、を備えて構成されている。
【0059】
[1.2.2] 調整時の動作
次に自動調整システム30を用いた出力端子OUTから出力される発振信号SOSCの発振周波数fOSCの調整動作を説明する。
基準電圧印加装置31は、所定の基準中心発振周波数f0REFに対応する較正した基準制御電圧VCREFを周波数制御端子VCに印加する。
この基準制御電圧VCREFの印加と並行して、中心発振周波数調整装置32は、出力端子OUTから出力される発振信号SOSCの発振周波数fOSC(=中心発振周波数f0’に相当)を検出する。
そして、基準制御電圧VCREFに対応する、予め設定した基準中心発振周波数f0REFと比較する。
発振周波数fOSCと基準中心周波数fOREFとの差がほぼ零となるように発振回路側の負荷容量CLを式(4)と同様にして算出し、容量アレイCARYを構成するスイッチのオン/オフを制御するための調整用ディジタルデータDADJを生成して調整用制御データ入力端子T1〜T3 を介して電圧制御型圧電発振回路10Aに対し出力する。
これにより、電圧制御型圧電発振回路10Aの制御回路22は、調整用制御データ入力端子T1〜T3から入力される調整用ディジタルデータDADJに基づいて容量アレイCARYを構成するスイッチS1〜Snのオン/オフ制御を行う。
【0060】
これにより再び、中心発振周波数調整装置32は、出力端子OUTから出力される発振信号SOSCの発振周波数fOSC(=中心発振周波数f0に相当)を検出し、基準制御電圧VCREFに対応する、予め設定した基準中心発振周波数f0REFと比較し、発振周波数fOSCと基準中心周波数fOREFとの差がほぼ零となるまで同様の処理を繰り返す。
そして、ほぼfOSC=fOREFとなると、調整用ディジタルデータDADJを所定期間以上保持する。
これにより制御回路22は、中心発振周波数f0の自動調整が終了したことを検知して、調整終了時の調整用ディジタルデータDADJに対応する接続制御データDCTLをメモリに21に格納する。
メモリ21は、制御回路22により格納された接続制御データDCTLを次に接続制御データDCTLが更新されるまで、保持し続けることとなる。
以上の説明においては、制御回路22が独自に自動調整が終了したことを検知して、調整終了時の調整用ディジタルデータDADJに対応する接続制御データDCTLをメモリに21に格納する構成としていたが、中心発振周波数調整装置32側で、調整が終了した旨を調整用データDADJに含めて通知するように構成し、この通知がなされた時点で、制御回路22が調整用ディジタルデータDADJに対応する接続制御データDCTLをメモリに21に格納する構成とすることも可能である。
【0061】
[1.3] 電圧制御型圧電発振回路の通常時の動作
次に図2を参照して、電圧制御型圧電発振回路10Aの通常時の動作について説明する。
電圧制御型圧電発振回路10Aの制御回路22は、電源が投入されると、一旦、容量アレイCARYを構成するスイッチS1〜Snを全てオン(閉)状態とする。これは、高電位側電源VCCから低電位側電源GND側に急激に電流が流れ込ませることにより、圧電振動子に振動エネルギーを急速に与え、電圧制御型圧電発振回路10Aの出力端子OUTから出力される発振信号SOSCの発振周波数fOSCを迅速に安定状態に向かわせるためである。従って、発振周波数fOSCを迅速に安定させる必要がない場合には、電源投入時に容量アレイCARYを構成するスイッチS1〜Snを全てオン(閉)状態とする必要はない。
そして、予め設定した時間が経過すると制御回路22は、メモリ21から制御データDCTLを読み出し、接続制御データDCTLに対応するスイッチSXのみをオン状態として、他のスイッチはオフ状態とする。
この結果、調整動作により調整された中心発振周波数f0を中心とし、制御電圧Vcに対応する発振周波数fOSCを有する発振信号SOSCが出力端子OUTから出力されることとなる。
【0062】
[1.4] 第1実施形態の効果
▲1▼ 第2従来例と比較して、中心発振周波数f0の調整範囲が確保できるため、圧電振動子にバラツキがあっても、電圧制御型圧電発振器として組み上げた際に中心発振周波数f0を合わせることが容易となる。従って、圧電振動子の製造規格を緩和することができ、圧電振動子のコストを削減することができ、ひいては、電圧制御型圧電発振器の製造コストを低減することが可能となる。また、バリキャップによる周波数可変量が確保し易いため、調整が容易となる。さらに容量アレイCARYの容量設定値によるfosc−Vc特性の可変レンジの差異が少ないため、容易に所望の電圧制御型圧電発振器を構成することができる。
▲2▼ 容量アレイCARYを用いることにより、電圧制御型圧電発振器をトリマ・レスで構成でき、外付け部品を1個削減することができ、組立コストを削減することが可能となる。
▲3▼ トリマに比較して安価な容量アレイを使用することにより、低価格の電圧制御型圧電発振器を実現することが可能となる。
▲4▼ 従来のトリマを用いた電圧制御型圧電発振器は、トリマが機械的動作部を有するため小型化には限界があったが、 容量アレイCARYは、ICに内蔵可能であり、電圧制御型圧電発振器の小型化に有利となる。
▲5▼ 従来のトリマを用いた電圧制御型圧電発振器と比較して、容量アレイCARYを用いた電圧制御型圧電発振器は、経時変化および動作機構的に安定であり、圧電発振回路の動作を安定化することが可能となる。
▲6▼ 発振中心周波数調整作業は、中心発振周波数調整装置32がデジタルデータである調整用データDADJを出力することにより、電気的調整のみで行うことが可能であり、従来のように機械的調整を行う必要がないので、中心発振周波数調整時間の短縮が可能となり、ひいては、電圧制御型圧電発振器の製造コストを低減することが可能となる。
さらに、従来のように、トリマを調整するための複雑かつ高価なサーボ機構を必要としないため、製造設備投資を低減することも可能となる。
【0063】
[1.5] 第1実施形態の変形例
上記説明においては、圧電振動子X及びバリキャップCvをディスクリート部品として取り扱っていたが、圧電振動子XとバリキャップCvとを直列接続し、モールド封止、あるいは、一のパッケージに収納するように構成すれば電圧制御発振器の組立工程を簡略化することが可能となる。
また、ベースコンデンサC0を容量アレイCARYの構成とせずに、コンデンサC1〜Cn、スイッチS1〜Snのみを容量アレイCARY’とし、容量アレイCARY’、メモリ21、制御回路22を一体化したICとして外付けするように構成することも可能である。
さらに容量アレイCARYまたは容量アレイCARY’のみをICとして外付けするように構成することも可能である。これにより容量アレイCARY’を新たに作成するだけで、様々なfOSC−Vc特性を有する電圧制御型圧電発振回路を構成することが可能となる。
また、以上の説明においては、容量アレイCARYを構成するスイッチS1〜Snをトランジスタで構成していたが、あまり高精度を望まないのであれば、スイッチS1〜Snをヒューズ素子で構成し、調整時に確定的にスイッチを切断してしまう構成とすることも可能である。
【0064】
[2] 第2実施形態
図6に第2実施形態の電圧制御型圧電発振回路の原理構成図を示す。
電圧制御型圧電発振回路10Bが、第1実施形態の電圧制御型圧電発振回路10と異なる点は、出力段にバッファ回路40を設け、出力端子OUTに接続された負荷変動の影響を受けにくい、カスコード発振回路に第1実施形態と同一の容量アレイCARYを適用した点である。
この場合においても、第1実施形態と同様の効果を得ることが可能となるとともに、第1実施形態の場合と比較して高周波帯域においてもより周波数特性のよい発振回路を構成することが可能となる。
【0065】
[3] 第3実施形態
図7に第3実施形態の電圧制御型圧電発振回路の原理構成図を示す。
電圧制御型圧電発振回路10Cが、第1実施形態の電圧制御型圧電発振回路と異なる点は、制御電圧入力端子VCと圧電振動子Xとの間に第1分圧抵抗R6を挿入し、第1分圧抵抗R6と圧電振動子Xの中間接続点に一端が接続され、他端が低電位側電源に接続された第2分圧抵抗R7を設け、第1分圧抵抗R6及び第2分圧抵抗R7の抵抗値を適宜設定することにより、制御電圧入力端子VCに印加される制御電圧VCに対応する実際に発振回路に印加される実制御電圧VC’を変更することができ、中心発振周波数f0に対する周波数可変範囲を変更することができる点である。
より具体的には、第2分圧抵抗R7の抵抗値を∞、すなわち、第2分圧抵抗R7を接続しなかった場合には、
VC’=VC
であり、周波数可変範囲=±200[ppm]であったとする。
この場合に、第2分圧抵抗R7の抵抗値を第1分圧抵抗R6の抵抗値と同じにした場合には、すなわち、
R7=R6
の場合には、
VC’=1/2VC
であり、周波数可変範囲=±100[ppm]となる。
このように、本第3実施形態によれば、第1実施形態の効果に加えて、fOSC−VC特性のレンジを変更することが可能となる。
【0066】
[4] 第4実施形態
図8に第4実施形態の電圧制御型圧電発振回路の原理構成図を示す。
電圧制御型圧電発振回路10Dが、第1実施形態の電圧制御型圧電発振回路と異なる点は、発振段にCMOS構成のインバータINVを用いたCMOS発振回路に第1実施形態と同一の容量アレイCARYを適用した点である。
このように、CMOS発振回路に本発明を適用した場合でも、第1実施形態と同様の効果を得ることが可能となるとともに、スイッチS1〜SnもCMOS構成となるため、より消費電力を低減することができる。
【0067】
[5] 第5実施形態
以上の各実施形態においては、容量アレイCARYの構成として、容量アレイCARYの容量を可変とするための選択接続容量素子として機能するn個のコンデンサCX(X=1〜n)を設ける構成としていたが、図9に示すように、コンデンサCX(=選択接続容量素子)をベース副コンデンサCX0を含む複数の副コンデンサCX0、CX1〜CXm(=副選択接続容量素子、m=自然数)で構成し、各副コンデンサCX1〜CXmを対応する副接続スイッチSX1〜SXmを切り替えるようにして、各副コンデンサCX1〜CXmを接続あるいは非接続として容量アレイCARYの容量調整を行うように構成することも可能である。この結果、より容量値の微調整を行うことが可能となる。
【0068】
[6] 第6実施形態
以上の各実施形態においては、バリキャップCvと容量アレイCARYとを直列接続する場合について説明したが、第2従来例と同様にバリキャップCvに対し、容量アレイCARYを並列に接続するように構成することも可能である。
この場合においても、第1実施形態の効果における▲2▼〜▲6▼と同一の効果を得ることができる。
【0069】
[7] 第7実施形態
図10に第7実施形態の電圧制御型圧電発振器の構造の一例を示す斜視図を示す。
上記各実施形態においては、電圧制御型圧電発振器を構成する素子の実装状態については、言及していなかったが、本第7実施形態は、圧電振動子X及びバリキャップCvを除く構成部品をワンチップIC51として構成し、さらにワンチップIC51、圧電振動子X及びバリキャップCvをモールド封止した構成となっている。
このような構成が実現可能となっているのは、容量アレイCARYの調整が電気的に行え、容量アレイCARYによる中心発振周波数f0の調整範囲を大きく取ることができるため、ワンチップIC、圧電振動子X及びバリキャップCvをモールド封止した状態でも、圧電振動子X及びバリキャップCvのばらつきを容易に吸収して、所望の中心発振周波数f0を得ることができるためである。
これにより、部品点数を削減して、組立工数及び製造コストを削減することが可能となる。
【0070】
[8] 第8実施形態
図11に第8実施形態の電圧制御型圧電発振器の構造の一例を示す斜視図を示す。
上記第7実施形態は、圧電振動子X及びバリキャップCvを除く構成部品をワンチップIC51として構成し、さらにワンチップIC51、圧電振動子X及びバリキャップCvをモールド封止した構成となっていたが、本8実施形態は、圧電振動子Xを除く構成部品(バリキャップCvを含む)をワンチップIC52として構成し、さらにワンチップIC及び圧電振動子Xをモールド封止した構成となっている。
これにより、より部品点数を削減して、組立工数及び製造コストを削減することが可能となる。
【0071】
[9] 第9実施形態
[9.1] 第1実施形態の電圧制御型圧電発振回路の構成
[9.1.1] 電圧制御型圧電発振回路の原理構成
図12に第9実施形態の電圧制御型圧電発振回路の原理構成図を示す。図12において、図1の第1実施形態と同様の部分には同一の符号を付し、その詳細な説明を省略する。
第9実施形態の電圧制御型圧電発振回路10Eが第1実施形態の電圧制御型圧電発振回路10と異なる点は、バリキャップCv及び容量アレイCARYに並列に所望の容量を有する一つのコンデンサと等価な働きをし、周波数制御特性(fOSC−VC特性)、すなわち、制御電圧に対する発振周波数偏差の傾きを調整することが可能な周波数制御特性調整用の容量アレイCKARYを設けた点である。
ここで、周波数制御特性調整用の容量アレイCKARYを設けた理由について説明する。
上記第1〜第8実施形態の電圧制御型圧電発振回路は、中心周波数調整用の容量アレイCARYを設けているが、この電圧制御型圧電発振回路をIC構成とし、バリキャップCvとして、市販のものを用いた場合には、所望の周波数制御特性を得ることが困難な場合がある。
図24に市販のバリキャップの制御電圧Vcに対応する容量変化を示す。
【0072】
このようなバリキャップを用い、容量アレイCARYの容量値を変化させた場合の制御電圧VC−周波数偏差d_foscの関係を図25に示す。
図25に示すように、容量アレイCARYの容量値CTの可変範囲を10〜100[pF]とした場合に、例えば、容量値CT=10[pF]から容量値CT=100[pF]に変化させた場合には、周波数制御特性は50[ppm]程度の差が生じている。
しかしながら、容量値CT=50[pF]と容量値CT=100[pF]の場合には、周波数制御特性に目立った差異はなく、周波数制御特性の調整機能を容量アレイCARYに持たせることは困難である。
そこで、本第9実施形態においては、中心周波数調整用の容量アレイCARYに加えて周波数制御特性調整用の容量アレイCKARYを設けているのである。
[9.1.2] 容量アレイCKARYの構成
周波数制御特性調整用の容量アレイCKARYは、バリキャップCvのカソード端子に一端が接続され、他端が低電位側電源GNDに接続され、容量アレイCKARYの容量を可変とするための選択接続容量素子として機能するn個のコンデンサCKX(X=1〜n)と、対応するコンデンサをバリキャップCv及び容量アレイCARYのベースコンデンサC0に並列接続するためのスイッチSKX(X=1〜n)と、を備えて構成されている。
この場合において、コンデンサCK1〜CKnの容量は、全て同一であってもよい
し、互いに異なるようにしてもよい。さらに互いに異ならせる場合には、各コンデンサCXの容量を予め設定した基本容量の2X倍となるように設定すれば広範囲の容量を設定することが可能である。
【0073】
この結果、例えば、スイッチSK1〜SK3 をオン状態とした場合には、バリキャップCv及びベースコンデンサC0にコンデンサCK1〜CK3 が並列に接続されるので、回路側容量CLは、容量アレイCARYの容量をCT、容量アレイCKARYの容量をCkすると、(5)式により表され、
【0074】
【数5】
【0075】
Ck=CK1+CK2+CK3
であるので、この場合の回路側容量CLは(6)式で表されることとなる。
【0076】
【数6】
【0077】
すなわち、図26の制御電圧VC−回路側負荷容量CLの関係説明図に示すように、容量アレイCKARYの容量値CKを変化させることで、回路側負荷容量CLの値を並行移動させて、所望の値とすることができるのである。
【0078】
[9.1.3] 電圧制御型圧電発振回路の具体的構成
図13に電圧制御型圧電発振回路の具体的構成図を示す。図13において、図12の原理構成図と同一の部分には同一の符号を付し、詳細な説明を省略する。図13において、図12の原理構成図と異なる点は、通常動作時に容量アレイCARYを構成するスイッチS1〜Sn及び容量アレイCKARYを構成するスイッチSK1〜SKnのオン/オフ制御を行うための接続制御データDCTLを格納するためのメモリ21’と、調整用制御データ入力端子T1〜T3 を有し、調整動作時に調整用制御データ入力端子T1〜T3から入力される調整用ディジタルデータDADJに基づいて容量アレイCARYを構成するスイッチS1〜Sn及び容量アレイCKARYを構成するスイッチSK1〜SKnのオン/オフ制御を行い、調整終了後に接続制御データDCTL’をメモリ21’に格納するとともに、通常動作時には、メモリ21’に格納された接続制御データDCTLに基づいてスイッチS1〜Sn及び容量アレイCKARYを構成するスイッチSK1〜SKnのオン/オフ制御を行う制御回路22’と、を備えた点である。
【0079】
このメモリ21’と制御回路22’とは、容量アレイユニット制御回路を構成している。
また、スイッチSK1〜SKnは、電圧制御型圧電発振回路をIC化する場合には、使用する半導体製造プロセスにより、例えば、以下のような構成が考えられる。
▲1▼ 半導体製造プロセスとして、バイポーラプロセスを用いる場合には、スイッチSK1〜SKnを、図14に示すように、バイポーラトランジスタ構成とする。
▲2▼ 半導体製造プロセスとして、CMOSプロセスを用いる場合には、スイッチSK1〜SKnを、図15に示すように、MOSトランジスタ構成とする。
▲3▼ 高周波対応のICの半導体製造プロセスとして盛んに使用されているバイポ―ラ&CMOS混在プロセス(Bi−CMOSプロセス)を用いる場合には、スイッチSK1〜SKnは、図14に示すバイポーラトランジスタ構成及び図15に示すMOSトランジスタ構成のいずれをも採用することが可能である。
ただし、低消費電流化の観点からはトランジスタをオンするために定常的に電流を流す必要のないMOSトランジスタ構成とする方が第1実施形態で述べたように有利である。
この場合において、メモリ21’は、EEPROM、EPROM、ヒューズタイプROMなどに代表される不揮発性の半導体メモリにより構成することが可能である。
【0080】
[9.2] 中心発振周波数f0の自動調整システム
[9.2.1] 中心発振周波数f0の自動調整システムの構成
図16に電圧制御型圧電発振回路の中心発振周波数f0の自動調整システムの概要構成ブロック図を示す。
自動調整システム30Aは、周波数制御端子VCに所定の基準中心発振周波数f0REFに対応する較正した基準制御電圧VCREFを印加する基準電圧印加装置31と、電圧制御型圧電発振回路10Eの出力端子OUTに接続され、較正した基準制御電圧VCREFを周波数制御端子VCに印加した状態で出力端子OUTから出力される発振信号SOSCの発振周波数fOSC(=中心発振周波数f0’に相当)を検出し、予め設定した基準中心発振周波数f0REFと比較することにより、容量アレイCARYを構成するスイッチのオン/オフを制御するための調整用ディジタルデータDADJを生成し調整用制御データ入力端子T1〜T3 を介して電圧制御型圧電発振回路10Eに対し出力するパーソナルコンピュータなどで構成された中心発振周波数(f0)調整装置32と、を備えて構成されている。
【0081】
[1.2.2] 調整時の動作
次に自動調整システム30を用いた出力端子OUTから出力される発振信号SOSCの発振周波数fOSCの調整動作を説明する。
基準電圧印加装置31は、所定の基準中心発振周波数f0REFに対応する較正した基準制御電圧VCREFを周波数制御端子VCに印加する。
この基準制御電圧VCREFの印加と並行して、中心発振周波数調整装置32は、出力端子OUTから出力される発振信号SOSCの発振周波数fOSCを検出する。
そして、基準制御電圧VCREFに対応する、予め設定した基準中心発振周波数fOREFと比較する。
発振周波数fOSCと基準中心発振周波数fOREFとの差がほぼ等しくなるように発振回路側の負荷容量CLを式(6)と同様にして算出し、容量アレイCKARYを構成するスイッチSK1〜SKnのオン/オフを制御するための調整用ディジタルデータDADJ’を生成して調整用制御データ入力端子T1〜T3 を介して電圧制御型圧電発振回路10Eに対し出力する。
これにより、電圧制御型圧電発振回路10Eの制御回路22’は、調整用制御データ入力端子T1〜T3から入力される調整用ディジタルデータDADJに基づいて、容量アレイCKARYを構成するスイッチSK1〜SKnのオン/オフ制御を行う。
これにより再び、中心発振周波数調整装置32は、出力端子OUTから出力される発振信号SOSCの発振周波数fOSCを検出し、基準制御電圧VCREFに対応する、予め設定した基準中心発振周波数fOREFと比較し、発振周波数fOSCと基準中心発振周波数fOREFがほぼ等しくなるまで同様の処理を繰り返す。
【0082】
図27に容量アレイKARYの容量Ckを変化させた場合の回路側負荷容量CLに対する周波数偏差の変化レンジの関係を示す。
図27に示すように、容量アレイKARYの容量Ckが増加するに従い、周波数偏差d_frの変化レンジが減少していることが分かる。
従って、容量アレイKARYの容量Ckを増加させることにより周波数制御特性(fOSC−VC特性)の傾きが減少することとなる。
そして、周波数偏差d_frと基準周波数偏差d_frREFがほぼ等しくなると、中心発振周波数調整装置32は、容量アレイCKARYを構成するスイッチSK1〜SKnのオン/オフ状態をそのまま保持し、出力端子OUTから出力される発振信号SOSCの発振周波数fOSC(=中心発振周波数f0’に相当)を検出する。
そして、基準制御電圧VCREFに対応する、予め設定した基準中心発振周波数f0REFと比較する。
発振周波数fOSCと基準中心周波数fOREFとの差がほぼ零となるように発振回路側の負荷容量CLを式(4)と同様にして算出し、容量アレイCARYを構成するスイッチS1〜Sn及び容量アレイCKARYを構成するスイッチSK1〜SKnのオン/オフを制御するための調整用ディジタルデータDADJを生成して調整用制御データ入力端子T1〜T3 を介して電圧制御型圧電発振回路10Eに対し出力する。
これにより、電圧制御型圧電発振回路10Eの制御回路22’は、調整用制御データ入力端子T1〜T3から入力される調整用ディジタルデータDADJに基づいて容量アレイCARYを構成するスイッチS1〜Snのオン/オフ制御を行う。
これにより再び、中心発振周波数調整装置32は、出力端子OUTから出力される発振信号SOSCの発振周波数fOSC(=中心発振周波数f0に相当)を検出し、基準制御電圧VCREFに対応する、予め設定した基準中心発振周波数f0REFと比較し、発振周波数fOSCと基準中心周波数fOREFとの差がほぼ零となるまで同様の処理を繰り返す。
【0083】
そして、発振周波数fOSCと基準中心周波数fOREFとの差ががほぼ零となると、調整用ディジタルデータDADJを所定期間以上保持する。
これにより制御回路22’は、中心発振周波数f0の自動調整が終了したことを検知して、調整終了時の調整用ディジタルデータDADJに対応する接続制御データDCTL’をメモリに21’に格納する。
メモリ21’は、制御回路22’により格納された接続制御データDCTL’を次に接続制御データDCTL’が更新されるまで、保持し続けることとなる。
ここで、より具体的な調整について図28を参照して説明する。
初期状態においては、容量アレイCKARYの容量値CK=0[pF]とし、容量アレイCARYの容量値CT=0[pF]とした場合の制御電圧VC−周波数偏差d_fosc特性を有していたとすると、まず、容量アレイCKARYの容量値CK=0[pF]→2[pF]→4[pF]と変化させ、最適な制御電圧VC−周波数偏差d_fosc特性を有する容量アレイCKARYの容量値CKを判別する。
この場合において、最適な制御電圧VC−周波数偏差d_fosc特性を有する容量アレイCKARYの容量値CK=2[pF]であると判別されたとする。
【0084】
次に容量アレイCKARYの容量値CK=2[pF]に保持したまま、容量アレイCARYの容量値CをfOSC=fREFとなるように調整し、最適な制御電圧VC−周波数偏差d_fosc特性を有する容量アレイCARYの容量値CTを判別する。
そして、図28に示すように、最適な制御電圧VC−周波数偏差d_fosc特性を有する容量アレイCARYの容量値CT=50[pF]であると判別されたとすると、対応する調整用ディジタルデータDADJを所定期間以上保持し、メモリ21’に格納させるのである。
以上の説明においては、制御回路22’が独自に自動調整が終了したことを検知して、調整終了時の調整用ディジタルデータDADJに対応する接続制御データDCTL’をメモリに21’に格納する構成としていたが、中心発振周波数調整装置32側で、調整が終了した旨を調整用データDADJに含めて通知するように構成し、この通知がなされた時点で、制御回路22’が調整用ディジタルデータDADJに対応する接続制御データDCTL’をメモリに21’に格納する構成とすることも可能である。
以上の説明においては、容量アレイCKARYの容量値CKの調整後、容量アレイCARYの容量値CTの調整を行っていたが、図29に示すように、容量アレイCKARYの容量値CKと容量アレイCARYの容量値CTの組み合わせを順次選択することにより同時並行的に調整を行うことも可能である。すなわち、図29においては、容量アレイCKARYの容量値CK=0[pF]の場合に容量アレイCARYの容量値CT=10[pF]→50[pF]→100[pF]と変化させ、次に容量アレイCKARYの容量値CK=2[pF]の場合に容量アレイCARYの容量値CT=10[pF]→50[pF]→100[pF]と変化させ、さらに容量アレイCKARYの容量値CK=4[pF]の場合に容量アレイCARYの容量値CT=10[pF]→50[pF]→100[pF]と変化させ、例えば、容量アレイCKARYの容量値CK=4[pF]の場合に容量アレイCARYの容量値CT=10[pF]の組み合わせが最適であると判別するのである。
【0085】
[9.3] 電圧制御型圧電発振回路の通常時の動作
次に図13を参照して、電圧制御型圧電発振回路10Fの通常時の動作について説明する。
電圧制御型圧電発振回路10Fの制御回路22’は、電源が投入されると、一旦、容量アレイCARYを構成するスイッチS1〜Sn及び容量アレイCKARYを構成するスイッチSK1〜SKnを全てオン(閉)状態とする。
これは、高電位側電源VCCから低電位側電源GND側に急激に電流を流れ込ませることにより、圧電振動子に振動エネルギーを急速に与え、電圧制御型圧電発振回路10Fの出力端子OUTから出力される発振信号SOSCの発振周波数fOSCを迅速に安定状態に向かわせるためである。
従って、発振周波数fOSCを迅速に安定させる必要がない場合には、電源投入時に容量アレイCARYを構成するスイッチS1〜Sn及び容量アレイCKARYを構成するスイッチSK1〜SKnを全てオン(閉)状態とする必要はない。また、必要とされる電流量に応じて容量アレイCARYを構成するスイッチS1〜Sn及び容量アレイCKARYを構成するスイッチSK1〜SKnの一部をオン(閉)とするように構成することも可能である。
そして、予め設定した時間が経過すると制御回路22’は、メモリ21’から制御データDCTL’を読み出し、接続制御データDCTL’に対応するスイッチSX及びスイッチSKXのみをオン状態として、他のスイッチはオフ状態とする。
この結果、調整動作により調整された中心発振周波数f0を中心とし、制御電圧に対して所定の傾きを有し、制御電圧Vcに対応する発振周波数fOSCを有する発振信号SOSCが出力端子OUTから出力されることとなる。
【0086】
[9.4] 第9実施形態の効果
本第9実施形態によれば、第1実施形態の効果に加えて、容量アレイCARYの容量値によらず、周波数制御特性を変化させることが可能となる。
より具体的には、図30(a)〜(c)に示す。
図30(a)は、容量アレイCARYの容量CT=10[pF]の場合、図30(b)は、容量アレイCARYの容量CT=50[pF]の場合、図30(c)は、容量アレイCARYの容量CT=100[pF]の場合である。
いずれの場合においても、容量アレイCARYの容量値によらず、周波数制御特性を変化させることが可能であることが分かる。
さらに容量アレイCKARYの容量値としては、0〜4[pF]のように小さな容量変化であっても、周波数制御特性を大きく変化させることができ、容量アレイCKARYをICに内蔵する場合であっても、必要とされる面積は非常に小さなものですみ、ICの小型化に貢献することができる。
【0087】
[9.5] 第9実施形態の変形例
上記説明においては、圧電振動子X及びバリキャップCvをディスクリート部品として取り扱っていたが、圧電振動子XとバリキャップCvとを直列接続し、モールド封止、あるいは、一のパッケージに収納するように構成すれば電圧制御発振器の組立工程を簡略化することが可能となる。
また、ベースコンデンサC0を容量アレイCARYの構成とせずに、コンデンサC1〜Cn、スイッチS1〜Snのみを容量アレイCARY’とし、容量アレイCARY’、メモリ21’、制御回路22’を一体化したICとして外付けするように構成することも可能である。
さらに容量アレイCARYまたは容量アレイCARY’のみをICとして外付けするように構成することも可能である。これにより容量アレイCARY’を新たに作成するだけで、様々なfOSC−Vc特性を有する電圧制御型圧電発振回路を構成することが可能となる。
また、以上の説明においては、容量アレイCARYを構成するスイッチS1〜Snをトランジスタで構成していたが、あまり高精度を望まないのであれば、スイッチS1〜Snをヒューズ素子で構成し、調整時に確定的にスイッチを切断してしまう構成とすることも可能である。
なお、本変形例においては、容量アレイCARYに代えて、容量アレイCKARYについても同様に適用が可能である。
【0088】
[10] 第10実施形態
図17に第10実施形態の電圧制御型圧電発振回路の原理構成図を示す。
電圧制御型圧電発振回路10Gが、第9実施形態の電圧制御型圧電発振回路10と異なる点は、出力段にバッファ回路40を設け、出力端子OUTに接続された負荷変動の影響を受けにくい、カスコード発振回路に第9実施形態と同一の容量アレイCARY、CKARYを適用した点である。
この場合においても、第9実施形態と同様の効果を得ることが可能となるとともに、第1実施形態の場合と比較して高周波帯域においてもより周波数特性のよい発振回路を構成することが可能となる。
【0089】
[11] 第11実施形態
図18に第11実施形態の電圧制御型圧電発振回路の原理構成図を示す。
電圧制御型圧電発振回路10Hが、第9実施形態の電圧制御型圧電発振回路と異なる点は、制御電圧入力端子VCと圧電振動子Xとの間に第1分圧抵抗R6を挿入し、第1分圧抵抗R6と圧電振動子Xの中間接続点に一端が接続され、他端が低電位側電源に接続された第2分圧抵抗R7を設け、第1分圧抵抗R6及び第2分圧抵抗R7の抵抗値を適宜設定することにより、制御電圧入力端子VCに印加される制御電圧VCに対応する実際に発振回路に印加される実制御電圧VC’を変更することができ、中心発振周波数f0に対する周波数可変範囲を変更することができる点である。
より具体的には、第2分圧抵抗R7の抵抗値を∞、すなわち、第2分圧抵抗R7を接続しなかった場合には、
VC’=VC
であり、周波数可変範囲=±200[ppm]であったとする。
この場合に、第2分圧抵抗R7の抵抗値を第1分圧抵抗R6の抵抗値と同じにした場合には、すなわち、
R7=R6
の場合には、
VC’=1/2VC
であり、周波数可変範囲=±100[ppm]となる。
このように、本第11実施形態によれば、第9実施形態の効果に加えて、fOSC−VC特性のレンジを変更することが可能となる。
【0090】
[12] 第12実施形態
図19に第12実施形態の電圧制御型圧電発振回路の原理構成図を示す。
電圧制御型圧電発振回路10Iが、第9実施形態の電圧制御型圧電発振回路と異なる点は、発振段にCMOS構成のインバータINVを用いたCMOS発振回路に第9実施形態と同一の容量アレイCARY及び容量アレイCKARYを適用した点である。
このように、CMOS発振回路に本発明を適用した場合でも、第9実施形態と同様の効果を得ることが可能となるとともに、スイッチS1〜Sn、スイッチSK1〜SKnもCMOS構成となるため、より消費電力を低減することができる。
【0091】
[13] 第13実施形態
図20に第13実施形態の電圧制御型圧電発振回路の原理構成図を示す。
電圧制御型圧電発振回路10Jが、第12実施形態の電圧制御型圧電発振回路と異なる点は、バリキャップCvをインバータINVと並列、かつ、圧電振動子Xと直列接続し、バリキャップCVと圧電振動子Xとの接続点に制御電圧入力端子VCを入力抵抗Riを介して接続し、さらに容量アレイCKARYをバリキャップCVに並列に接続した点である。
この場合においても、第9実施形態と同様の効果を得ることが可能となるとともに、スイッチS1〜Sn、スイッチSK1〜SKnもCMOS構成となるため、より消費電力を低減することができる。
【0092】
[14] 第14実施形態
図21に第14実施形態の電圧制御型圧電発振回路の原理構成図を示す。
電圧制御型圧電発振回路10Kが、第13実施形態の電圧制御型圧電発振回路と異なる点は、容量アレイCKARYをバリキャップCV及び圧電振動子Xの中間接続点と接地間に接続した点である。
この場合においても、第9実施形態と同様の効果を得ることが可能となるとともに、スイッチS1〜Sn、スイッチSK1〜SKnもCMOS構成となるため、より消費電力を低減することができる。
【0093】
[15] 第15実施形態
図22に第15実施形態の電圧制御型圧電発振回路の原理構成図を示す。
電圧制御型圧電発振回路10Lが、第9実施形態の電圧制御型圧電発振回路と異なる点は、容量アレイCKARYをバリキャップCVにのみ並列に接続した点である。
この場合においても、バリキャップCVの特性を様々に調整した場合と同様の効果を得られ、第9実施形態と同様の効果を得ることが可能となるとともに、スイッチSK1〜SKnもCMOS構成となるため、より消費電力を低減することができる。
【0094】
[16] 第16実施形態
以上の第1〜第15実施形態においては、容量アレイCARYの構成として、容量アレイCARYの容量を可変とするための選択接続容量素子として機能するn個のコンデンサCX(X=1〜n)を設ける構成としていたが、図9に示すように、コンデンサCX(=選択接続容量素子)をベース副コンデンサCX0を含む複数の副コンデンサCX0、CX1〜CXm(=副選択接続容量素子、m=自然数)で構成し、各副コンデンサCX1〜CXmを対応する副接続スイッチSX1〜SXmを切り替えるようにして、副コンデンサCX0、CX1〜CXmを接続あるいは非接続として容量アレイCARYの
容量調整を行うように構成することも可能である。この結果、より容量値の微調整を行うことが可能となる。
【0095】
[17] 第17実施形態
以上の第9〜第15実施形態においては、容量アレイCKARYの構成として、容量アレイCKARYの容量を可変とするための選択接続容量素子として機能するn個のコンデンサCKX(X=1〜n)を設ける構成としていたが、図23に示すように、コンデンサCKX(=選択接続容量素子)を複数の副コンデンサCKX1〜CKXm(m=自然数)で構成し、各副コンデンサCKX2〜CKXmを対応する副接続スイッチSKX2〜SKXmを切り替えるようにして、副コンデンサCKX1〜CKXmを接続あるいは非接続として容量アレイCKARYの容量調整を行うように構成することも可能である。この結果、より容量値の微調整を行うことが可能となる。
【0096】
[18] 第18実施形態
以上の各実施形態においては、バリキャップCvと容量アレイCARYとを直列接続する場合について説明したが、第2従来例と同様にバリキャップCvに対し、容量アレイCARYを並列に接続するように構成することも可能である。
この場合においても、第1実施形態の効果における▲2▼〜▲6▼と同一の効果を得ることができる。
【0097】
[19] 実施形態の変形例
上記各実施形態においては、固定接続容量素子であるベースコンデンサC0を圧電振動子X及びバリキャップCVと直列に接続する場合について説明したが、第2従来例と同様に、ベースコンデンサC0をバリキャップCvに並列に接続するように構成することも可能である。
上記実施形態においては、コンデンサC1〜Cnをそれぞれ1個のコンデンサで構成していたが、互いに直列または並列に接続された複数のコンデンサにより構成することが可能である。これにより、より大容量のコンデンサを形成したり、所望の容量を有するコンデンサを形成することが可能となる。
【0098】
【発明の効果】
本発明によれば、以下のような効果を得ることができる。
圧電振動子にバラツキがあっても、発振回路として組み上げた際に実際の中心周波数を理想的な中心発振周波数f0に容易に合わせることができる。よって圧電振動子の製造規格が緩和され、圧電振動子のコスト削減が可能、更には圧電発振器のコスト削減が可能となる。
また、 圧電振動子にバラツキがあっても、発振回路として組み上げた際に制御電圧−発振周波数特性(周波数制御特性)を容易にあわせることができる。よって圧電振動子及びバリキャップの製造規格が緩和され、圧電振動子及びバリキャップのコスト削減が可能、更には圧電発振器のコスト削減が可能となる。
容量アレイを用いることにより、電圧制御型圧電発振器をトリマ・レスで構成でき、外付け部品を1個削減することができ、組立コストを削減することが可能となる。
【0099】
トリマに比較して安価な容量アレイを使用することにより、低価格の電圧制御型圧電発振器を実現することが可能となる。
従来のトリマを用いた電圧制御型圧電発振器は、トリマが機械的動作部を有するため小型化には限界があったが、 容量アレイは、ICに内蔵可能であり、電圧制御型圧電発振器の小型化が可能となる。
従来のトリマを用いた電圧制御型圧電発振器と比較して、容量アレイを用いた電圧制御型圧電発振器は、経時変化および動作機構的に安定であり、圧電発振回路の動作を安定化することが可能となる。
発振中心周波数調整作業及び周波数制御特性調整作業は、電気的調整のみで行うことが可能であり、従来のように機械的調整を行う必要がないので、中心発振周波数調整時間及び周波数制御特性調整時間の短縮が可能となり、ひいては、電圧制御型圧電発振器の製造コストを低減することが可能となる。
さらに、従来のように、トリマを調整するための複雑かつ高価なサーボ機構を必要としないため、製造設備投資を低減することも可能となる。
【図面の簡単な説明】
【図1】 第1実施形態の電圧制御型圧電発振回路の原理構成図である。
【図2】 第1実施形態の電圧制御型圧電発振回路の構成図である。
【図3】 第1実施形態の容量アレイを構成するスイッチをバイポーラトランジスタにより構成した場合の説明図である。
【図4】 第1実施形態の容量アレイを構成するスイッチをMOSトランジスタにより構成した場合の説明図である。
【図5】 中心発振周波数調整システムの構成図である。
【図6】 第2実施形態の電圧制御型圧電発振回路の構成図である。
【図7】 第3実施形態の電圧制御型圧電発振回路の構成図である。
【図8】 第4実施形態の電圧制御型圧電発振回路の構成図である。
【図9】 第5実施形態の電圧制御型圧電発振回路の構成図である。
【図10】 第7実施形態の電圧制御型圧電発振回路の斜視図である。
【図11】 第8実施形態の電圧制御型圧電発振回路の斜視図である。
【図12】 第9実施形態の電圧制御型圧電発振回路の原理構成図である。
【図13】 第9実施形態の電圧制御型圧電発振回路の構成図である。
【図14】 第9実施形態の容量アレイを構成するスイッチをバイポーラトランジスタにより構成した場合の説明図である。
【図15】 第9実施形態の容量アレイを構成するスイッチをMOSトランジスタにより構成した場合の説明図である。
【図16】 第9実施形態に対応する中心発振周波数調整システムの構成図である。
【図17】 第10実施形態の電圧制御型圧電発振回路の構成図である。
【図18】 第11実施形態の電圧制御型圧電発振回路の構成図である。
【図19】 第12実施形態の電圧制御型圧電発振回路の構成図である。
【図20】 第13実施形態の電圧制御型圧電発振回路の構成図である。
【図21】 第14実施形態の電圧制御型圧電発振回路の構成図である。
【図22】 第15実施形態の電圧制御型圧電発振回路の構成図である。
【図23】 第16実施形態の電圧制御型圧電発振回路の構成図である。
【図24】 バリキャップの特性を説明する図である。
【図25】 中心周波数調整用容量アレイのみの場合の周波数制御特性の調整における不具合を説明するための図である。
【図26】 周波数制御特性調整用容量アレイの原理動作を説明する図である。
【図27】 容量アレイKARYの容量Ckを変化させた場合の回路側負荷容量CLに対する周波数偏差の変化レンジの関係を説明するための図である。
【図28】 周波数制御特性調整及び中心周波数調整の具体例を説明する図である。
【図29】 周波数制御特性調整及び中心周波数調整の他の具体例を説明する図である。
【図30】 第9実施形態の効果を説明するための図である。
【図31】 第1従来例の電圧制御型圧電発振回路の構成図である。
【図32】 第2従来例の電圧制御型圧電発振回路の構成図である。
【図33】 第1従来例の発信時における等価回路である。
【図34】 圧電振動子の等価回路である。
【図35】 第1従来例における各種容量の接続関係を説明する図である。
【図36】 第2従来例における各種容量の接続関係を説明する図である。
【図37】 トリマとバリキャップの接続位置によるdfr−CL特性図である。
【図38】 fOSC−VC特性を説明する図である。
【図39】 従来の中心発振周波数調整システムの構成図である。
【符号の説明】
10、10A〜10L…電圧制御型圧電発振回路
21、21’…メモリ
22、22’…制御回路
31…基準電圧印加装置
32…発振中心周波数調整装置
CARY、CKARY…容量アレイ
C1〜Cn…コンデンサ(選択接続容量素子)
C0…ベースコンデンサ(固定接続容量素子)
DADJ…調整用データ
DCTL、DCTL’…制御用データ
fOSC…発振周波数
VC…制御電圧入力端子
SOSC…発振信号
Claims (15)
- 圧電振動子及び前記圧電振動子に直列に接続された可変容量ダイオードを有するとともに制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路に接続される容量アレイユニットであって、
所定の静電容量を有し、前記圧電振動子または前記可変容量ダイオードに接続される固定接続容量素子と、
所定の静電容量を有する複数の選択接続容量素子と、
前記複数の選択接続容量素子のうち、所望の前記選択接続容量素子を前記固定接続容量素子に並列に接続する容量接続回路とを備え、
前記複数の選択接続容量素子のうち、一または複数の選択接続容量素子は、互いに直列または互いに並列に接続された複数の副選択接続容量素子により構成されている
ことを特徴とする容量アレイユニット。 - 請求項1記載の容量アレイユニットにおいて、
前記固定接続容量素子は、前記圧電振動子に直列に接続されていることを特徴とする容量アレイユニット。 - 請求項1記載の容量アレイユニットにおいて、
前記固定接続容量素子は、前記可変容量ダイオードに並列に接続されていることを特徴とする容量アレイユニット。 - 圧電振動子と、前記圧電振動子に直列に接続された所定の静電容量を持った固定接続容量素子と、を有し、制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路に接続される容量アレイユニットであって、
所定の静電容量を有する複数の選択接続容量素子と、
前記複数の選択接続容量素子のうち、所望の前記選択接続容量素子を前記固定接続容量素子に並列に接続する容量接続回路とを備え、
前記複数の選択接続容量素子のうち、一または複数の選択接続容量素子は、互いに直列または互いに並列に接続された複数の副選択接続容量素子により構成されている
ことを特徴とする容量アレイユニット。 - 圧電振動子と、前記圧電振動子に直列に接続された可変容量ダイオードと、前記可変容量ダイオードに並列に接続された所定の静電容量を持った固定接続容量素子と、を有し、所定の発振周波数を有する発振信号を出力する発振回路に接続される容量アレイユニットであって、
所定の静電容量を有する複数の選択接続容量素子と、
前記複数の選択接続容量素子のうち、所望の前記選択接続容量素子を前記固定接続容量素子に並列に接続する容量接続回路と備え、
前記複数の選択接続容量素子のうち、一または複数の選択接続容量素子は、互いに直列または互いに並列に接続された複数の副選択接続容量素子により構成されている
ことを特徴とする容量アレイユニット。 - 請求項1ないし請求項5のいずれかに記載の容量アレイユニットにおいて、
前記容量接続回路は、前記各選択接続容量素子を前記固定接続容量素子に並列に接続するための複数のスイッチを備えたことを特徴とする容量アレイユニット。 - 制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路において、
圧電振動子と、
請求項1ないし請求項6のいずれかに記載の容量アレイユニットと、
前記圧電振動子に直列に接続された可変容量ダイオードと、
を備えたことを特徴とする発振回路。 - 制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路において、
圧電振動子と、
請求項1ないし請求項5のいずれかに記載の容量アレイユニットと、
前記容量アレイユニットを制御するための容量アレイユニット制御装置であって、前記選択接続容量素子の前記固定接続容量素子に対する接続/非接続を制御するための接続制御データを記憶するメモリと、外部からの調整用制御データに基づいて前記メモリに予め前記接続制御データを記憶させるとともに、前記調整用制御データあるいは前記接続制御データに基づいて前記容量接続回路を制御する接続制御回路とを備えた容量アレイユニット制御装置と、
前記圧電振動子に直列に接続された可変容量ダイオードと、
を備えたことを特徴とする発振回路。 - 制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路において、
圧電振動子と、
請求項6記載の容量アレイユニットと、
前記容量アレイユニットを制御するための容量アレイユニット制御装置であって、前記選択接続容量素子の前記固定接続容量素子に対する接続/非接続を制御するための接続制御データを記憶するメモリと、外部からの調整用制御データに基づいて前記メモリに予め前記接続制御データを記憶させるとともに、前記調整用制御データあるいは前記接続制御データに基づいて前記複数のスイッチのオン/オフ制御を行うスイッチ制御回路とを備えた容量アレイユニット制御装置と、
前記圧電振動子に直列に接続された可変容量ダイオードと、
を備えたことを特徴とする発振回路。 - 圧電振動子及び前記圧電振動子に直列に接続された可変容量ダイオードを有するとともに制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路に接続される容量アレイユニットであって、
前記圧電振動子または前記可変容量ダイオードに接続されるとともに、前記発振周波数の中心周波数を調整すべく容量を可変することが可能な中心周波数調整用容量アレイ部と、
所定の静電容量を有する複数の周波数制御特性調整用の制御特性調整用選択接続容量素子のうち、所望の前記制御特性調整用選択接続容量素子を前記可変容量ダイオードに並列に接続する制御特性調整用容量接続回路を有する周波数制御特性調整用容量アレイ部と、
を備えたことを特徴とする容量アレイユニット。 - 請求項10記載の容量アレイユニットにおいて、
前記複数の制御特性調整用選択接続容量素子のうち、一または複数の制御特性調整用選択接続容量素子は、互いに直列または互いに並列に接続された複数の副制御特性調整用選択接続容量素子により構成されていることを特徴とする容量アレイユニット。 - 請求項10記載の容量アレイユニットにおいて、
前記制御特性調整用容量接続回路は、前記各制御特性調整用選択接続容量素子を前記可変容量ダイオードに並列に接続するための複数のスイッチを備えたことを特徴とする容量アレイユニット。 - 制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路において、
圧電振動子と、
請求項10ないし請求項12のいずれかに記載の容量アレイユニットと、
前記圧電振動子に直列に接続された可変容量ダイオードと、
を備えたことを特徴とする発振回路。 - 制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路において、
圧電振動子と、
請求項10記載の容量アレイユニットと、
前記容量アレイユニットを制御するための容量アレイユニット制御装置であって、前記制御特性調整用選択接続容量素子の前記可変容量ダイオードに対する接続/非接続を制御するための接続制御データを記憶するメモリと、外部からの調整用制御データに基づいて前記メモリに予め前記接続制御データを記憶させるとともに、前記調整用制御データあるいは前記接続制御データに基づいて前記制御特性調整用容量接続回路を制御する接続制御回路とを備えた容量アレイユニット制御装置と、
前記圧電振動子に直列に接続された可変容量ダイオードと、
を備えたことを特徴とする発振回路。 - 制御電圧端子に印加された制御電圧に対応する所定の発振周波数を有する発振信号を出力する発振回路において、
圧電振動子と、
請求項12記載の容量アレイユニットと、
前記容量アレイユニットを制御するための容量アレイユニット制御装置であって、前記制御特性調整用選択接続容量素子の前記可変容量ダイオードに対する接続/非接続を制御するための接続制御データを記憶するメモリと、外部からの調整用制御データに基づいて前記メモリに予め前記接続制御データを記憶させるとともに、前記調整用制御データあるいは前記接続制御データに基づいて前記複数のスイッチのオン/オフ制御を行うスイッチ制御回路とを備えた容量アレイユニット制御装置と、
前記圧電振動子に直列に接続された可変容量ダイオードと、
を備えたことを特徴とする発振回路。
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