JP5255609B2

JP5255609B2 - 電圧制御回路および電圧制御方法

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Publication number: JP5255609B2
Application number: JP2010181058A
Authority: JP
Inventors: 重和山田
Original assignee: スパンションエルエルシー
Priority date: 2010-08-12
Filing date: 2010-08-12
Publication date: 2013-08-07
Anticipated expiration: 2024-06-25
Also published as: JP2011003265A

Description

本発明は、電圧制御回路および半導体装置に関する。より特定すれば、正確に一定電圧に制御できる電圧制御回路およびこれを含む半導体装置に関する。

不揮発性半導体記憶装置においては、メモリセルトランジスタのゲートに電荷注入するプログラム動作によりデータを書き込み、メモリセルトランジスタのゲートから電荷除去するイレーズ動作によってデータを消去する。このプログラム動作及びイレーズ動作は、メモリセルトランジスタのゲート、ドレイン、ソースの各端子に、各動作に応じた所定の電圧を印加することで実行される。

ゲートに電荷を注入したり或いはゲートから電荷を抜き取るためには、一般に不揮発性半導体記憶装置外部から供給される外部電源電圧よりも高い電圧が必要とされ、この高電圧は、不揮発性半導体記憶装置内部の昇圧回路により外部電源電圧を昇圧することで生成される。昇圧回路により生成された昇圧電圧は、メモリセルアレイ回路におけるイレーズ動作或いはプログラム動作に伴い電流が消費されると、電流消費の影響により電位が下降してしまう。従って、昇圧電圧をモニターして、所定の電位が保たれているか否かを随時チェックする必要がある。この目的のために電圧制御回路が用いられる。このような電圧制御回路を用いた従来技術として特許文献１および特許文献２記載のものが提案されている。

また電圧制御回路には、高電圧の制御のために容量分割回路を用いるものがある。図１は、従来の容量分割回路を含む電圧制御回路の示す図である。図１に示されるように、従来の電圧制御回路１は、ＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ３乃至５、比較回路６、選択トランジスタ７乃至１２、キャパシターＣＡおよびＣＢ、キャパシターＣＣ乃至ＣＣ３２を含む。ここで、キャパシターＣＣの容量はＣＣ、キャパシターＣＣｋ（例えばＣＣ１６）の容量はｋ×ＣＣ（例えば１６ＣＣ）である。符号１３は内部昇圧回路を示す。選択トランジスタ７乃至１２はＮＭＯＳトランジスタにより構成される。Ｃｐａｒａは選択トランジスタ７乃至１２のソース・ドレインジャンクション寄生容量（以下、単に「ジャンクション寄生容量」という）を示す。

キャパシターＣＣ乃至ＣＣ３２は、選択トランジスタ７乃至１２を介してノードＮ１に接続されている。分割電圧ＶＰＰＤＩＶは、昇圧電圧ＶＰＰを容量分割して生成される。
この分割電圧ＶＰＰＤＩＶが比較回路６の入力となる。比較回路６は、リファレンス電圧ＶＲＥＦおよび分割電圧ＶＰＰＤＩＶを比較し、信号Ｖｏｕｔを出力する。分割電圧ＶＰＰＤＩＶがリファレンス電圧ＶＲＥＦより高い場合には、信号Ｖｏｕｔが例えばＨｉｇｈになり、昇圧電位が高すぎるのでディスチャージ動作により電圧を下降させるよう制御が行われる。

ステッププログラム方式では選択トランジスタ７乃至１２のゲートを制御する信号ＳＥＬ１乃至ＳＥＬ６がバイナリーにカウントされていき、等ステップで昇圧電圧ＶＰＰが上がっていく。ここで、昇圧電圧ＶＰＰのターゲットとされる電圧は、理想的な回路を想定すると以下の式（１）のように計算される。

ＶＰＰ＝ＶＲＥＦ（１＋（ＣＢ＋（ＣＣ＋２ＣＣ＋・・・・））／ＣＡ）・・・（１）

日本国特許公開公報特開平６−２５９９７９号公報米国特許公報特許５２９１４４６号公報

しかしながら、選択トランジスタ７乃至１２のジャンクション寄生容量をＣｐａｒａとすると、実際に生成される昇圧電圧ＶＰＰは以下の式（２）の通りとなる。

ＶＰＰ＝ＶＲＥＦ（１＋（ＣＢ＋（ＣＣ＋２ＣＣ＋・・・・）＋Ｃｐａｒａ）／ＣＡ）・・・（２）
この選択トランジスタ７乃至１２のジャンクション寄生容量Ｃｐａｒａはレイアウトに起因するため、この容量を考慮してターゲット電圧を合わせ込む事は非常に困難である。この選択トランジスタのジャンクション寄生容量Ｃｐａｒａは前述の通りに選択トランジスタが多くなればなるほど大きくなる。例えば、ノードＮ１に３ＣＣの容量をつけるケースでは、信号ＳＥＬ１とＳＥＬ２をＨｉｇｈ（トランジスタ７と８はオン）にし、その他のトランジスタはオフである。すると、ノードＮ１には使用しないキャパシターＣＣ４乃至ＣＣ３２に対する４つのオフトランジスタのジャンクション容量すべてが付加されてしまう。このため、従来の電圧制御回路では、ｍｖ単位の正確さで一定電圧に制御し、保持することは困難である。したがって、正確に昇圧電圧ＶＰＰを制御できなくなる。

また、トータルのキャパシターが増加しているため、リセットトランジスタ３も大きくなり、オフ状態のリーク電流のために、分割電圧が長時間一定に保持されないという問題もある。

そこで、本発明は上記問題点に鑑みなされたものであり、正確に一定電圧を制御し保持することができる電圧制御回路および半導体装置を提供することを目的とする。また、分割電圧を長時間一定に保持できる電圧制御回路および半導体装置を提供することを目的とする。

本発明は、複数の容量と、前記各容量に対応して設けられ前記各容量を所定のノードに選択的に接続する第１のスイッチと、リセット信号に応じて前記ノードをリセットし、該リセット信号が供給されないときにバックバイアスがかけられるリセットトランジスタとを含む電圧制御回路である。本発明によれば、ノードに接続されたリセットトランジスタにバックバイアスをかける事によりリーク電流を最小にし、一定電圧を長時間保持することができる。

本発明は、上記構成において、前記各第１のスイッチは、外部電位を昇圧した電位がゲートに供給されるトランジスタから構成される。本発明によれば、トランジスタのジャンクション容量を更に小さくして、正確に一定電圧を制御し保持することができる。また上記構成において、前記リセットトランジスタのゲートは、外部電位を昇圧した電位が供給される。

本発明は更に、複数のキャパシタにそれぞれ設けられ、前記複数のキャパシタを所定のノードに選択的に接続する複数の第１のスイッチを制御するステップと、リセット信号に応答して前記所定のノードをリセットするリセットトランジスタを、リセット信号がないときにバックバイアスするステップとを有する方法を含む。この構成において、前記複数の第１及び第２のスイッチのそれぞれに含まれるトランジスタのゲートを、外部電圧を昇圧することで得られる電位に設定するステップを更に有する構成であってもよい。

本発明によれば、正確に一定電圧を制御し保持することができる電圧制御回路および半導体装置を提供することができる。また、分割電圧を長時間一定に保持できる電圧制御回路および半導体装置を提供することができる。

従来の容量分割回路を含む電圧制御回路の示す図である。本実施例に係る半導体装置の概略構成を示すブロック図である。本実施例に係る電圧制御回路を示す図である。本実施例に係る比較回路を示す図である。本実施例に係る内部昇圧回路を示す図である。信号ＰＨＩ１乃至ＰＨＩ２Ｂのクロック波形である。本実施例に係る電圧シフト回路を示す図である。本実施例に係る電圧制御回路を示す図である。

以下、添付の図面を参照して本発明の実施例を説明する。

図２は、本実施例による半導体装置の概略構成を示すブロック図である。図２に示されるように、半導体装置２０は、コントロール回路２１、コマンドレジスタ２２、Ｉ／Ｏコントロール回路２３、アドレスレジスタ２４、ステータスレジスタ２５、メモリセルアレイ２６、ローアドレスデコーダ２７、ローアドレスバッファ２８、コラムデコーダ２９、データレジスタ３０、センスアンプ３１、コラムアドレスバッファ３２、ロジックコントロール３３、及びレディ／ビジーレジスタ３４、内部昇圧回路３５、電圧制御回路３６、内部昇圧回路１００、電圧制御回路１０１を含む。

半導体装置２０は、単独でパッケージされたフラッシュメモリ等の半導体記憶装置であってもよいし、システムＬＳＩのように半導体装置の一部として組み込まれたものであってもよい。ロジックコントロール３３は、チップイネーブル／ＣＥ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、ライトイネーブル／ＷＥ、リードイネーブル／ＲＥ、ライトプロテクト／ＷＰ、スペアエリアイネーブル／ＳＥ等の制御信号を外部から受け取り、これらの制御信号に基づいてロジックコントロール信号をコントロール回路２１に供給する。

Ｉ／Ｏコントロール回路２３は、入出力信号Ｉ／Ｏ０乃至Ｉ／Ｏ７を外部とやり取りする。Ｉ／Ｏコントロール回路２３は、アドレス信号、データ信号、コマンド信号を外部から受け取り、アドレス信号をアドレスレジスタ２４に、データ信号をデータレジスタ３０に、コマンド信号をコマンドレジスタ２２に供給する。アドレスレジスタ２４は、ローアドレスをローアドレスバッファ２８に供給し、コラムアドレスをコラムアドレスバッファ３２に供給する。

コントロール回路２１は、ロジックコントロール３３からのロジックコントロール信号を受け取ると共に、コマンドレジスタ２２からコマンドを受け取り、これらのロジックコントロール信号及びコマンドに基づいてステートマシンとして動作し、半導体装置２０の各部の動作を制御する。コントロール回路２１は、アドレスレジスタ２４の指示するメモリセルアレイ２６のアドレスからデータを読み出すために、メモリセルアレイ２６、ローアドレスデコーダ２７、コラムデコーダ２９等を制御する。

また、コントロール回路２１は、メモリセルアレイ２６の書き込みアドレスにデータを書き込むために、メモリセルアレイ２６、ローアドレスデコーダ２７、コラムデコーダ２９等を制御する。また、コントロール回路２１は、メモリセルアレイ２６の指定された領域を所定単位で一括消去するために、メモリセルアレイ２６、ローアドレスデコーダ２７、コラムデコーダ２９等を制御する。

メモリセルアレイ２６は、複数の異なるしきい値を持つメモリセルトランジスタの配列、ワード線、ビット線等を含み、各メモリセルトランジスタにデータを記憶する。データ読み出し時には、活性化ワード線で指定されるメモリセルからのデータが、ビット線に読み出される。プログラム或いはイレーズ時には、ワード線及びビット線をそれぞれの動作に応じた適当な電位に設定することで、メモリセルに対する電荷注入或いは電荷抜き取りの動作を実行する。

センスアンプ３１はコントロール回路２１の制御の下で動作し、ローアドレスデコーダ２７及びコラムデコーダ２９による指定に応じてメモリセルアレイ２６から供給されるデータの電流を、基準電流と比較することでデータが０であるか１であるかの判定を行う。この判定結果は読み出しデータとしてデータレジスタ３０に格納され、更にデータレジスタ３０からＩ／Ｏコントロール回路２３に供給される。

またプログラム動作及びイレーズ動作に伴うベリファイ動作は、ローアドレスデコーダ２７及びコラムデコーダ２９による指定に応じてメモリセルアレイ２６から供給されるデータの電流を、プログラムベリファイ用及びイレーズベリファイ用の基準電流と比較することで行われる。プログラム動作においては、データレジスタ３０に書き込みデータが格納され、このデータに基づいてメモリセルアレイ２６のワード線及びビット線を適当な電位に設定することで、メモリセルに対する電荷注入を実行する。ステータスレジスタ２５は、半導体装置２０の動作に関するステータス情報を格納するレジスタであり、このレジスタ内容をＩ／Ｏコントロール回路２３を介して外部から読み出すことで、デバイスがレディ状態であるか、書込み保護モードであるか、又はプログラム／消去動作中かを判断することが出来る。またレディ／ビジーレジスタ３４は、デバイスがレディ状態であるかビジー状態であるかを示すフラグを格納し、これに応じてレディ／ビジー信号が外部に出力される。

内部昇圧回路３５は、外部電位に基づいてプログラム動作及びイレーズ動作に用いられる昇圧電圧ＶＰＰを発生する回路である。内部昇圧回路３５が発生した昇圧電圧ＶＰＰは、ローアドレスデコーダ２７やメモリセルアレイ２６等に供給されると共に、電圧制御回路３６に供給される。電圧制御回路３６は、内部昇圧回路３５が生成する昇圧電位ＶＰＰをモニターし、昇圧電位ＶＰＰが所定の電位を維持するように内部昇圧回路３５を制御する。例えば昇圧電位が所定の電位よりも高い場合には、電圧降圧回路を動作させ、昇圧電位をディスチャージ動作により降圧する。

内部昇圧回路１００は、例えば３ｖの外部電位ＶＣＣに基づいて９ｖの昇圧電位ＶＤＤを生成するものである。この昇圧電圧ＶＤＤは、コラムデコーダ２９および電圧制御回路３６の選択トランジスタに供給される。電圧制御回路１０１は、内部昇圧回路１００が生成する昇圧電位ＶＤＤをモニターし、昇圧電位ＶＤＤが所定の電位を維持するように内部昇圧回路１００を制御する。

次に電圧制御回路３６について説明する。図３は実施例による電圧制御回路３６を示す図である。図３に示されるように、電圧制御回路３６は、ＰＭＯＳトランジスタ５０、ＮＭＯＳトランジスタ５１乃至５３、比較回路５４、インバータ５５、選択トランジスタ５６乃至６６、キャパシターＣＡおよびＣＢ、キャパシターＣＣ乃至ＣＣ３２、回路６７および６８を含む。電圧制御回路３６は、昇圧した電圧ＶＰＰを容量により分割し、それをリファレンス電圧と比較し昇圧電圧を一定電圧に制御しかつ保持する回路である。

キャパシターＣＡおよびＣＢは、一端がノードＮ１に接続され、キャパシターＣＡの他端はＰＭＯＳトランジスタ５０を介して昇圧電圧（ＶＰＰ）線に接続され、キャパシターＣＢの他端は接地電圧線に接続されている。キャパシターＣＡおよびＣＢが、昇圧電圧線（第１の端子）が受け取る昇圧電位（第１の電位）ＶＰＰを分割することによりノードＮ１に分割電位ＶＰＰＤＩＶを生成する分割回路を構成する。キャパシターＣＡは、分割電位ＶＰＰＤＩＶの高電圧側に配置され、キャパシターＣＢは、分割電位ＶＰＰＤＩＶの低電圧側に配置されている。なお、キャパシターＣＡおよびＣＢに代えて抵抗を用いてもよい。キャパシターＣＣ乃至ＣＣ３２は、選択トランジスタ５６乃至６６を介してノードＮ１に接続されている。ここで、キャパシターＣＣの容量はＣＣ、キャパシターＣＣｋ（例えばＣＣ１６）の容量はｋ×ＣＣ（例えば１６ＣＣ）である。したがって、複数のキャパシターは最小の容量値を持つキャパシターＣＣのべき乗の容量値を持つキャパシターを含んでいる。

選択トランジスタ５６乃至６６はＮＭＯＳトランジスタで構成されている。選択トランジスタ５６乃至６１は、キャパシターＣＣ乃至ＣＣ３２のうち使用するキャパシターだけをノードＮ１に接続するものである。また選択トランジスタ６２乃至６６は、選択トランジスタ５６乃至６１のうち使用するトランジスタだけをノードＮ１に接続するよう配置されている。例えば、キャパシターＣＣを選択する選択トランジスタ５６は、対応する選択トランジスタ６２を介してノードＮ１に接続され、キャパシターＣＣ２を選択する選択トランジスタ５７は、対応する選択トランジスタ６３および選択トランジスタ６２を介してノードＮ１に接続されている。容量３ＣＣをノードＮ１につけるケースでは、トランジスタ５６、５７、６２、６３がオンであり、他の選択トランジスタはオフとなるが、ノードＮ１にはオフトランジスタとしてはトランジスタ６４のみのジャンクション容量が付加され、他のオフトランジスタの容量は付加されない。このように、選択トランジスタ５６乃至６１のジャンクション寄生容量Ｃｐａｒａによる影響を最小限にできる。選択トランジスタ５６乃至６６のゲートは、信号ＳＥＬ１乃至ＳＥＬ６または信号ＳＥＬＧ１乃至ＳＥＬＧ５により制御されている。信号ＳＥＬ１乃至ＳＥＬ６はコントロール回路２１から供給される。

回路６７および６８は、キャパシターＣＣ乃至ＣＣ３２の中からノードＮ１に接続するキャパシターを選択するために、選択トランジスタ５６乃至６１に供給される第１の制御信号ＳＥＬ１乃至ＳＥＬ６から選択トランジスタ６２乃至６６に供給される第２の制御信号ＳＥＬＧ１乃至ＳＥＬＧ５を生成する回路である。回路６７は、ＮＯＲ回路６７１乃至６７３、インバータ６７４乃至６７６を含む。インバータ６７４は、信号ＳＥＬ５および信号ＳＥＬ６をＮＯＲ回路６７１でＮＯＲ処理された信号を受けて信号ＳＥＬＧ５を生成する。インバータ６７５は信号ＳＥＬＧ５および信号ＳＥＬ４をＮＯＲ回路６７２でＮＯＲ処理された信号を受けて信号ＳＥＬＧ４を生成する。インバータ６７６は、信号ＳＥＬＧ４および信号ＳＥＬ３をＮＯＲ回路６７３でＮＯＲ処理された信号を受けて信号ＳＥＬＧ３を生成する。

回路６８は、ＮＯＲ回路６８１および６８２、インバータ６８３および６８４を含む。インバータ６８３は信号ＳＥＬＧ３および信号ＳＥＬ２をＮＯＲ回路６８１でＮＯＲ処理された信号を受けて信号ＳＥＬＧ２を生成する。インバータ６８４は信号ＳＥＬＧ２および信号ＳＥＬ１をＮＯＲ回路６８２でＮＯＲ処理された信号を受けて信号ＳＥＬＧ１を生成する。制御信号ＳＥＬ１乃至ＳＥＬ６または制御信号ＳＥＬＧ１乃至制御信号ＳＥＬＧ５を変化させ、ノードＮ１にキャパシターＣＣ乃至ＣＣ３２を接続することで、付加された容量値に応じて分割電圧ＶＰＰＤＩＶは下降する。

キャパシターＣＣをノードＮ１に接続する場合、選択トランジスタ５６および６２をオンにする。キャパシターＣＣおよびＣＣ２をノードＮ２に接続する場合、選択トランジスタ５６、５７、６２および６３をオンにする。さらに、キャパシターＣＣ乃至ＣＣ４をノードＮ１に接続する場合、選択トランジスタ５６、５７、５８、６２、６３および６４をオンにする。キャパシターＣＣ乃至ＣＣ３２をノードＮ１に接続するには、同様に選択トランジスタ５６乃至６６をオンにする。本実施例では、キャパシターＣＣのみ選択、すなわち信号ＳＥＬ１と信号ＳＥＬＧ１のみＨｉｇｈの場合に選択トランジスタのジャンクション寄生容量Ｃｐａｒａは、最小となり、キャパシターＣＣ１６またはＣＣ３２のみを選択、すなわち信号ＳＥＬ６０及び信号ＳＥＬＧ６２乃至６６または信号ＳＥＬ６１乃至６６をＨｉｇｈとする場合にジャンクション寄生容量Ｃｐａｒａは、最大となる。また、全てのキャパシターＣＣ乃至ＣＣ３２が選択されたケースでは、たとえ選択トランジスタがすべて選択されても、使用されるキャパシターの総容量がかなり大きいために、相対的に寄生容量の影響が見えにくくなる。すなわち、使用されるキャパシターの総容量が大きくなるにつれて許容できる選択トランジスタのジャンクション寄生容量Ｃｐａｒａの値も大きくなる。

本実施例では、場合によっては従来例よりもノードＮ１に接続される選択トランジスタの数は多くなるが、トランジスタのジャンクション容量はオンしている時はオフしているときに比べて遥かに小さいため、オン状態である選択トランジスタの増加による昇圧電圧ＶＰＰへの影響は比較的小さい。これにより長時間昇圧電圧ＶＰＰを保持することも、本発明の構成により可能となる。

更に、本実施では、ノードＮ１に接続されたリセットトランジスタ５１にバックバイアスをかけることにより、電圧を制御且つ保持している期間にノードＮ１より接地電圧線ＶＳＳに流れるリーク電流を抑えている。このリセットトランジスタ５１は、リセット信号に応じてノードＮ１をリセットし、リセット信号が供給されないときにバックバイアスがかけられる。ｍｖ単位の正確さで昇圧電圧ＶＰＰを長時間保持するためには、このリーク電流を最小限に抑えることは非常に効果的である。また、選択トランジスタ５６乃至６６のゲートは、例えば３ｖの外部電位ＶＣＣを昇圧した９ｖの昇圧電位ＶＤＤにより制御される。この昇圧電位ＶＤＤは内部昇圧回路１００から図７に示す電圧シフト回路１０２と図３の回路６７、６８の電源として供給される。コントロール回路２１からのＶＣＣレベルの信号ＳＥＬは電圧シフト回路１０２の入力ＩＮに入力され、ＶＤＤレベルの信号ＳＥＬが生成される。その信号ＳＥＬからさらに、ＶＤＤレベルの信号ＳＥＬＧが生成される。このように、選択トランジスタ５６乃至６６のゲートを３ｖの電源電圧ＶＣＣを昇圧した９ｖの昇圧電圧ＶＤＤにより制御することで、選択トランジスタ５６乃至６６のジャンクション容量を更に小さくできる。また、リセットトランジスタ５１のゲートも、外部電位ＶＣＣを昇圧した昇圧電位により制御されるようにしてもよい。

比較回路５４は、リファレンス電圧ＶＲＥＦおよび分割電圧ＶＰＰＤＩＶを比較し、信号Ｖｏｕｔを出力する。分割電圧ＶＰＰＤＩＶがリファレンス電圧ＶＲＥＦより高い場合には、信号Ｖｏｕｔが例えばＨｉｇｈになり、昇圧電位が高すぎるのでディスチャージ動作により電圧を下降させるよう制御が行われる。分割電圧ＶＰＰＤＩＶがリファレンス電圧ＶＲＥＦに等しくなるように帰還制御する。

次に比較回路５４について説明する。図４は、本実施例に係る比較回路５４を示している。図４に示されるように、比較回路５４は、ＰＭＯＳトランジスタ５４１乃至５４６、ＮＭＯＳトランジスタ５４７乃至５５１およびインバータ５５２乃至５７４を含む。ＮＭＯＳトランジスタ５５０が図３の分割電位ＶＰＰＤＩＶを受ける入力トランジスタである。この構成において、分割電位ＶＰＰＤＩＶがリファレンス電位ＶＲＥＦより高い場合には、差動増幅動作により出力電位ＶｏｕｔがＨｉｇｈになる。

次に内部昇圧回路３５について説明する。図５は、本実施例に係る内部昇圧回路３５を示している。図６は信号ＰＨＩ１乃至ＰＨＩ２Ｂのクロック波形である。図５に示されるように、内部昇圧回路３５は、キャパシター３６３乃至３７０を含む。

図中のクロック波形のように、信号ＰＨＩ１、信号ＰＨＩ２、信号ＰＨＩ１Ａ乃至信号ＰＨＩ２Ａは、キャパシター３６３乃至３７０の一方の電極に入力される。各々の位相を少しずらすことで、より効率の良い昇圧動作を可能としている。

各基本ポンプセルは、一対のキャパシター３６３および３６４、３６５および３６６、３６７および３６８、３６９および３７０と、３つのＮＭＯＳトランジスタ３５０乃至３５２、３５３乃至３５５、３５６乃至３５８、３５９乃至３６１を含む。最初の段の基本ポンプセルから最終段の基本ポンプセルまで昇圧動作が繰り返され、電流の逆流を防止するためのトランジスタ３６２を経て、出力から高電圧ｈｉｇｈ＿ｖｏｌｔａｇｅが出力される。

次に電圧制御回路１０１について説明する。図８は電圧制御回路１０１を示す図である。図８に示されるように、電圧制御回路１０１は、ＰＭＯＳトランジスタ１０２および１１３、ＮＭＯＳトランジスタ１０３乃至１０５、比較回路１０６、選択トランジスタ１０７乃至１１２、キャパシターＣＡおよびＣＢ、キャパシターＣＣ乃至ＣＣ３２を含む。電圧制御回路１０１は、内部昇圧回路１００および電圧シフト回路１２０に接続されている。なお、図２では電圧シフト回路１２０は省略している。

分割電圧ＶＤＤＤＩＶは、昇圧電圧ＶＤＤを容量分割して生成される。この分割電圧ＶＤＤＤＩＶが比較回路１０６の入力となる。比較回路１０６は、リファレンス電圧ＶＲＥＦおよび分割電圧ＶＰＰＤＩＶを比較し、信号Ｖｏｕｔを出力する。分割電圧ＶＤＤＤＩＶがリファレンス電圧ＶＲＥＦより高い場合には、信号力Ｖｏｕｔが例えばＨｉｇｈになり、昇圧電位が高すぎるのでディスチャージ動作により電圧を下降させるよう制御が行われる。ＰＭＯＳトランジスタ１１３のゲートは電圧シフト回路１２０により制御される。この電圧シフト回路１２０は図７で示した電圧シフト回路１０２と同様に構成されている。すなわち、電圧シフト回路１２０はＰＭＯＳトランジスタ２５０および２５１、ＮＭＯＳトランジスタ２５２および２５３、インバータ２５４および２５５を含む。

上述した電圧制御回路３６の選択トランジスタ５６乃至６６のゲートは、ＰＭＯＳトランジスタ１１３からの昇圧電圧ＶＤＤにより制御される。このように、電圧制御回路３６の選択トランジスタ５６乃至６６のゲートを例えば３ｖの電源電圧ＶＣＣよりも高い９ｖの昇圧電圧ＶＤＤで制御することで、選択トランジスタ５６乃至６６のジャンクション容量を更に小さくすることができる。なお、内部昇圧回路１００は、図５で示した内部昇圧回路３５と同様に構成できるため説明を省略する。

本実施例によれば、以下の効果を有する。昇圧電圧ＶＰＰはプログラムや消去など多目的に使用されるため、様々な電圧値に制御される。特に多値メモリセルを有する品種では、プログラム時の昇圧電圧ＶＰＰをパルス毎にステップで上げていく手法などが多用されるため、分割電圧ＶＰＰＤＩＶに付加されるキャパシターやその選択トランジスタが数多く必要となってきている。ここで、選択トランジスタの数が多ければ多いほど、選択トランジスタのジャンクション寄生容量のために昇圧電圧ＶＰＰが計算値と合わなくなり、また選択トランジスタのジャンクションリークにより長時間昇圧電圧ＶＰＰを一定に保持することがますます困難になってくる。

キャパシターの総容量が増加すればそれをリセットするトランジスタのサイズも大きくしなければならず、リセットトランジスタのオフ状態の微少リーク電流は長時間昇圧電圧ＶＰＰを保持することを更に困難にする。本発明では、選択トランジスタの数を接続方法の工夫により最小とし、寄生容量やジャンクションリークの問題を解決した。また、リセットトランジスタにはオフ状態にバックバイアスをかけ、リーク電流を最小とすることにより長時間昇圧電圧ＶＰＰを保持することができる。

なお、キャパシターＣＣ乃至ＣＣ３２、トランジスタ５６乃至６１、トランジスタ６２乃至６６が、請求の範囲における容量、第１のスイッチ、第２のスイッチにそれぞれ対応する。

以上本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。

Claims

複数の容量と、
前記各容量に対応して設けられ前記各容量を所定のノードに選択的に接続する第１のスイッチと、
リセット信号に応じて前記ノードをリセットし、該リセット信号が供給されないときにバックバイアスがかけられるリセットトランジスタと、
を含み、
前記各第１のスイッチ及びリセットトランジスタは、それぞれ、昇圧回路により昇圧された電位がゲートに供給されるトランジスタから構成され、
前記昇圧された電位は、リファレンス電圧との比較に基づいて所定の電位に制御される、
電圧制御回路。
前記各第１のスイッチに供給される昇圧された電位は、外部電位を昇圧した電位である、
請求項１記載の電圧制御回路。
前記リセットトランジスタに供給される昇圧された電位は、外部電位を昇圧した電位である、
請求項１又は２記載の電圧制御回路。
複数のキャパシタにそれぞれ設けられ、前記複数のキャパシタを所定のノードに選択的に接続する複数の第１のスイッチを制御するステップと、
リセット信号に応答して前記所定のノードをリセットするリセットトランジスタを、リセット信号がないときにバックバイアスするステップと、
前記複数の第１のスイッチのそれぞれに含まれるトランジスタのゲート、及び、前記リセットトランジスタのゲートを、昇圧回路により昇圧された電位に設定するステップと、
を有し、
前記昇圧された電位を、リファレンス電圧との比較に基づいて所定の電位に制御する、
方法。
前記昇圧された電位として、外部電圧を昇圧することで得られる電位に設定する、
請求項４記載の方法。