JP4698592B2 - 電圧制御回路および半導体装置 - Google Patents
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Description
この選択トランジスタ7乃至12のジャンクション寄生容量Cparaはレイアウトに起因するため、この容量を考慮してターゲット電圧を合わせ込む事は非常に困難である。この選択トランジスタのジャンクション寄生容量Cparaは前述の通りに選択トランジスタが多くなればなるほど大きくなる。例えば、ノードN1に3CCの容量をつけるケースでは、信号SEL1とSEL2をHigh(トランジスタ7と8はオン)にし、その他のトランジスタはオフである。すると、ノードN1には使用しないキャパシターCC4乃至CC32に対する4つのオフトランジスタのジャンクション容量すべてが付加されてしまう。このため、従来の電圧制御回路では、mv単位の正確さで一定電圧に制御し、保持することは困難である。したがって、正確に昇圧電圧VPPを制御できなくなる。
本発明はまた、複数のキャパシタにそれぞれ設けられ、前記複数のキャパシタを所定のノードに選択的に接続する複数の第1のスイッチを制御するステップと、前記複数の第1のスイッチと所定のノードとの間にそれぞれ設けられ、前記複数の第1のスイッチを前記所定のノードに接続する複数の第2のスイッチを制御するステップとを有する方法を含む。第2のスイッチを制御するステップは、前記複数のキャパシタから1のキャパシタを選択する第1のスイッチが、対応する1の第2のスイッチを介して前記所定ノードに接続されるように制御するステップと、複数のキャパシタの他のキャパシタを選択する他の第1のスイッチが、対応する第2のスイッチおよび前記1の第2のスイッチを介して前記所定ノードに接続されるように制御するステップとを含む。
Claims (16)
- 複数の容量と、
前記各容量に対応して設けられ前記各容量を所定のノードに選択的に接続する第1のスイッチと、
前記各第1のスイッチと前記ノード間にそれぞれ設けられ前記第1のスイッチを前記ノードに選択的に接続する第2のスイッチとを含み、
前記複数の容量から1の容量を選択する第1のスイッチは、対応する1の第2のスイッチを介して前記ノードに接続され、
前記複数の容量の他の容量を選択する他の第1のスイッチは、対応する他の第2のスイッチおよび前記1の第2のスイッチを介して前記ノードに接続される、電圧制御回路。 - 前記電圧制御回路は更に、前記第1のスイッチに供給される第1の制御信号から前記第2のスイッチに供給される第2の制御信号を生成する制御回路を含む請求項1記載の電圧制御回路。
- 前記電圧制御回路は更に、前記容量の中から前記ノードに接続する容量を選択するために、前記第1のスイッチに供給される第1の制御信号から前記第2のスイッチに供給される第2の制御信号を生成する制御回路を含む請求項1記載の電圧制御回路。
- 前記複数の容量は、最小の容量値を持つ容量のべき乗の容量値を持つ容量を含む請求項1から請求項3のいずれか一項に記載の電圧制御回路。
- 前記第1または第2のスイッチは、外部電位を昇圧した電位がゲートに供給されるトランジスタから構成される請求項1から3のいずれか一項に記載の電圧制御回路。
- 前記電圧制御回路は更に、第1の端子が受け取る第1の電位を分割した所定の電位を前記ノードに供給する分割回路を含む請求項1から5のいずれか一項に記載の電圧制御回路。
- 前記電圧制御回路は更に、第1の端子が受け取る第1の電位を分割した所定の電位を前記ノードに供給する分割回路を含み、
前記分割回路は、前記第1の端子と前記ノード間に接続されたトランジスタを含む請求項1から請求項6のいずれか一項に記載の電圧制御回路。 - 前記電圧制御回路は更に、リセット信号に応じて前記ノードをリセットするリセットトランジスタを含む請求項1から請求項7のいずれか一項に記載の電圧制御回路。
- 前記電圧制御回路は更に、リセット信号に応じて前記ノードをリセットし、該リセット信号が供給されないときにはバックバイアスがかけられるリセットトランジスタを含む請求項1から請求項7のいずれか一項に記載の電圧制御回路。
- メモリセルを含むメモリセルアレイと、
前記メモリセルアレイに供給する第1の電位を外部電位に基づいて生成する昇圧回路と、
前記昇圧回路が生成する前記第1の電位を制御する電圧制御回路とを含み、
前記電圧制御回路は、請求項1から請求項9のいずれか一項に記載の電圧制御回路である半導体装置。 - 前記メモリセルは、複数の異なるしきい値を持つメモリセルである請求項10記載の半導体装置。
- 前記半導体装置は、半導体記憶装置である請求項10または請求項11記載の半導体装置。
- 複数のキャパシタにそれぞれ設けられ、前記複数のキャパシタを所定のノードに選択的に接続する複数の第1のスイッチを制御するステップと、
前記複数の第1のスイッチと前記所定のノードとの間にそれぞれ設けられ、前記複数の第1のスイッチを前記所定のノードに接続する複数の第2のスイッチを制御するステップとを有し、
前記第2のスイッチを制御するステップは、前記複数のキャパシタから1のキャパシタを選択する第1のスイッチが、対応する1の第2のスイッチを介して前記ノードに接続されるように制御するステップと、
前記複数のキャパシタの他のキャパシタを選択する他の第1のスイッチが、対応する他の第2のスイッチおよび前記1の第2のスイッチを介して前記ノードに接続されるように制御するステップとを含む、方法。 - 前記方法は更に、前記複数の第1のスイッチに与えられる第1の制御信号から、前記複数の第2のスイッチに与えられる第2の制御信号を生成するステップを含む請求項13記載の方法。
- 前記方法は更に、リセット信号に応答して前記所定のノードをリセットするリセットトランジスタを、リセット信号がないときにバックバイアスするステップを含む請求項13又は14に記載の方法。
- 前記複数の第1及び第2のスイッチのそれぞれに含まれるトランジスタのゲートを、外部電圧を昇圧することで得られる電位に設定するステップを更に有する請求項13から15のいずれか一項記載の方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2004/008997 WO2006001057A1 (ja) | 2004-06-25 | 2004-06-25 | 電圧制御回路および半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010181058A Division JP5255609B2 (ja) | 2010-08-12 | 2010-08-12 | 電圧制御回路および電圧制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2006001057A1 JPWO2006001057A1 (ja) | 2008-04-17 |
JP4698592B2 true JP4698592B2 (ja) | 2011-06-08 |
Family
ID=35781609
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006527593A Expired - Fee Related JP4698592B2 (ja) | 2004-06-25 | 2004-06-25 | 電圧制御回路および半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7450460B2 (ja) |
JP (1) | JP4698592B2 (ja) |
WO (1) | WO2006001057A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006001057A1 (ja) * | 2004-06-25 | 2006-01-05 | Spansion Llc | 電圧制御回路および半導体装置 |
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EP1785998A1 (en) * | 2004-08-30 | 2007-05-16 | Spansion LLC | Semiconductor device, semiconductor device testing method, and data writing method |
-
2004
- 2004-06-25 WO PCT/JP2004/008997 patent/WO2006001057A1/ja active Application Filing
- 2004-06-25 JP JP2006527593A patent/JP4698592B2/ja not_active Expired - Fee Related
-
2005
- 2005-06-24 US US11/166,575 patent/US7450460B2/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
US7450460B2 (en) | 2008-11-11 |
WO2006001057A1 (ja) | 2006-01-05 |
JPWO2006001057A1 (ja) | 2008-04-17 |
US20060002200A1 (en) | 2006-01-05 |
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RD04 | Notification of resignation of power of attorney |
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A131 | Notification of reasons for refusal |
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A601 | Written request for extension of time |
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|
RD03 | Notification of appointment of power of attorney |
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A602 | Written permission of extension of time |
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|
RD03 | Notification of appointment of power of attorney |
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|
A521 | Request for written amendment filed |
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A711 | Notification of change in applicant |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140311 Year of fee payment: 3 |
|
RD02 | Notification of acceptance of power of attorney |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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R350 | Written notification of registration of transfer |
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