KR970004069B1

KR970004069B1 - 반도체 집적회로

Info

Publication number: KR970004069B1
Application number: KR1019940016016A
Authority: KR
Inventors: 아쯔오 야마구찌
Original assignee: 미쓰비시 뎅끼 가부시끼가이샤; 기다오까 다까시
Priority date: 1993-07-05
Filing date: 1994-07-05
Publication date: 1997-03-24
Also published as: EP0633576A3; US5594692A; EP0633576B1; KR950004284A; JPH0721790A; US5535160A; EP0633576A2; DE69425930D1; DE69425930T2; TW273029B

Abstract

없음

Description

반도체 집적회로

제1도는 본 발명의 제1 실시예에 따른 반도체 집적회로의 EEPROM 메모리셀 어레이의 주변부의 구성을 나타내는 회로도.

제2도는 본 발명에 따른 반도체 집적회로의 Vpp 발생회로의 구성을 설명하는 회로도.

제3도는 본 발명의 제2 실시예에 따른 반도체 집적회로의 EEPROM 메모리셀 어레이의 주변부의 구성을 나타내는 회로도.

제4도는 본 발명의 제3 실시예에 따른 반도체 집적회로의 EEPROM 메모리셀 어레이의 주변부의 구성을 나타내는 회로도.

제5도는 본 발명의 제4 실시예에 따른 반도체 집적회로의 Vpp 발생회로의 구성을 설명하는 회로도.

제6도는 본 발명의 제5실시예에 따른 반도체 집적회로의 EEPROM 메모리셀 어레이의 주변부의 구성을 나타내는 회로도.

제7도는 종래의 EEPROM 내장 IC 카드용 마이크로컴퓨터의 일반적인 구성을 나타내는 블록도.

제8도는 제7도의 EEPROM의 일반적인 구성을 나타내는 블록도.

제9A도는 제8도의 EEPROM의 메모리셀 어레이의 하나의 메모리셀의 단면도.

제9B도는 제9A도의 메모리셀의 등가회로를 설명하는 회로도.

제10도는 제8도의 EEPROM 메모리셀 어레이의 주변부의 구성을 나타내는 회로도.

제11도는 EEPROM의 기록동작과 관련한 각종신호를 설명하는 타이밍챠트.

제12도는 제7도의 Vpp 발생회로의 구성을 설명하는 회로도.

제13A도는 EEPROM 내장 마이크로컴퓨터에 사용되는 반도체 집적회로의 반도체기판상의 기능블록의 레이아웃을 나타내는 개략도.

제13B도는 선 13B-13B을 따른 제13A도의 반도체기판의 단면도.

본 발명은 반도체 집적회로에 관한 것으로, 더욱 상세하게는 EEPROM 내장 마이크로컴퓨터와 같은 반도체 집적회로의 동작전압을 확장하기 위한 기술에 관한 것이다.

제7~13도를 참조하여, EEPROM 내장 마이크로컴퓨터를 예로하여 EEPROM 및 그 주변회로의 구성과 동작을 설명한다.

제7도는 EEPROM(Electrically Erasable Programmable Read Only Memory)을 내장하는 IC 카드용 마이크로컴퓨터의 일반적인 구성을 나타내는 블록도이다.

제7도에서, 참조번호(10)는 데이타처리를 행하는 IC카드 혹은 마이크로컴퓨터를 표시한다.

마이크로컴퓨터(10)에서, 참조번호(1)는 데이타처리에 있어서의 연산, 제어를 실행하는 CPU 혹은 중앙처리장치(central processing unit)를 나타낸다.

즉, CPU(1)는 데이타처리와 관련된 프로그램의 실행과 제어를 이행한다.

참조번호(4)는 데이타처리에 필요한 프로그램을 격납하기 위한 프로그램 메모리의 기능을 하는 ROM을 표시한다.

즉, ROM(4)은 카드 사용자가 필요로하는 여러가지 기능을 실행하는 프로그램을 격납한다.

참조번호(5)는 카드사용자가 개인정보가 기록되어 격납된 불휘발성 메모리의 기능을 하는 EEPROM을 표시한다.

참조번호(6)는 데이타처리에 필요한 임시로 격납하기 위한 임시메모리(temporary memory)의 기능을 하는 RAM을 표시한다.

참조번호(7)는 외부장치와의 데이타 입출력을 행하기 위한 입/출력 회로를 나타낸다.

참조번호(2)는 상술한 구성요소들을 접속하는 시스템버스(system bus)를 나타낸다.

또한, P1는 정의 전원단자(positive power supply terminal), P2는 부의 전원단자(negative power supply terminal) 혹은 접지단자, P3은 CPU(1)를 초기화하는 리세트신호를 받아들이기 위한 리세트 입력단자, P4는 클록신호를 입력하기 위한 클록 입력단자, P5는 데이타 입/출력을 행하기 위한 I/O 단자이다.

I/O 단자는 P5는 시스템버스(2)에도 접속되어 있는 입/출력 회로(7)에 접속된다.

입/출력 회로(7)는 I/O 단자 P5를 매개로 하여 IC 카드(10)와 외부장치(도시하지 않음)간의 데이타 통신을 행한다.

제8도는 EEPROM의 일반적인 구성을 설명하는 블록도이다.

이 도면에서, 참조번호(31)는 매트릭스형태로 배열된 메모리셀(제9, 10도 참조)을 포함하는 메모리셀 어레이를 표시하며, 여기서 각 행의 메모리는 대응하는 워드선에 공통으로 접속되며, 각 열의 메모리는 대응하는 비트선에 공통으로 접속되어 있다(워드선과 비트선은 모두 제10도 참조).

참조번호(2a,2b)는 시스템버스에 포함된 데이타버스를 표시한다.

워드선의 선택은 로우 디코더(32)에 의하여 이루어지며, 비트선의 선택은 칼럼 디코더(33)에 의하여 이루어진다.

로우 디코더(32)는 어드레스 래치(34)를 통하여 받아들인 로우 어드레스 Ar 에 따라 하나의 워드선을 H 레벨에 설정하고, 다른 워드선을 L 레벨로 설정한다.

칼럼 디코더(33)는 어드레스 래치(34)를 통하여 받아들인 칼럼 어드레스 Ac에 따라 Y-게이트를 선택적으로 턴온하여, 비트선을 기록 버퍼(36)에 전기적으로 접속시킨다.

로우 디코더(32)와 칼럼 디코더(33)는 제어부(37)에 의하여 이네이블 혹은 디스에이블된다.

어드레스 래치(34)는 제어부(37)로부터의 출력에 따라 어드레스 신호를 래치하여, 로우 디코더(32)와 칼럼 디코더에 로우 어드레스 Ar와 칼럼 어드레스 Ac를 각각 제공한다.

제어부(37)는 타이머(38)를 이용하여 소정 신호의 시간폭 또는 펄스폭을 설정한다.

또한 제어부(37)는 발진회로(45), Vpp 발생회로(44), 칼럼 래치(39), Vpp 스위치(40,46), 센스 증폭기(41), 로우 디코더(32) 및 칼럼 디코더(45)의 활성화 및 불활성화의 제어를 행한다.

제어부(37)는 제어 클록신호 Φ 및 기록신호 WR에 따라 래치(43)에 기록되어야 하는 데이타를 래치하고, 기록버퍼(36)에 데이타를 제공한다.

칼럼 래치(39)는 이네이블되면, 각 비트선에 주어진 기록 데이타를 임시로 보전한다.

Vpp 스위치(40,46)는 이네이블되면, 칼럼 래치(39)에 접속된 비트선과 콘트롤 게이트선(제10도 참조) 및 로우 디코더(32)에 접속된 워드선의 전위를 고전압 Vpp로 상승시킨다.

센스 증폭기(41)는 이네이블되면, 메모리셀 어레이(31)의 메모리셀의 Y-게이트(35)를 통하여 격납된 데이타를 증폭하여, 증폭된 데이타를 출력 버퍼(42)로 제공한다.

출력버퍼(42)는 제어부(37)로부터의 출력에 따라, 센스 증폭기(41)에 의하여 독출된 데이타를 독출 데이타로서 데이타버스(2b)로 출력한다.

제어부(37)는 콘트롤 클록신호 Φ와 독출신호 RD에 따라 어드레스 래치(34)와 출력버퍼(42)를 제어한다.

제9A, 9B도는 제8도에 표시된 EEPROM의 메모리셀 어레이(31)에 포함된 하나의 메모리셀을 표시하며, 제9A도는 그 단면도를 제9B도는 제9A도에 표시된 셀의 등가회로를 나타내고 있다.

이 도면으로부터 알 수 있듯이, 메모리셀은 메모리 트랜지스터 MQ 와 선택용 트랜지스터 SQ를포함한다.

제9A도에 표시된 바와같이, n⁺확산 영역(21~23)은 n-형 불순물을 반도체기판(20)에 선택적으로 확산하여 p-형 반도체기판(20)에 형성된다. 참조번호(29)는 절연막을 나타낸다.

게이트(24)가 산화막(47)을 매개로 하여 n⁺확산 영역(21)과 (23) 사이 영역의 위에 형성되고, 플로팅 게이트(25)가 n⁺확산 영역(22)의 일부의 위에서 산화막(48)을 매개로하여 n⁺확산 영역(22)과 (23) 사이 영역의 위에 형성되어 있다.

플로팅 게이트(25)는 n⁺확산 영역(22)위에서, 다른 부분보다 낮은 부분이 있다.

플로팅 게이트(25)의 이 낮은 부분하에 형성된 산화막(48) 부분은 두께가 100Å이고 터널 산화막(tuneling oxide film)(48a) 기능을 한다.

플로팅 게이트(25)에 대응하는 콘트롤 게이트(26)는 산화막(49)을 매개로 하여 플로팅 게이트(25)위에 형성된다.

알루미늄 배선층으로 형성된 비트선(28)이 n⁺확산 영역(21) 위에 또한 형성되어 있다.

상기 구조의 메모리셀은 제9B도에 표시된 것과 같이, 인핸스먼트형 선택용 트랜지스터(enhancement-type selection transistor) SQ와 가변적인 한계 전압을 가지는 메모리 트랜지스터 MQ의 직렬접속을 포함한다.

선택용 트랜지스터 SQ는 게이트(24)를 포함하고, n⁺확산 영역(21)과 (22)을 각각 드레인 영역과 소스 영역으로 이용한다.

메모리 트랜지스터 MQ는 플로팅 게이트(25)와 콘트롤 게이트(26)를 포함하고 n⁺확산 영역(22)과 (23)를 각각 드레인 영역과 소스 영역으로 이용한다.

메모리 트랜지스터 MQ에의 기록은 기본적으로, 드레인(22)이나 콘트롤 게이트(26)의 하나에 고전압을 인가하고 다른 하나를 접지하여, 터널 산화막(48a)에 10MV/cm의 전계를 생기게 하는 것에 의하여 행하여져, 플로팅 게이트(25)로 전자를 주입하거나 혹은 플로팅 게이트(25)로부터 전자를 방출한다.

전자가 메모리 트랜지스터 MQ의 플로팅 게이트(25)로 주입되면, 한계 전압은 정의 방향으로 이동한다.

만약 전자가 플로팅 게이트(25)로부터 방출되면, 한계전압은 부의 방향으로 이동한다.

정과 부의 한계전압을 정보 "1"과 "0"에 대응시켜 불휘발성의 기록을 행한다.

정보는 기본적으로 다음과 같이 메모리셀 MQ로부터 독출된다.

H-레셀 신호가 선택된 메모리셀의 선택용 트랜지스터 SQ의 게이트(24)에 제공되고, 메모리 트랜지스터 MQ의 소스(23)는 접지전위로 된다.

또한, 예를 들면 약 0V 정도크기의 독출전압 VCG가 콘트롤 게이트(26)에 제공된다.

이러한 상태에서, 메모리 트랜지스터 MQ의 한계전압이 정인 경우, 메모리 트랜지스터 MQ가 턴오프한다.

한계전압이 부인 경우, 메모리 트랜지스터 MQ는 턴온된다.

메모리 트랜지스터 MQ가 턴온하면, 비트선(28)으로부터 전류는 선택 트랜지스터 SQ와 메모리 트랜지스터 MQ를 통하여 접지레벨로 흐른다.

이 전류는 전압으로 변환하여, 비트선(28)에 접속된 센스 증폭기(제8도 참조)에 의하여 검출된다.

따라서, 정보가 독출된다.

L-레벨 신호가 모든 선택되지 않은 메모리셀의 선택용 트랜지스터 SQ의 게이트에 제공되어, 이 모든 선택용 트랜지스터 SQ가 턴오프된다.

그러므로, 이 경우에 메모리 트랜지스터 MQ가 부의 한계전압을 가진다하더라도 비트선(28)으로부터 접지레벨로 흐르는 전류가 없다.

제10도는 제8도에 표시된 EEPROM의 메모리셀 어레이(31)의 주변회로를 나타낸다.

간략화를 위하여, 1바이트 1비트 구성의 4개의 메모리 MC1, MC2,MC3,MC4를 도면에 표시하였다.

다음의 설명에서, 신호선과 이 선에 흐르는 신호는 동일부호로 표시한다.

제9도에 표시된 것과 같이 메모리셀 MC1-MC4는 메모리 트랜지스터 MQ1, MQ2, MQ3, MQ4와 선택용 트랜지스터 SQ1, SQ2, SQ3, SQ4를 각각 포함한다.

선택용 트랜지스터 SQ, SQ2의 드레인은 비트선 BL1에 접속되고, 선택용 트랜지스터 SQ3, SQ4의 드레인은 비트선 BL2에 접속된다.

메모리 트랜지스터 MQ1, MQ2의 소스는 소스선 SL1에 접속되고, 메모리 트랜지스터 MQ3, MQ4의 소스는 소스선 SL2에 접속된다.

이 소스선 SL1, SL2는 게이트에 반전 프로그램 사이클 선택신호가 제공된 트랜지스터 T51, T52를 통하여 접지된다.

메모리 트랜지스터 MQ1, MQ2의 콘트롤 게이트는 각각 바이트 선택용 트랜지스터 T1, T2를 통하여 콘트롤 게이트선 CGL1으로 접속된다.

유사하게, 메모리 트랜지스터의 MQ3, MQ4의 콘트롤 게이트가 바이트선택용 트랜지스터 T3, T4를 통하여 콘트롤 게이트선 CGL2에 접속된다.

트랜지스터 T1, T2의 게이트와 선택용 트랜지스터 SQ1, SQ3의 게이트는 모두 워드선 WL1에 접속된다.

트랜지스터 T2, T3의 게이트와 선택용 트랜지스터 SQ2, SQ4의 게이트는 모두 워드선 WL2에 접속된다.

워드선 WL1의 일단과 워드선 WL2의 일단은 고전압 격리용 트랜지스터(high voltage isolation transistor) T5, T6를 통하여 로우 디코더(32)에 각각 접속되며, 전원 전압 Vcc는 고전압 격리용 트랜지스터 T5, T6의 게이트에 제공된다.

비트선 BL1, BL2의 각 일단과 콘트롤 게이트선 CGL1, CGL2의 각 일단은 트랜지스터 T7, T8, T9, T10을 각각 통하여 칼럼 래치 39a, 39b, 39c, 39d에 각각 접속된다.

콘트롤 게이트선 CGL1, CGL2는 각각 트랜지스터 T61, T62를 통하여 공통 콘트롤 게이트선 CGL에 접속된다.

비트선 BL1, BL2의 타단은 Y-게이트 트랜지스터 T71, T72를 각각 통하여 입/출력 선 I/O에 접속된다.

트랜지스터 T61, T71의 게이트는 칼럼 디코더(33)의 출력선 CDL1에 접속된다.

유사하게, 트랜지스터 T62, T72의 게이트는 출력선 CDL2에 접속된다.

공통 콘트롤 게이트선 CCGL은 버퍼 BF1에 접속되고, 입/출력선 I/O는 기록 버퍼(36)와 센스 증폭기(41)에 접속된다.

콘트롤 게이트선 CGL1, CGL2, 비트선 BL1, BL2와 워드선 WL1, WL2는 각각 Vpp 스위치 40a~40d, 46e, 46f에 접속된다.

Vpp 스위치 40a~40d, 46e, 46f는 고전압 15~20V이 제공되는 고전압선 VPPL에 접속된다.

제공된 소거용 클록신호 CLKE, 프로그램용 클록신호 CLKP 및 워드선용 클록신호 CLKW에 따라, Vpp 스위치 40a~40d, 46e, 46f는 접속된 콘트롤 게이트선 CGL1, CGL2, 비트선 BL1, BL2 및 워드선 WL1, WL2가 H레벨인 경우 고전압 Vpp로 상승시킨다.

워드선 WL1, WL2가 고전압 Vpp로 상승하면, 로우 디코더(32)는 게이트에 전원전압 Vcc가 제공된 트랜지스터 T5, T6에 의하여 고전압 Vpp으로부터 격리된다.

비트신호 전달제어신호 BTTR 가 트랜지스터 T7, T8에 접속되고, 콘트롤 게이트신호 전달제어신호CGRT이 트랜지스터 T9, T10의 게이트에 접속된다.

이 신호들이 H 레벨일때, 상호 신호전달은 비트선 BL1, BL2, 콘트롤 게이트선 CGL1, CGL2 및 칼럼 래치(39a,39b,39c,39d)에 의하여 이루어진다.

비트선 BL1, BLW과 콘트롤 게이트선 CGL1, CGL2가 고전압 Vpp로 상승하면트랜지스터 T7-T10의 게이트가 Vcc 레벨이기 때문에 칼럼 래치(39a,39b,39c,39d)는 고전압 Vpp으로부터 격리된다.

트랜지스터 T11, T12는 각각 콘트롤 게이트선 CGL1, CGL2에 접속되고, 트랜지스터 T11, T12의 게이트는 콘트롤 게이트선 리세트 신호 CGRST에 접속된다.

콘트롤 게이트선 리세트 신호 CGRST가 H 레벨로 상승하면, 콘트롤 게이트선 CGL1, CGL2는 L 레벨로 하강한다.

비트선 BL1, BL2는 각각 트랜지스터 T13, T14에 접속하고, 트랜지스터 T13, T14의 게이트는 비트선 리세트 신호 BTRST에 접속된다.

비트선 리세트 신호 BTRST가 H 레벨로 상승하면, 비트선 BL1, BL2는 L레벨로 하강한다.

비트선 BL1, BL2는 또한 트랜지스터 T15, T17에 각각 접속된다.

트랜지스터 T15, T17는 트랜지스터 T16, T18에 각각 접속된다.

트랜지스터 T15, T17의 게이트는 각각 칼럼 래치(39a,39b)에 접속된다.

트랜지스터 T16, T18의 게이트는 프리챠지 신호 PRCH에 접속된다.

칼럼 래치(39a,39b)가 H레벨일때, 프리차지 신호 PRCH가 H레벨로 상승하면, 비트선 BL1, BL2는 모두 H 레벨로 상승한다.

반전 프로그램 사이클 선택신호, 콘트롤 게이트선 리세트 신호 CGRST, 비트선 리세트 신호 BTRST, 콘트롤 게이트선 신호전달제어신호 CGTR, 비트신호전달 제어신호 BTTR 및 프리차지 신호 PRCH는 각각 버퍼 BF2, BF3, BF4, BF5, BF6, BF7에 의하여 구동된다.

제8~10도를 참조하여, EEPROM의 독출작용을 이하 설명한다.

첫째, 워드선 WL, 콘트롤 게이트선 CGL 및 비트선 BL의 선택은 로우 디코더(32)와 컬럼 디코더(33)에 의하여 이루어진다.

다음 설명에서는, 메모리셀 MC1이 워드선 WL1을 선택하는 것과 트랜지스터 T61, T72을 턴온하는 것에 의하여 선택되어 콘트롤 게이트선 CGL1과 비트선 BL1을 선택하는 경우에 대하여 설명한다.

반전 프로그램 사이클 선택신호는 H 레벨로 상승하고, 소스선 SL1, SL2는 접지된다.

또한, 제어부(37)는 칼럼 래치(39a~39d), Vpp 스위치(40a~40d, 46e,46f) 및 기록버퍼(36)를 디스에이블한다.

버퍼 BF1는 공통 콘트롤 게이트선 CCGL, 트랜지스터 T61, T71를 통하여 메모리 트랜지스터 MQ1의 게이트에 0V의 전압을 제공한다.

그뒤, 메모리 트랜지스터 MQ1가 부의 한계전압을 가지면, 메모리 트랜지스터 MQ1은 턴오프한다.

부의 한계전압인 경우, 트랜지스터 MQ1은 턴온한다.

메모리 트랜지스터 MQ1의 동작의 턴온 또는 턴오프에 따라 비트선 BL1을 통하여 흐르는 전류의 유무가 센스 증폭기(41)에 의하여 입/출력선 I/O의 전위변화로 검출된다.

센스 증폭기(41)에 의하여 검출된 전위변화는 더욱 증폭하여, 독출신호로서 제공된다.

이러한 방법으로, 독출동작이 실행된다.

제11도는 EEPROM의 기록동작과 관련한 각종 신호파형을 나타내는 타이밍 챠트이다.

제8~11도를 참조하여, 메모리셀 MC1이 선택된 경우의 기록동작을 이하 설명한다.

우선, 래치 사이클이 래치시작신호 WE로 시작하여 래치신호 LATCH를 H레벨로 드라이브한다.

래치 사이클이 시작하면, 제어부(37)는 칼럼 래치(39a~39d), 칼럼 디코더(33) 및 기록버퍼(36)를 이네이블하고, 공통 콘트롤 게이트선 CCGL이 H 레벨로 설정된다.

반면에, 제어부(37)는 로우 디코더(32)와 센스 증폭기(41)를 디스에이블한다.

래치 신호 LATCH가 H 레벨을 유지하는 기간에는, 칼럼 디코더(33)에 의하여 선택된 트랜지스터 T61, T71는 턴온하고, 데이타 래치(43)에 의한 데이타("H"가 정보 "0"에 대응하고, "L"이 정보 "1"에 대응한다)가 기록버퍼(36), 입/출력선 I/O 및 트랜지스터 T7을 통하여 칼럼 래치(39a)에 의하여 래치된다.

또한, H 레벨이 공통 콘트롤 게이트선 CCGL과 콘트롤 게이트선 CGL1을 통하여 칼럼 래치 39c에 의하여 래치된다.

그뒤, 기록시작신호가 일단 H 레벨이 되면, 신호는 LATCH는 L 레벨로 변하고, 소거 사이클 신호 ERS가 상승하여, 소거 사이클이 시작한다.

소거 사이클은 소거 사이클 신호 ERS가 H 레벨 기간인 사이클이며, 프로그램 사이클은 프로그램 사이클 선택신호 PRS(즉 반전 프로그램 사이클 선택신호의 반전신호)이 H 레벨 기간인 사이클이다.

이 신호 ERS와 PRS의 H레벨 펄스기간은 타이머(38)을 이용하여 제어부(37)에 의하여 적당한 값으로 설정된다.

소거 사이클 기간에, 로우 디코더(32)는 제어부(37)에 의하여 이네이블되며, 워드선 WL1만이 로우 디코더(32)에 의하여 H 레벨로 설정된다.

또한, 칼럼 디코더(33)는 제어부(37)에 의하여 디스에이블된다.

약 4msec의 펄스기간을 가지는 고전압 Vpp는 그뒤 고전압선 VPPL에 제공되어, 고전압 Vpp를 Vpp 스위치 40a~40d, 46e, 46f에 제공한다.

그뒤, 제어부(37)는 발진회로(45)와 Vpp 발생회로(44)를 포함하는 고주파 발진기가, Vpp 스위치 40a, 40b와 Vpp 스위치 46e, 46f에 각각 제공되는 수 MHz의 주파를 가지는 고주파 소거용 클록신호 CLKE와 워드선용 클록신호 CLKW를 발생하게 한다.

반전 프로그램 사이클 선택신호가 H 레벨에 설정되기 때문에, 소스선 SL1, SL2은 접지된다.

상기 상태에서, 워드선 WL1과 콘트롤 게이트선 CGL1은 Vpp 스위치 40a, 46e에 의하여 각각 고전압 Vpp으로 상승한다.

그 결과, 터널효과가 메모리 트랜지스터 MQ1의 플로팅 게이트(25)(제9도 참조)와 드레인영역(n⁺확산 영역 22)사이에서 발생하여, 전자가 플로팅 게이트(25)로 주입된다.

그 결과, 메모리 트랜지스터 MQ1의 한계전압이 정의 방향(정보 "1"가 기억된다)으로 이동한다.

소거 사이클이 완료하면, 콘트롤 게이트선 CGL1의 전위가 L 레벨로 리세트된다.

소거 사이클 신호 ERS가 그뒤 하강하고, 프리차지 신호 PRCH가 H 레벨로 상승한다.

그뒤, 프로그램 사이클이 프로그램 사이클 선택신호 PRS의 상승으로 시작한다.

제어부(37)가 워드선용 클록신호 CLKW와 소거용 클록신호 CLKE를 디스에이블한다.

이어서, 제어부(37)는 다시 수 MHz의 주파를 가지는 고주파 클록신호 CLKP와 워드선용클록신호 CLKW를 고주파 발진회로로부터 Vpp 스위치 40c, 40d와 Vpp 스위치 46e, 46f로 각각 제공한다.

반전 신호가 L 레벨이기 때문에, 소스선 SL1이 플로팅 상태로 된다.

이 상태에서, H 레벨이 칼럼 래치(39a)에 의하여 래치되면, 워드선 WL1과 비트선 BL1은 고전압 Vpp로 상승한다.

그 결과, 터널효과가 메모리 트랜지스터 MQ1의 플로팅 게이트(25)(제9도 참조)와 드레인 영역(n⁺확산 영역 22) 사이에서 발생하여, 전자가 플로팅 게이트(25)로부터 방출된다.

그 결과, 메모리 트랜지스터 MQ1의 한계전압이 부의 방향(정보 "0"가 기억된다)으로 이동한다.

반면, L 레벨이 칼럼 래치(39a)에 의하여 래치되는 경우에는, 워드선 WL1만이 고전압 Vpp로 상승하고, 메모리 트랜지스터 MQ1의 한계전압은 변화하지 않는다.

이러한 방법으로, 기록 동작이 완료한다.

제12도는 후술하는 제8도에서 표시되는 Vpp 발생회로(고전압 발생회로)의 내부구성을 나타내는 회로도이다.

트랜지스터 M1의 게이트와 드레인이 서로 접속되어 있다.

커패시터 C1가 게이트 드레인이 접속된 노드에 접속되어 있다.

트랜지스터 M1의 소스는 다음 단계에서 형성된 트랜지스터 M2의 드레인에 접속된다.

트랜지스터 M2의 게이트와 드레인 또한 서로 접속되어 있고, 커패시터 C2 또한 트랜지스터 M2의 게이트와 드레인을 접속하는 노드에 접속된다.

클록신호 CLK2, CLK1가 트랜지스터 M1, M2의 드레인에 접속된 커패시터 C1, C2의 타단에 제공되며, 클록신호 CLK2, CLK1의 위상은 서로 반대이다.

위와 유사한 구성을 각각 가지는 여러 단이 캐스케이드(cascade)된다.

제1단의 트랜지스터 M1의 드레인은 트랜지스터 M4의 소스에 접속된다.

트랜지스터 M4의 드레인은 전원전압 Vcc에 접속된다.

트랜지스터 M4의 게이트는 제어부(37)에 의하여 제공된 출력신호에 의하여 제어된다.

차지 펌프 출력이 최종단의 트랜지스터 M3의 소스를 통하여 제공된다.

고전압 Vpp가 Vpp 발생회로(44)의 출력으로 제공되고, 고전압선 VPPL을 통하여 Vpp 스위치(40a~40d, 46d, 46f)에 제공되어, 콘트롤 게이트선 CGL1, CGL2, 비트선, BL1, BL2 및 워드선 WL1, WL2을 콘트롤 신호에 따라 고전압으로 상승시킨다.

트랜지스터 M7는 제어부(37)에 의하여 제공된 신호에 따라 고전압 Vpp을 방전한다.

Vpp 발생회로(44)는 파형정형회로(200)를 또한 포함하는데, 이에 관하여는 후술한다.

이제, 제10도에 표시된 고전압 스위치의 구성을 고전압 스위치(40c)를 예로 하여 설명한다.

다른 고전압 스위치는 고전압 스위치(40c)와 동일한 방법으로 구성되므로, 설명하지 않는다.

트랜지스터 M5의 드레인은 고전압에 접속되고, 그 소스는 다이오드 접속된 트랜지스터 M6의 드레인에 접속된다.

트랜지스터 M5의 소스는 또한 커패시터 C4의 일단에 접속되어 있다.

"다이오드 접속"이라는 용어는 트랜지스터의 게이트와 드레인이 서로 접속되어 소스와 드레인 사이에 다이오드가 형성되는 구성을 일컫는 용어이다.

트랜지스터 M6의 소스는 트랜지스터 M5의 게이트에 접속되고, 비트선 BL1에 또한 접속된다.

캐패시터 C4의 타단은 프로그램용 클록신호 CLKP에 접속된다.

동일한 위상을 가지는 클록신호가 클록신호선 CLKP, CLK2에 제공된다.

이것에 역상인 클록신호가 클록신호선 CLK1(제12도 참조)에 제공된다.

고전압 스위치(40c)의 Vpp 발행회로(44)의 동작을 이하 설명한다.

제12도에 표시된 Vpp 발생회로(44)에서, 클록신호 CLK2가 L 레벨일때 전하가 커패시터 C1에 충전된다.

클록신호 CLK2가 상승하면, 커패시터 C1에 충전된 전하는 트랜지스터 M1을 통하여 커패시터 C2로 이동한다.

그뒤 클록신호 CLK1가 상승하면서 클록신호 CLK2가 하강하면, 커패시터 C1에는 전하가 더욱 충전된다.

이때, 커패시터 C2에 충전된 전하는 다음단의 커패시터로 이동한다.

이 동작 단계에서, 트랜지스터 M2가 다이오드 역할을 하고 있어서, 전하는 커패시터 C1로 이동하지 않는다.

이러한 방법으로, 전하는 클록신호 CLK1, CLK2에 따라 순차적으로 이동하여, 결과적으로 차지펌프출력을 통하여 승압된 전압이 출력된다.

제10도에 표시된 고전압 스위치(40c)에서, 칼럼 래치(30a)가 H 레벨이고, 신호 BTTR가 H 레벨일때, 비트선 BL1은 상승한다.

이 상태에서, 신호 CLKP가 L 레벨일때, 트랜지스터 M5가 턴온하여, 커패시터 C4는 트랜지스터 M5가 턴오프할때까지 고전압 Vpp에 의하여 충전된다.

그 결과, 신호 CLKP가 상승하여, 커패시터 C4에 충전된 전하가 트랜지스터 M6를 통하여 비트선 BL1으로 이동된다.

그 결과, 비트선 BL1에 접속된 트랜지스터 M5의 게이트에서의 전위가 상승하여, 커패시터 C4는 트랜지스터 M5가 턴오프할때까지 고전압에 의하여 충전된다(이때, 신호 CLKP는 L 레벨이다).

이러한 방법으로, 동작이 반복적으로 행하여져, 비트선 BL1이 칼럼래치(39a)를 통하여 제공된 신호에 따라 게이트 Vpp로 상승될 수 있다.

상술한 고전압 스위치(40c)와 동일한 방법으로 다른 Vpp 스위치가 동작한다.

클록신호 CLK2, CLK2, CLLKW, CLKE 및 CLKP가 발진회로(45)로부터의 신호, 소거 사이클신호 ERS 및 프로그램 사이클 선택신호 PRS에 따라 발생된다.

상술한 바와 같이, 고전압은 선택용 트랜지스터 SQ를 통하여 메모리 트랜지스터 MQ의 콘트롤 게이트 혹은 드레인에 제공된다.

그러나, 고전압(Vpp) 스위치의 출력이 메모리 트랜지스터 MQ의 콘트롤 게이트(26) 혹은 드레인(22)에 직접 제공되면, 고전압 Vpp의 출력이 상승하는 파형에 있어서는 단시간동안만 일정하게되어, 즉, 고전압 Vpp의 급격한 상승이 터널 산화막(48a)에 손상을 입힌다.

최악의 경우에는, 터널 산화막(48a)이 파괴될 수도 있다.

상기 문제를 피하기 위하여, 상승시간을 적당하게 일정하게 설정하여, 터널 산화막(48a)에의 손상을 감소하는 파형정형회로가 Vpp 발생회로(44)에 형성되어 있다.

제12도는 파형정형회로(200)를 또한 포함한다.

이 도면에서 표시된 바와 같이, Vpp 발생회로(44)의 출력전압 Vpp은 커패시터 C11, C12에 의하여 분압되고, 분압된 전압은 접속선 L1을 통하여 콤퍼레이터(comparator)(220)의 부의 압력에 샘플 신호로서 제공된다.

반면, 콤퍼레이터(220)의 정의 입력은 스위치 커패시터(210) 및 접속선 L2을 통하여 전원전압 Vcc의 출력에 접속된다.

스위치 커패시터(210)는 전원전압 Vcc과 접속선 L2 사이에서 직렬 접속된 트랜지스터 T211, T212와 일단이 트랜지스터 T211와 T212를 접속하는 노드에 접속되고 타단이 접지된 커패시터 C14와, 접속선 L2과 접지 사이에서 접속된 커패시터 C13와를 포함한다.

클록신호 Φ와 반전 클록신호는 각각 트랜지스터 T211, T212의 게이트에 제공된다.

트랜지스터 T211의 드레인은 전원전압 Vcc에 접속된다.

트랜지스터 T212의 소스는 접속선 L2에 접속된다.

이러한 구성으로 파형정형이 스위치 커패시터(210)와 커패시터 C13, C14의 클록신호 Φ에 의하여 결정된 일정한 시간에 따라 접속선 L4의 상승전압에서 행하여진다.

파형정형 전압은 콤퍼레이터(220)의 정의 입력에 참조전압으로서 제공된다.

참조전압과 상술한 Vpp 발생회로(44)의 출력전압의 차이가 콤퍼레이터(220)에 의하여 피드백신호 SF로서 출력된다.

이 피드백 신호 SF에 따라 클록신호 CLK1, CLK2가 제어되어 Vpp 발생회로(44)의 고전압 출력이 참조전압에 유사한 파형으로 상승한다.

제13도는 종래 기술에 따른 EEPROM 내장 마이크로컴퓨터용의 반도체 집적회로의 반도체기판의 구성을 설명한다.

제13A도는 반도체기판상의 기능블록의 레이아웃이며, 제13B도는 선 13B~13B를 따른 제13A도의 반도체기판의 단면도이다.

이 도면에서, 참조번호(100)는 반도체집적회로가 형성되는 p-형 반도체기판을 표시한다.

참조번호(101,102,103)는 각각 CPU, ROM/RAM 및 UART 혹은 입/출력부를 나타낸다.

참조번호(104,105)는 EEPROM 제어 시스템을 나타낸다.

참조번호(107,108)는 각각 메모리셀 어레이와 EEPROM 주변 고전압 시스템을 나타낸다.

참조번호(110,111,112)는 n-웰 영역, p-형 기판 영역, p-웰 영역을 나타낸다.

참조번호(114)는 n-웰 영역(110)과 p-웰 영역(112)으로 구성된 트윈웰 영역을 표시한다.

EEPROM 메모리셀 어레이(107)는 제8도의 메모리셀 어레이(31)와, 각 부분이 1개의 메모리셀 MC와 트랜지스터 T를 포함하는 제10도의 파선으로 에워싸는 4개의 부분에 대응한다.

EEPROM 주변 고전압 시스템(108)은 Vpp 스위치(40,46), Y-게이트(35) 및 Vpp 발생회로(44)의 부분(고전압부분)을 포함하는 제8도의 소자에 대응한다.

EEPROM 주변 고전압 시스템(108)은 또한 Vpp 스위치(40a~40d), Vpp 스위치(46e,46f), 트랜지스터 T5~T18, 트랜지스터 T51, T52 및 트랜지스터 T61, T62, T71, T72를 포함하는 제10도의 소자에 대응한다.

EEPROM 주변 고전압 시스템(108)은 또한 트랜지스터 M1~M4, M7 및 커패시터 C1~C3, C11, C12를 포함하는 제12도에 표시된 Vpp 발생회로(44)의 소자에도 대응한다.

제10, 12도의 이 대응부분들은 각각 대시선(111a)에 의하여 에워싸여 있다.

EEPROM 제어 시스템(104,105)은 기록 버퍼(36), 센스 증폭기(41), 출력 버퍼(42), 데이타 래치(43), 칼럼 디코더(33), 로우 디코더(32), 어드레스 래치(34), 칼럼 래치(39), 제어부(37), 타이머(38), 발진회로(45) 및 Vpp 발행회로(44)의 다른 부분을 포함하는 제8도의 소자에 대응한다.

EEPROM 제어 시스템(104,105)은 또한 기록 버퍼(36), 센스 증폭기(41), 버퍼 BF1~BF7, 칼럼 디코더(33), 로우 디코더(32) 및 칼럼 래치(39a~39d)를 포함하는 제10도는 소자에도 대응한다.

EEPROM 제어 시스템(104,105)는 커패시터 C1, C2를 제외한 제12도의 파형정형회로(200)의 부분에도 또한 대응한다.

제13A, 13B도에 표시된 바와 같이, CPU(101,), ROM/RAM(102), UART(103) 및 EEPROM 제어 시스템(104,105)에서 고전압 Vpp가 인가되지 않는 부분은 n-웰 영역(110)과 p-웰 영역(112)로 각각 구성된 트윈웰 영역(114)상에 CMOS 구조로 형성된다.

반면 EEPROM 메모리셀 어레이(107)와 EEPROM 주변 고전압 시스템(108)과 같이 고전압 Vpp가 인가되는 소자는 p-형 기판영역(111) 상에 NMOS 구조로 형성된다.

EEPROM 메모리셀 어레이(107)와 EEPROM 주변 고전압 시스템(108)이 형성되는 p-형 기판영역(111)은 제13A도의 파선(12a)로 표시되는 것과 같이 p-웰 영역으로 에워싸도록 형성되는 것이 바람직하다.

상술한 바와 같이, 고전압 Vpp가 인가되지 않는 영역은 각각 p-형 반도체 기판에 형성된 p-웰 영역(112)가 n-웰 영역(110)으로 구성된 트윈웰 영역(114)상에 형성되어, 가장 발달된 고집적화가 가능하게 된다.

고전압 Vpp가 인가된 영역은 예를 들면 NMOS 구조로 p-형 기판영역(111)상에 형성되어 기판효과가 억제될 수 있어, 고전압 시스템이 동작가능하게 된다.

또한, p-형 기판영역(111)은 p-웰 영역에 의하여 에워싸여 래치업 저항이 증가하고 래치업 현상이 억제될 수 있다.

상기와 같이, EEPROM 내장 마이크로컴퓨터용 반도체 집적회로의 종래 기술이 설명되었다.

그러나, 예를 들면 제10도에서와 같이 Vpp 스위치(40c)에서, 고전압 Vpp가 메모리셀에 선택적으로 제공될때, 클록신호의 크기는 메모리셀의 선택을 행하는 트랜지스터 M5의 한계전압 Vth과 차지점프를 구성하는 트랜지스터 M6의 한계전압 Vth와의 합보다 크지 않으면 안된다.

이 조건이 충족되지 않으면, 고전압 Vpp은 출력에 전달되지 않는다.

클록신호의 크기가 전원전압 Vcc에 의하여 결정되기 때문에, 전원전압 Vcc이 감소하더라도, 고전압 Vpp을 출력으로 이동하는 것이 불가능하게 된다.

한계 전압 Vth은 소스 전압이 증가함에 따라 증가한다.

그러므로, 출력이 높아질때 고전압을 출력으로 전달하는 것은 더욱 곤란하다.

이러한 이유로, Vpp 스위치(고전압 스위치)는 반도체 집적회로의 동작전압의 감소를 어렵게 한다.

Vpp 발생회로에서, Vpp 발생회로의 차지점프 출력은 파형정형회로의 입력에 제공된다.

그러나, 차지점프 출력과 Vpp 스위치의 실제 출력 사이에는 약간 차이가 있다.

엄밀히 말하면, 파형정형 회로가 정확하지 않다.

특히, Vpp 스위치 능력이 향상되는 경우에, 차지점프 출력과 Vpp 스위치의 실제출력간의 전압차가 더욱 커지게 된다.

본 발명의 목적은 상기 문제를 해결하는 것이다.

더욱 상세하게는, 낮은 전압으로 동작하는 고전압 Vpp을 출력할 수 있는 Vpp 스위치를 가지는 반도체 집적회로등을 제공하는 것이 본 발명의 목적이다.

본 발명의 상기 목적은 본 발명의 다음의 특징에 의하여 달성될 수 있다.

본 발명의 제1특징에 따르면, 데이타의 전기적 기록 및 소거가 가능한 불휘발성 메모리 트랜지스터를 각각 포함하며, 매트릭스 형태로 배열된 복수의 메모리셀을 가지는 EEPROM 메모리셀 어레이와; 메모리셀 어레이에의 데이타 기록 및 소거에 필요한 고전압을 발생하기 위한 수단과; 메모리셀에 고전압을 선택적으로 공급하기 위한 수단과; 메모리셀 어레이에의 데이타 기록, 판독, 소거동작을 제어하기 위하여 상기 수단을 제어하는 수단과를 포함하되, 메모리셀에 고전압을 선택적으로 공급하기 위한 수단이, 선택을 행하기 위한 선택용 트랜지스터와, 각 차지펌프용 트랜지스터의 드레인과 게이트가 서로 접속된 복수의 차지펌프용 트랜지스터와, 복수의 커패시터와를 포함하며, 복수의 차지펌프용 트랜지스터와 복수의 커패시터가 복수단의 차지펌프를 구성하는 반도체 집적회로가 제공된다.

본 발명의 제2특징에 따르면, 데이타의 전기적 기록 및 소거 가능한 불휘발성 메모리셀 트랜지스터를 각각 포함하며, 매트릭스 형태로 배열된 복수의 메모리셀을 가지는 EEPROM 메모리셀 어레이와; 메모리셀 에레이에의 데이타 기록 및 소거에 필요한 고전압을 발생하기 위한 수단과; 메모리셀에 고전압을 선택적으로 공급하기 위한 수단과; 메모리셀 어레이의 데이타 기록, 판독, 소거동작을 제어하기 위하여 상기수단을 제어하는 수단과를 포함하되, 메모리셀에 고전압을 선택적으로 공급하기 위한 수단이, 선택을 행하기 위한 선택용 트랜지스터와, 차지펌프용 트랜지스터의 드레인과 게이트가 서로 접속된 차지펌프용 트랜지스터와, 커패시터와를 포함하며, 차지펌프용 트랜지스터와 커패시터가 차지펌프를 구성하고, 차지펌프용 트랜지스터의 한계전압이 선택용 트랜지스터의 한계전압보다 낮도록 선택용 트랜지스터와 차지펌프용 트랜지스터의 한계전압이 다른 값으로 설정되는 반도체 집적회로가 제공된다.

본 발명의 제3특징에 따르면, 데이타의 전기적 기록 및 소거가 가능한 불휘발성 메모리 트랜지스터를 각각 포함하며, 매트릭스 형태로 복수의 메모리셀을 가지는 EEPROM 메모리셀 어레이와; 메모리셀 어레이의 데이타 기록 및 소거에 필요한 고전압을 발생하기 위한 수단과; 메모리셀에 고전압을 선택적으로 공급하기 위한 수단과; 메모리셀 어레이에의 데이타 기록, 판독, 소거동작을 제어하기 위하여 상기 수단을 제어하는 수단과를 포함하되, 메모리셀에 고전압을 선택적으로 공급하기 위한 상기 수단이, 선택을 행하기 위한 선택용 트랜지스터와, 각 차지펌프용 트랜지스터의 드레인과 게이트가 서로 접속된 복수의 차지펌프용 트랜지스터와, 복수선의 커패시터와를 포함하며, 복수의 차지펌프용 트랜지스터와 복수의 커패시터가 복수단의 차지펌프를 구성하고, 차지펌프용 트랜지스터의 한계전압이 선택용 트랜지스터의 한계전압보다 낮도록 선택용 트랜지스터와 차지펌프용 트랜지스터의 한계전압이 다른 값으로 설정되는 반도체 집적회로가 제공된다.

본 발명의 제4특징에 따르면, 데이타의 전기적 기록 및 소거가 가능한 불휘발성 메모리 트랜지스터를 각각 포함하며, 매트릭스 형태로 배열된 복수의 메모리셀을 가지는 EEPROM 메모리셀 어레이와; 메모리셀 어레이에의 데이타 기록 및 소거에 필요한 고전압을 발생하기 위한 수단과; 메모리셀에 고전압을 선택적으로 공급하기 위한 수단과; 고전압의 급상승하는 것을 방지하기 위하여 상기 고전압의 파형을 정형하기 위한 수단과; 메모리셀 어레이에의 데이타 기록, 판독, 소거동작을 제어하기 위하여 상기 수단을 제어하는 수단과를 포함하되, 파형을 정형하기 위한 수단이 고전압을 선택적으로 공급하기 위한 수단을 통과한 고전압을 입력하고, 파형을 정형하기위한 수단이 입력된 고전압에 따라 파형정형을 행하는 반도체 집적회로가 제공된다.

본 발명의 제5특징에 따르면, 제4특징에 따른 반도체 집적회로에 있어서, 파형을 정형하기위한 수단이 고전압을 선택적으로 공급하기 위한 수단의 더미회로를 포함하고, 더미회로가 상기 파형을 정형하기 위한 수단의 입력에 고전압을 공급하기 위해서만 사용된다.

본 발명의 제6특징에 따르면, 제4특징에 따른 반도체 집적회로에 있어서, 고전압을 선택적으로 공급하기 위한 수단을 통과한 고전압중 가장 높은 고전압을 검출하기 위한 고전압 검출수단을 또한 포함하고, 고전압 검출수단이 파형을 정형하기 위한 수단의 입력에 검출된 가장 높은 고전압을 공급한다.

본 발명의 제1특징에 따라, 메모리셀에 고전압을 선택적으로 공급하기 위한 수단으로서 기능하는 Vpp 스위치에서, 각 단이 커패시터와, 드레인과 게이트가 서로 접속되어 있는(다이오드-접속의 형태) 트랜지스터와를 포함하는 복수단 차지펌프가 구비되어 있어, 차지업 능력이 향상되어 Vpp 스위치가 보다 낮은 전원전압 Vcc로서도 동작가능하다.

본 발명의 제2특징에 따라, 메모리셀에 고전압을 선택적으로 공급하기 위한 수단으로서 기능하는 Vpp스위치에서, 선택용 트랜지스터의 동작능력을 유지하면서 다이오드 접속된 트랜지스터의 한계전압을 낮게 설정하도록, 다이오드 접속된 차지펌프용 트랜지스터의 한계전압 Vth이 on/off 선택용 트랜지스터의 한계전압 Vth보다 낮게 설정(멀티-Vth 형태) 함으로써, 차지업 능력이 향상되어 Vpp 스위치가 낮은 전원전압 Vcc 으로도 동작가능하게 된다.

본 발명의 제3특징에서, 본 발명의 제1, 2 특징이 결합되어, 메모리셀에 고전압을 선택적으로 공급하기 위한 수단으로서 기능하는 Vpp 스위치가 복수단의 차지펌프를 포함하고, 또한 다이오드 접속된 차지펌프용 트랜지스터의 한계전압 Vth이 on/off 선택용 트랜지스터의 한계전압 Vth보다 낮게 설정됨으로써, 차지업 능력이 향상되어, Vpp 스위치가 낮은 전원전압 Vcc로서도 동작가능하게 된다.

본 발명의 제4~6 특징에서, 고전압 발생수단의 차지펌프에 의하여 발생된 전압과 Vpp 스위치의 출력전압 사이에 약간의 차이, 특히 Vpp 스위치의 차지업 능력이 향상되는 때에는 더욱 분명한 차이가, 고전압의 급격한 상승을 방지하기 위한 파형정형 수단의 모니터 포인트로서 Vpp 스위치의출력을 사용하는 것에 의하여 억제되어, 더욱 정확한 파형정형이 가능하게 된다.

특히 본 발명의 제5특징에 있어서, 고전압 발생수단은 고전압의 피드맥을 제공하기 위해서만 사용되는 더미 Vpp를 포함한다.

더구나, 본 발명의 제6특징에 있어서, 메모리셀 어레이의 Vpp 스위치를 가지는 모든 라인중에서 가장 높은 고전압을 검출하기 위한 고전압 검출수단이 구비되어, 검출된 가장 높은 고전압이 파형정형 수단의 입력에 피드백되어 파형정형이 피드백 신호에 따라 실행될 수 있어, 고전압이 너무 빨리 상승하는 것을 방지할 수 있다.

제1실시예

제1도는 본 발명의 제1특징에 따른 반도체 집적회로의 EEPROM 메모리셀 어레이의 주변부의 회로구성을 설명하는 회로도이다.

본 발명에 따른 반도체 집적회로의 EEPROM의 일반적인 구성은 기본적으로 제8도에 표시된 종래의 기술에 따른 EEPROM의 구성과 동일하다.

본 발명에 따른 반도체 집적회로의 일반적인 구성은 또한 제7 혹은 13도에 표시된 종래의 기술에 따른 집적회로의 것과 기본적으로 동일하다.

제1도에서, 제10도에 표시된 종래의 Vpp 스위치(40a~40d,46e,46f)에 각각 대응하는 Vpp 스위치(400a~400d,460e,460f)가 표시되어 있다.

다른 부분은 종래의 기술에 따른 것과 기본적으로 동일하다.

Vpp 스위치(400a~400d,460e,460f)가 동일한 구성이므로, Vpp 스위치(400c)에 대하여만 이하 설명한다.

메모리셀에 고전압을 선택적으로 공급하는 동작에서 선택을 실행하는 선택용 트랜지스터 M50가 구비되어 있다.

또한, 복수단(예를 들면 2단)의 차지펌프를 구성하는 차지펌프용 트랜지스터 M60, M70와 커패시터 C40, C50가 형성되어 있다.

트랜지스터 M60는 다이오드 접속되고 그 소스는 게이트와 소스가 서로 직접 접속된 트랜지스터 M70에 접속되어 있다.

트랜지스터 M70의 소스는 비트선 BL1에 접속되어 있다.

클록신호 CLKP2는 커패시터 C50를 통하여, 트랜지스터 M60와 M70을 접속하는 노드로 주어지고, 클록신호 CLK2는 커패시터 C40에 주어진 클록신호 CLKP의 역위상을 가진다.

트랜지스터 M50의 게이트는 비트선 BL1에 접속된다.

즉, 본 실시예의 Vpp 스위치는 향상된 차지펌프기능이 달성될 수 있도록 복수단의 차지펌프를 포함한다.

제2도는 본 발명에 따른 반도체 집적회로에 사용되는 Vpp 발생회로(고전압 발생회로)(제8도 참조)의 회로구성을 나타낸다.

Vpp 발생회로(44)는 각 클록신호 CLKW, CLKE, CLKP의 위상이 역위상을 가지는 클록신호 CLKW2, CLKE2, CLKP2를 발생하기 위한 부가적인 부분이 형성되어 있다는 점에서 제12도에 표시된 종래의 것과 상이하다.

청구항에 규정된 EEPROM 메모리셀 어레이는 제1도에 표시된 메모리셀 MC1, MC2, MC3, MC4을 포함한다.

고전압 발생회로는 제2도에 표시된 부분을 포함한다.

고전압을 선택적으로 공급하기 위한 수단은 제1도에 표시된 Vpp 스위치(400a~400d,460e,460f)를 포함한다.

제어수단은 제1도의 EEPROM 메모리셀 어레이 및 고전압 공급수단을 제외한 부분을 포함하는 EEPROM 제어 시스템(104,105)을 포함한다.

본 발명의 특징중의 하나인 Vpp 스위치의 동작을 제1도의 Vpp 스위치(400c)를 예로하여 설명한다.

Vpp 스위치(400c)에서, 칼럼 래치(39a)가 H 레벨일때, 비트신호 전달제어신호 BTTR는 H 레벨이고, 비트선 BL1은 상승한다.

이 상태에서, 클록신호 CLKP가 L 레벨이면, 트랜지스터 M50는 턴온한다.

그 결과, 커패시터 C40는 트랜지스터 M50가 턴오프할때까지 고전압 Vpp에 의하여 충전된다.

그뒤, 클록신호 CLKP는 상승하고, 역위상의 클록신호 CLKP2가 하강하여, 커패시터 C40에 충전된 전하가 트랜지스터 M60가 턴오프할때까지 트랜지스터 M60를 지나 커패시터 C50로 전달된다.

클록신호 CLKP2가 그뒤 상승할때, 커패시터 C50에 충전된 전하는 트랜지스터 M70가 턴오프할때까지 트랜지스터 M70를 통하여 비트선 BL1으로 흐른다.

그 결과, 비트선 BL1에 접속된 트랜지스터 M50의 게이트가 상승하여, 커패시터 C40는 트랜지스터 M50가 턴오프할때까지 더욱 고전압 Vpp에 의하여 충전된다.

상기 동작에서, 커패시터 C40, C50을 통하여 진폭이 Vcc인 클록신호 CLKP, CLKP2가 전압을 올려, 트랜지스터 M50, M60, M70의 한계전압 Vth으로 인하여 전압로스(voltage loss)가 발생한다.

상기로부터 고전압 Vpp는 2Vcc>3Vth인때 Vpp 스위치의 출력에 발생할 수 있음을 알 수 있다.

Vcc>2Vth일때 고전압을 전달하는 것이 가능한 종래의 Vpp와 비교해볼때, 본 발명의 Vpp 스위치는 낮은 전원전압으로도 고전압을 전달할 수 있다.

이것은 본 발명의 Vpp 스위치가 낮은 전원전압 Vcc으로도 동작가능하다는 것을 설명한다.

제2실시예

제3도는 본 발명의 제2특징에 따른 반도체 집적회로의 EEPROM 메모리셀 어레이의 주변부의 회로구성을 설명하는 회로도이다.

이 실시예에서, 각 Vpp 스위치의 선택용 트랜지스터의 한계전압 Vth은 차지펌프용 트랜지스터의 것과 다른값으로 설정되는데, 차지펌프용 트랜지스터 Vth의 한계전압은 선택용 트랜지스터의 한계전압 Vth보다 낮은 값으로 설정되어, 향상된 차지펌프 기능이 가능하게 된다.

제3도에서, 본 실시예에 따른 Vpp 스위치는 참조번호(410a~410d,470e,470f)로 표시된다.

Vpp 스위치(410a~410d,470e,470f)가 동일한 구성이기 때문에, Vpp 스위치(410c)에 대하여만 이하 설명한다.

메모리셀에 고전압을 선택적으로 공급하는 동작에서 선택을 실행하는 선택용 트랜지스터 M51가 형성되어 있다.

또한 차지펌프를 구성하는 차지펌프용 트랜지스터 M61와 커패시터 C40가 형성되어 있다.

트랜지스터 M61는 다이오드 접속되고, 그 소스는 비트선 BL1에 접속된다.

선택용 트랜지스터 M51의 한계전압 Vth은 비트선 BL1이 L 레벨일때 선택용 트랜지스터 M51가 완전히 턴오프할 수 있는 값으로 설정된다.

비트선 BL1에 고전압 Vpp을 전달하는 능력이 향상될 수 있도록 차지펌프용 트랜지스터 M61의 한계전압 Vth은 낮은 값으로 설정된다.

선택용 트랜지스터 M51의 한계전압 Vth이 Vth1에 설정되고 차지펌프용 트랜지스터 M61의 한계값이 Vth2에 설정되면, Vcc>Vth1+Vth2 일때 고전압을 전달하는 것이 가능하다.

상기로부터, 차지펌프용 트랜지스터 M61의 한계전압 Vth2가 충분히 낮은 값으로 설정되면, 더욱 낮은 전원전압 Vcc로도 동작가능하다는 것을 알 수 있다.

제3실시예

제4도는 본 발명의 제3특징에 따른 반도체 집적회로의 EEPROM 메모리셀 어레이의 주변부의 회로구성을 나타내는 회로도이다.

본 실시예의 Vpp 스위치에서, 복수단(예를 들면 2단)을 포함하는 차지펌프가 구비되어 있으며, 또한 선택용 트랜지스터의 한계전압 Vth은 차지펌프용 트랜지스터의 것과 다른 값으로 설정되는데, 차지펌프용 트랜지스터의 한계전압 Vth이 선택용 트랜지스터의 한계전압 Vth보다 낮은 값으로 설정되어, 더욱 향상된 차지펌프 기능을 얻을 수 있다.

제4도에서, 본 실시예에 따른 Vpp 스위치는 참조번호(420a~420d, 480e,480f)로 표시된다.

다른 부분은 종래 기술에 따른 것과 기본적으로 동일하다.

Vpp 스위치(420a~420d,480e,480f)가 동일한 구성이므로, Vpp 스위치(420c)만을 이하 설명한다.

이 실시예에서, 트랜지스터 M61, M71 및 커패시터 C40, C50는 복수단(예를 들면 2단)의 차지펌프를 구성하며, 또한 선택용 트랜지스터 M51의 한계전압은 차지펌프용 트랜지스터 M61, M71의 것과 다른 값으로 설정된다.

선택용 트랜지스터 M51의 한계전압 Vth이 Vth1으로 설정되고, 차지펌프용 트랜지스터 M61, M71의 한계전압이 Vth2으로 설정되면, 2Vcc>Vth1+2Vth2일때 고전압을 전달하는 것이 가능하다.

이것은 차지펌프용 트랜지스터 M61, M71의 한계전압 Vth2이 충분히 낮으면, 더욱 낮은 전원전압 Vcc으로도 동작가능하다는 것을 설명한다.

실시예 1, 3에서, 차지펌프는 2단을 포함한다.

그러나, 본 발명은 이에 한정되는 것은 아니다.

차지펌프는 임의의 단을 포함할 수도 있다.

제4실시예

제5도는 본 발명의 제4, 5특징에 따른 반도체 집적회로의 Vpp 발생회로(제8도 참조)의 회로구성을 나타낸다.

파형정형수단 기능의 파형정형회로(200)는 Vpp 스위치의 출력이 급상승하는 것을 방지하기 위하여 고전압 파형에 파형정형을 실행하는 회로이다.

제12도에 표시된 종래의 Vpp 발생회로에서는, 파형정형은 트랜지스터 M1~M4, M7 및 커패시터 C1~C3를 포함하는 차지펌프의 출력으로부터의 피드백 신호에 따라 실행된다.

그러나, 차지펌프 출력과 Vpp 스위치의 실제출력 사이에는 전압파형에 있어서 약간의 차이가 있다.

상술한 바와 같이, Vpp 스위치의 차지펌프기능이 향상될때, 차지펌프출력과 Vpp 스위치의 실제출력 사이의 전압의 차는 더욱 크게 된다.

만약 Vpp 스위치의 출력이 모니터되어 파형정형회로(200)의 입력(커패시터 C11)에 주어진다면, 더욱 정확한 파형정형이 이루어질 수 있다.

상기 관점에서, 이 실시예의 Vpp 발생회로에는, 입력신호를 파형정형회로(200)에 제공하기 위해서만 사용되는 더미회로인 더미 Vpp가 구비되어, 더욱 정확한 파형정형을 이룰 수 있다.

제5실시예

제6도는 본 발명의 제6특징에 따른 반도체 집적회로의 EEPROM 메모리셀 어레이의 주변부의 회로구성을 설명한 회로도이다.

제4실시예와 마찬가지로, 이 실시예 또한 보다 정확한 파형정형을 실행할 수 있다.

이 실시예에서는, 더미 Vpp 스위치 대신에, 제6도에서 표시된 것과 같이 출력 검출용 트랜지스터 T101, T106(고전압 검출수단)이 설치되어 있으며, 메모리셀 어레이의 세로방향으로 연장된 모든 비트선 BL1, BL2과, 모든 콘트롤 게이트선 CGL1, CGL2(제6도의 경우 4라인) 및 모든 워드선 WL1, WL2(제6도의 경우 6라인)이 각 라인에 접속된 Vpp 스위치의 출력을 검출하기 위한 검출용 트랜지스터를 포함한다.

이 출력 검출용 트랜지스터 T101~T106는 병렬로 접속되어, 검출된 출력의 가장 높은 출력이 더미 Vpp 스위치의 출력 대신에 파형정형회로(200)의 입력에 공급된(커패시터 C11를 통하여) 검출출력(500)으로 사용될 수 있다.

이러한 구성으로 인하여, 가장 높은 출력을 발생하는 Vpp 스위치 출력은 피드백된다.

파형정형이 이 피드백 신호에 따라 실행되어, 고전압의 급상승을 억제하는 것이 가능하다.

상술한 바와 같이, 본 발명의 제1특징에 따른 메모리셀에 고전압을 선택적으로 공급하기 위한 수단으로 기능하는 Vpp 스위치에서, 각 단이 커패시터와, 드레인 게이트가 접속된 트랜지스터를 포함하는 복수단 차지펌프를 구비하여, 차지업 능력이 향상되어, 낮은 전원전압 Vcc으로도 고전압 Vpp가 전달될 수 있다.

따라서, 본 발명의 제1특징은 낮은 전원전압 Vcc으로 동작가능한 반도체 집적회로를 제공한다.

본 발명의 제2특징에 따라, 메모리셀에 고전압을 선택적으로 공급하기 위한 수단으로 기능하는 Vpp 스위치에서, 다이오드 접속된 차지펌프용 트랜지스터의 한계전압 Vth은 on/off 선택용 트랜지스터의 한계전압 Vth 보다 낮은 값으로 설정되어, 다이오드 접속된 트랜지스터의 한계전압은 선택용 트랜지스터의 동작능력을 유지하면서 낮은 값으로 설정되어, 차지업 능력을 향상시킨다.

그 결과, 고전압 Vpp은 낮은 전원전압 Vcc으로도 전달될 수 있다.

따라서, 본 발명의 제2특징은 낮은 전원전압 Vcc으로도 동작할 수 있는 반도체 집적회로를 제공한다.

본 발명의 제1, 2특징이 결합된 본 발명의 제3특징에서 메모리셀에 고전압을 선택적으로 공급하기 위한 수단으로 기능하는 Vpp 스위치는 복수단의 차지펌프를 포함하고, 또한 다이오드 접속된 차지펌프의 한계전압 Vth은 on/off 선택용 트랜지스터의 한계전압보다 낮은 값으로 설정되어, 차지업 능력을 또한 향상시킨다.

따라서, 본 발명의 제3특징은 낮은 전원전압 Vcc으로 동작할 수 있는 반도체 집적회로를 제공한다.

본 발명의 제4~6특징에 있어서, 고전압 발생수단의 차지펌프에 의하여 발생된 전압과 Vpp 스위치의 출력전압 사이에 약간의 차이, 특히 Vpp 스위치의 차지업 능력이 향상되는 때에는 상당히 큰 차이가, 고전압의 급상승을 방지하기 위한 파형정형수단의 모니터 포인트로서 Vpp 스위치의 출력을 사용하는 것에 의하여 억제되어, 더욱 정확한 파형정형이 이루어진다.

따라서, 본 발명의 이러한 특징은 신뢰성이 더욱 높은 반도체 집적회로를 제공한다.

특히, 본 발명의 제5특징에서, 상술한 목적은 고전압 발생수단에 더미 Vpp 스위치를 부가하는 것에 의하여 용이하게 달성될 수 있으며, 더미 Vpp 스위치는 고전압의 피드백을 제공하기 위해서만 사용된다.

본 발명의 제6특징에 있어서, 메모리셀 어레이의 Vpp 스위치를 가지는 모든 라인중에서 가장 높은 전압검출하기 위한 고전압 검출수단이 제공되어 있으며, 검출된 전압은 파형정형수단의 입력에 피드백되어, 파형정형이 피드백된 신호에 따라 이루어지게 되어, 고전압이 급상승하는 것을 방지할 수 있다.

따라서, 본 발명의 제6실시예는 더욱 신뢰성이 높은 집적회로를 제공하게 된다.

Claims

데이타의 전기적 기록 및 소거가 가능한 불휘발성 메모리 트랜지스터를 각각 포함하며, 매트릭스 형태로 배열된 복수의 메모리셀을 가지는 EEPROM 메모리셀 어레이와, 상기 메모리셀 어레이의 데이타 기록 및 소거에 필요한 고전압을 발생하기 위한 수단과, 메모리셀에 상기 고전압을 선택적으로 공급하기 위한 수단과, 상기 메모리셀 어레이에의 데이타 기록, 판독, 소거동작을 제어하기 위하여 상기 수단을 제어하는 수단과를 포함하되, 메모리셀에 고전압을 선택적으로 공급하기 위한 상기 수단이, 선택을 행하기 위한 선택용 트랜지스터와, 각 차지펌프용 트랜지스터의 드레인과 게이트가 서로 접속된 복수의 차지펌프용 트랜지스터와 복수의 커패시터와를 포함하며, 상기 복수의 차지펌프용 트랜지스터와 상기 복수의 커패시터가 복수단의 차지펌프를 구성하는 반도체 집적회로.
데이타의 전기적 기록 및 소거가 가능한 불휘발성 메모리 트랜지스터를 각각 포함하며, 매트릭스 형태로 배열된 복수의 메모리셀을 가지는 EEPROM 메모리셀 어레이와, 상기 메모리셀 어레이에의 데이타 기록 및 소거에 필요한 고전압을 발생하기 위한 수단과, 메모리셀에 상기 고전압을 선택적으로 공급하기 위한 수단과, 상기 메모리셀 어레이에의 데이타 기록, 판독, 소거동작을 제어하기 위하여 상기 수단을 제어하는 수단과를 포함하되, 메모리셀에 고전압을 선택적으로 공급하기 위한 상기 수단이, 선택을 행하기 위한 선택용 트랜지스터와, 드레인과 게이트가 서로 접속된 차지펌프용 트랜지스터와, 커패시터와를 포함하며, 상기 차지펌프용 트랜지스터와 상기 커패시터가 차지펌프를 구성하고, 차지펌프용 트랜지스터의 한계전압이 선택용 트랜지스터의 한계전압보다 낮도록 상기 선택용 트랜지스터와 상기 차지펌프용 트랜지스터의 한계전압이 다른 값으로 설정되는 반도체 집적회로.
데이타의 전기적 기록 및 소거가 가능한 불휘발성 메모리 트랜지스터를 각각 포함하며, 매트릭스 형태로 배열된 복수의 메모리셀을 가지는 EEPROM 메모리셀 어레이와, 상기 메모리셀 어레이의 데이타 기록 및 소거에 필요한 고전압을 발생하기 위한 수단과, 메모리셀에 상기 고전압을 선택적으로 공급하기 위한 수단과, 상기 메모리셀 어레이의 데이타 기록, 판독, 소거동작을 제어하기 위하여 상기 수단을 제어하는 수단과를 포함하되, 메모리셀에 고전압을 선택적으로 공급하기 위한 상기 수단이, 선택을 행하기 위한 선택용 트랜지스터와, 각 차지펌프용 트랜지스터의 드레인과 게이트가 서로 접속된 비트선의 차지펌프용 트랜지스터와, 복수의 커패시터와를 포함하며, 상기 복수의 차지펌프용 트랜지스터와 상기 복수의 커패시터가 복수단의 차지펌프를 구성하고, 차지펌프용 트랜지스터의 한계전압이 선택용 트랜지스터의 한계전압보다 낮도록 상기 선택용 트랜지스터와 상기 차지펌프용 트랜지스터의 한계전압이 다른 값으로 설정되는 반도체 집적회로.
데이타의 전기적 기록 및 소거가 가능한 불휘발성 메모리 트랜지스터를 각각 포함하며, 매트릭스 형태로 배열된 복수의 메모리셀을 가지는 EEPROM 메모리셀 어레이와, 상기 메모리셀 어레이의 데이타 기록 및 소거에 필요한 고전압을 발생하기 위한 수단과, 메모리셀에 상기 고전압을 선택적으로 공급하기 위한 수단과, 고전압이 급상승하는 것을 방지하기 위하여 상기 고전압의 파형을 정형하기 위한 수단과, 상기 메모리셀 어레이에의 데이타 기록, 판독, 소거동작을 제어하기 위하여 상기 수단을 제어하는 수단과를 포함하되, 상기 파형을 정형하기 위한 수단이 상기 고전압을 선택적으로 공급하기 위한 상기 수단을 통과하는 고전압을 입력하고, 상기 파형을 정형하기 위한 수단이 상기 입력된 고전압에 따라 파형정형을 실행하는 반도체 집적회로.
제4항에 있어서, 상기 파형을 정형하기 위한 수단이 상기 고전압을 선택적으로 공급하기 위한 상기 수단의 더미회로를 포함하고, 상기 더미회로가 상기 파형을 정형하기 위한 수단의 입력에 고전압을 공급하기 위해서만 사용되는 반도체 집적회로.
제4항에 있어서, 고전압을 선택적으로 공급하기 위한 상기 수단을 통과하는 고전압중 가장 높은 고전압을 검출하기 위한 고전압 검출수단을 또한 포함하고, 상기 고전압 검출수단이 파형을 정형하기 위한 상기 수단의 입력에 상기 검출된 가장 높은 고전압을 공급하는 반도체 집적회로.